KR900019249A - 알루미늄/붕소 p-웰 - Google Patents

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쿠크 제닝스 딘
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Abstract

내용 없음

Description

알루미늄/붕소 P-웰
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따라 붕소/알루미늄을 N-에피택셜영역에로 확산시킴으로써 형성되는 P-웰에 대하여 불순물 농도 대 깊이의 계산치에 대한 도면, 제4도는 P형 도우펀트로서 붕소만을 사용함으로써 얻어진 허용할 수 없는 P-웰에 대하여 불순물 농도대 깊이의 계산치에 대한 플로트이며, 확산단계가 제3도의 단면과 비교할 목적으로 P형 도우펀트로서 함께 사용된 알루미늄 및 붕소로 사용하여 허용 가능한 P-웰을 산출하는 단계인 도면, 제5도는 제3도의 도면과 비교할 목적으로, 붕소를 N-에피택셜 영역에로 확산시킴으로써 형성되는 전형적인 선행 기술의 P-웰에 대하여 불순물 농도 대 깊이의 계산치에 대한 플로트.

Claims (18)

  1. N-형 에피택셜 층에 형성된 P-웰을 지니는 적어도 한 개의 NMOS트랜지스터를 포함하며, 상기 P-웰은 비교적 높은 확산성의 제1의 P-형 오우펀트 및 비교적 낮은 확산성의 제2의 P-형 도우펀트로 이루어지고, 상기 도우펀트는 미리 결정된 깊이에서 상기 n-형 에피택셜층과의 실효 p-웰 접합부를 형성하도록 상기 n-형 에피택셜층으로 확산되는 집적회로.
  2. 제1항에 있어서, 상기 P-웰의 하부 영역이 상기 제1의 P-형 도우펀트의 비교적 높은 농도의 전기적으로 활성인 이온을 포함하고, 상기 P-웰의 상부 영역이 상기 제2의 P-형 도우펀트의 비교적 높은 농도의 전기적으로 활성인 이온을 포함하며, 상기 실효 P-웰 접합부 깊이가 상기 제1의 P-형 도우펀트에 의하여 결정되는 집적회로.
  3. 제2항에 있어서, P-형 층이 상기 N-형 에피택셜층 하부에 위치하고, N+매몰층의 실효 상부 경계부가 상기 P-웰 접합 깊이하부에서 미리 결정된 거리로 위치함으로써, 상기 실효 P-웰 접합부 및 상기 N+매몰층사이에 위치한 상기 N-형에피태셜층 영역이 미리 결정된 역 바이어스 전압을 유지하는데 충분한 깊이의 공핍 영역을 한정하는 집적 회로.
  4. 제1항, 제2항 또는 제3항에 있어서, 상기 제1의 P-형 도우펀트가 알루미늄으로 구성하고 상기 제2의 P-형 도우펀트가 붕소로 구성한 집적회로.
  5. 제4항에 있어서, 상기 적어도 한 개의 NMOS트랜지스터는 서로로부터 이격된 위치에서 상기 P-웰에 주입된 N+소오스 및 드레인 영역, 상기 N+소오스 및 드레인 영역사이에 위치한 상기 P-웰의 상부 표면에 공급된 게이트 산화물층 및 상기 게이트 산화물층상에 놓여있는 상부 게이트를 더욱이 포함하는 집적회로.
  6. 제5항에 있어서, 상기 P-형 층은 N+ 재료상에 위치한 에피택셜층이며, 적어도 한 개의 P-형 격리 영역에 의하여 상기 적어도 한기의 NMOS 트랜지스터로부터 전기적으로 절연되고 상기 N-형 에피택셜층을 상기 N+ 재료와 전기적으로 접속하도록 상기 P-형 에피택셜층을 관통하는 N-형 관통 영역을 포함한 적어도 한 개의 DMOS트랜지스터로 더우기 구성한 집적회로.
  7. 제6항에 있어서, 적어도 한개의 P-형 격리 영역에 의하여 상기 적어도 한개의 NMOS트랜지스터로부터 및 상기 적어도 한개의 DMOS트랜지스터로부터 전기적으로 절연되는 적어도 한개의 PMOS트랜지스터를 더우기 포함하는 집적회로.
  8. 제7항에 있어서, 상기 P-형 격리 영역이 알루미늄이온으로 도우핑되는 집적회로.
  9. N-형 에피택셜층에 P-웰을 형성하는 방법에 있어서, 빠르게 확산하는 제1의 도우펀트 및 덜 빠르게 확산하는 제2 도우펀트를 상기 N-형 에피택셜층으로 확산시키는 단계 를 포함하여 상기 제1 및 제2의 도우펀트의 확산 깊이 사이에 있는 깊이에서 상기 N-형 에피택셜층을 지닌 접합부를 가지는 도우핑된 실효 P-웰을 형성하는 방법.
  10. 제9항에 있어서, 상기 제1의 도우펀트는 알루미늄이고 상기 제2의 도우펀트는 붕소인 방법.
  11. N+ 매몰층상에 있는 N-형 에피택셜층에 P-웰을 형성하는 방법에 있어서, (a)P-형 층에서 N-형 도우펀트를 주입한는 단계, (b)상기 P-형 층상에서 N-형 에피택셜층을 데포지트하는 단계, (c)빠르게 확산하는 제1의 P-형 도우펀트 및 덜 빠르게 확산하는 제2의 P-형 도우펀트를 상기 N-형 에피택셜층에 주입하는 단계, (d)미리 결정된 인가 전압을 유지하는데 충분한 깊이의 상기 N-형 에피택셜츠에 공핍 영역을 형성하도록 N+ 매몰층으로부터 이격된 실효접합 길이를 지니는 P-웰이 상기 N-형 에피택셜층에 상기 P-형 도우펀트를 확산시킴으로써 형성되며 상기 N+ 매몰층이 상기 N- 형 불순물을 확산시킴으로써 형성되도록 상기 N-형 도우펀트 및 상기 P-형 도우펀트를 확산하는 단계를 포함하는 방법.
  12. 제11항에 있어서, 상기 제1의 P-형 도우펀트가 알루미늄이고 상기 제2의 P-형 도우펀트가 붕소인 방법.
  13. 농도가 4×1013-7×1013㎝-3정도인 알루미늄 이온과 함께 100-200kev의 에너지에서 주입되고, 농도가 4×1013-7×1013㎝-3정도인 붕소이온과 함께 50-100kev의 에너지에서 주입되며 1100-1200℃의 온도에서 100-300분동안 확산되는 반도체 재료의 N-형 영역을 포함하는 P-웰.
  14. a. P-형 실리콘 층, b. 상기 P-형 층상에 데포지트된 N-형 에피택셜층, c. 에너지가 100-200kev정도이고 농도가 4×1013-7×1013정도인 알루미늄 이온을 주입하고, 에너지가 50-100kev정도이며 농도가 4×1011-1×1013㎝-3인 붕소이온을 주입함으로써 상기 반도체 재료의 N-형 영역에 형성되며 1100-1200℃의 온도에서 100-300분 동안 확산되는 P-웰, d. 소오스 및 드레인을 각기 형성하는 상기 P-웰 영역에 있는 N+영역, e. 상기 N-형 에피택셜 영역에 있으며 상기 N-형 에피택셜 영역에 접촉부를 형성하도록 상기 P-웰 영역에 인접한 N+영역을 포함하는 NMOS트랜지스터.
  15. 제14항에 있어서, 상기 알루미늄 이온 및 상기 붕소 이온은 미리 결정된 깊이에서 상기 N-형 에피택셜층과의 실효 P-웰 접합부를 형성하며, 미리 결정된 역 바이어스 전압을 유지하는데 충분한 깊이의 상기 N-형 에피택셜층내에 공핍영역을 한정하도록 상기 P-웰 영역하부에 위치한 N+매몰층을 더우기 포함하며 상기 실효 P-웰 접합부로부터 이격된 상부 경계부를 지니는 NMOS트랜지스터.
  16. 적어도 한 개의 DMOS회로 요소 및 적어도 한 개의 NMOS회로 요소를 지니며, N+ 실리콘 기판, 상기 N+ 실리콘 기판상에 데포지트된 P-형 에피택셜층 및 상기 P-형 에피택셜층상에 데포지트된 N-형 에피태기셜층을 포함하는 모노리식 회로에 있어서, 상기 DMOS회로 요소는 상기 기판 및 상기 에필택셜층의 제1영역에 형성되고, 상기 NMOS회로 요소는 상기 에피택셜층의 제2영역에 형성되며, 상기 NMOS회로 요소는 알루미늄 및 붕소이온을 주입하고 확산시킴으로써 상기 N-형 에피택셜층의 제2영역에 형성된 P-웰을 지니는 모노리식 회로.
  17. 제16항에 있어서, 상기 에피택셜층의 제3영역에 형성된 적어도 한 개의 PMOS회로 요소를 더우기 포함하는 모노리식회로.
  18. 제16항 또는 제17항중 한 항에 있어서, 상기 알루미늄 이온은 100-200kev의 에너지에서 및 4×1013-7×1013의 농도에서 주입되고, 상기 붕소이온은 50-100kev의 에너지에서 및 4×1011-1×1013㎝-3의 농도에서 주입되며, 상기 주입된 알루미늄 이온 및 주입된 붕소이온은 1100-1200℃의 온도에서 100-360분 동안 확산되는 모노리식 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임
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