KR960002556A - 반도체소자 및 그 제조방법 - Google Patents

반도체소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 3중 웰 구조를 갖는 반도체소자 및 그 제조방법에 관한것으로서, P형 반도체기판의 일측에 두곳의 오픈영역을 고립시키는 트랜치를 형성하고, 상기 트랜치에 의해 분리되어 있는 반도체기판의 일측에 N형 웰영역을 하며, 상기 트랜치에 의해 분리되어 있는 반도체기판의 타측에 소정깊이로 N형 매립 웰영역을 형성한 후, 웰 영역을 하며 상기 트랜치에 의해 분리되어 있는 반도체기판의 타측에 소정 깊이로 N형 매립 웰 영역을 형성한 상기 N형 매립 웰영역의 상측에 P형 웰영역을 형성하고, 상기 반도체기판상에 각각 모스 전계효과 트랜지스터를 형성하였으므로, 상기 고립되어 있는 P형 웰영역내의 N형 불순물 농도가 최소화되어 상기 고립된 P형 웰영역에 형성되는 N모스 전계효과 트랜지스터의 이동도가 증가되는 등 특성이 개선되어 공정수율 및 소자동작의 신회성이 향상된다.

Description

반도체소자 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2D도는 본 발명에 따른 3중 웰구조를 갖는 반도체소자의 제조 공정도.

Claims (6)

  1. 제1도전형의 반도체기판의 일측에 형성되어 있는 제 2 도전형의 제 1 웰영역과, 상기 제 1 웰영역과 접하는 반도체기판의 다른 부분에 형성되어 있으며 깊이가 상기 제 1 웰영역 보다 얕게 형성되어 있는 제 1 도전형의 제 2 웰영역과, 상기 제 2 웰영역의 하부에서 형성되어 있는 제 2 도전형의 매립 웰영역과, 상기 제 1 및 제 2 웰영역 이외의 반도체기판에 형성되어 있는 제 1 도전형의 제 3 웰영역과, 상기 제 1, 제 2 및 제 3 웰영역의 경계 부분상의 반도체기판의 소정의 깊이로 제거되어 상기 웰영역들을 분리시키는 트랜치를 구비하는 반도체소자.
  2. 제1항에 있어서. 상기 제 1 및 제 2 도전형이 서로 반대 도전형이며, 각각 P 및 N형인 것을 특징으로 하는 반도체소자.
  3. 제1도전형의 반도체기판의 일측에 형성되어 있는 제 2 도전형의 제 2 웰영역과, 상기 제 1 웰영역과 접하는 반도체기판의 다른 부분에 형성되어 있으며, 깊이가 상기 제 1 웰영역 보다 얕게 형성되어 있는 제 1 도전형의 제 2 웰영역과, 상기 제 2 웰영역의 하부에서 형성되어 있는 제 2 도전형의 매립 웰영역과, 상기 제 1 및 제 2 웰영역 이외의 반도체기판에 형성되어 있는 제 1 도전형의 제 3 웰영역과, 상기 제 1 제 2 및 제 3 웰영역의 경계 부분상의 반도체기판이 소정의 깊이로 제거되어 상기 웰영역들을 분리시키는 트랜치와, 상기 반도체기판상에 형성되어 있는 게이트산화막과, 상기 게이트 산화막상에 형성되어 있는 게이트전극과, 상기 게이트전극 양측의 제 1 웰영역 및 제 2 제 3 웰영역상에 각각 제 1 및 제 2 도전형의 불순물로 형성되어 있는 확산영역을 구비하는 반도체소자.
  4. 제1도전형의 반도체기판의 일측에 반도체기판의 소정 부분을 두 개의 오픈영역을 갖도록 분리시키는 트랜치를 형성하는 공정과, 상기 트랜치를 절연층으로 메우는 공정과,상기 트랜치에 의해 분리된 오픈영역의 일측에 제 2 도전형의 제 1 웰영역을 형성하는공정과, 상기 타측의 오픈영역의 반도체기판에 소정 깊이로 제2도전형의매립 웰영역을 형성하는 공정과, 상기 매립 웰영역의 상측에 깊이가 상기 제 1 웰영역 보다 얕게 제 1 도전형의 제 2 웰영역을 형성하는 공정과, 상기 반도체기판의 다른 부분에 제 1 도전형의 제 3 웰영역을 형성하는 공정을 구비하는 반도체소자의 제조방법.
  5. 제4항에 있어서, 상기 제 1 웰영역을 1016- 1018㎝-3정도의 도핑농도로서, 깊이는 약 1.5-5.0 ㎛ 정도로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제4항에 있어서, 상기 제 2 및 제 3 웰영역을 1016-1018㎝-3정도의 도핑농도로서, 깊이는 약 1.0-4.5㎛ 정도로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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