JPH02187035A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02187035A JPH02187035A JP694589A JP694589A JPH02187035A JP H02187035 A JPH02187035 A JP H02187035A JP 694589 A JP694589 A JP 694589A JP 694589 A JP694589 A JP 694589A JP H02187035 A JPH02187035 A JP H02187035A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法に関するものであり、更に詳しく
言えば、電界効果トランジスタの浅いソース・ドレイン
領域の形成方法に関し、チャネリング現象を回避してそ
の深さを制御性良（浅く形成するとともに、リーク電流
の少ない結晶欠陥のないｐ −ｎ接合特性を示すソース
・ドレイン領域の形成を目的とし、 第１の発明は、半導体単結晶基板上にゲート用絶縁膜を
形成する工程と、前記ゲート用絶縁膜を介して基板内で
電気的に不活性な元素をイオン注大して基板の表面を非
晶質化する工程と、該基板表面の非晶質性を破壊しない
低温成長法によりゲート電極膜を形成し、該ゲート電極
膜をパターニングする工程と、パターニングされた前記
ゲート電極膜をマスクとして前記基板の導電型と反対導
電型の不純物イオンを注入してソース・ドレイン領域を
形成する工程とを含み構成し、 第２の発明は、半導体単結晶基板の表面に基板内で電気
的に不活性な元素をイオン注入して該基板の表面を非晶
質化する工程と、該基板表面の非晶質性を破壊しない低
温成長法によりゲート用絶縁膜及びゲート電極膜を形成
し、該ゲート電極膜をバターニングする工程と、バター
ニングされた前記ゲート電極膜をマスクとして前記基板
の導電型と反対導電型の不純物イオンを注入してソース
・ドレイン領域を形成する工程とを含み構成する。
言えば、電界効果トランジスタの浅いソース・ドレイン
領域の形成方法に関し、チャネリング現象を回避してそ
の深さを制御性良（浅く形成するとともに、リーク電流
の少ない結晶欠陥のないｐ −ｎ接合特性を示すソース
・ドレイン領域の形成を目的とし、 第１の発明は、半導体単結晶基板上にゲート用絶縁膜を
形成する工程と、前記ゲート用絶縁膜を介して基板内で
電気的に不活性な元素をイオン注大して基板の表面を非
晶質化する工程と、該基板表面の非晶質性を破壊しない
低温成長法によりゲート電極膜を形成し、該ゲート電極
膜をパターニングする工程と、パターニングされた前記
ゲート電極膜をマスクとして前記基板の導電型と反対導
電型の不純物イオンを注入してソース・ドレイン領域を
形成する工程とを含み構成し、 第２の発明は、半導体単結晶基板の表面に基板内で電気
的に不活性な元素をイオン注入して該基板の表面を非晶
質化する工程と、該基板表面の非晶質性を破壊しない低
温成長法によりゲート用絶縁膜及びゲート電極膜を形成
し、該ゲート電極膜をバターニングする工程と、バター
ニングされた前記ゲート電極膜をマスクとして前記基板
の導電型と反対導電型の不純物イオンを注入してソース
・ドレイン領域を形成する工程とを含み構成する。
（産業上の利用分野〕
本発明は、半導体装置の製造方法に関するものであり、
更に詳しく言えば、電界効果トランジスタの浅いソース
・ドレイン領域の形成方法に関するものである。
更に詳しく言えば、電界効果トランジスタの浅いソース
・ドレイン領域の形成方法に関するものである。
近年、半導体装置の微細化、高速化の要求に伴い、ます
ますソース・ドレイン間が接近しつつある。このため、
トランジスタの闇値電圧が低下するなどの短チヤネル効
果が生じて半導体集積回路の適正な動作の障害となって
いる。
ますソース・ドレイン間が接近しつつある。このため、
トランジスタの闇値電圧が低下するなどの短チヤネル効
果が生じて半導体集積回路の適正な動作の障害となって
いる。
そこで、浅いソース・ドレイン領域の形成が要求される
が、そのためにはソース・ドレイン形成用の不純物イオ
ンの注入エネルギーを低くして浅く注入することが必要
とされる。
が、そのためにはソース・ドレイン形成用の不純物イオ
ンの注入エネルギーを低くして浅く注入することが必要
とされる。
しかし、ホウ素（Ｂ）のようなイオン半径の小さい不純
物イオンの場合には、チャネリング現象が起きやすく、
注入エネルギーを低下させるだけでは注入の深さを十分
には抑えられない。
物イオンの場合には、チャネリング現象が起きやすく、
注入エネルギーを低下させるだけでは注入の深さを十分
には抑えられない。
第３図（ａ）〜（ｃ）は、チャネリング現象を抑えて浅
いイオン注入を可能とする従来例の半導体装置の製造方
法を説明する図である。
いイオン注入を可能とする従来例の半導体装置の製造方
法を説明する図である。
まず、同図（ａ）のようにｎ型車結晶ｓｉ基板１にゲー
） ＳｉＯ□膜２およびフィールドＳｉＯ！ｌｌ！３を
形成する。
） ＳｉＯ□膜２およびフィールドＳｉＯ！ｌｌ！３を
形成する。
次いで同図ｃｂ）のように、ゲートポリ５ｉｌｌ極４を
形成した後、該ゲートポリＳｉ電極４をマスクとしてＳ
ｉ”をｎ型単結晶Ｓｉ基板１の表面にイオン注入する。
形成した後、該ゲートポリＳｉ電極４をマスクとしてＳ
ｉ”をｎ型単結晶Ｓｉ基板１の表面にイオン注入する。
これにより、Ｓ１０イオンが注入された単結晶基板ｌの
表面では、結晶性が破壊されて非晶質化領域５が形成さ
れる。
表面では、結晶性が破壊されて非晶質化領域５が形成さ
れる。
次に同図（Ｃ）に示すように、ゲートポリＳ１電極４を
マスクとしてＢＦ！″イオンを注入する。このときＢＦ
ｇ″イオンが注入される領域は非晶質化領域５とほぼ同
じであるから、結晶性に基づく注入イオンのチャネリン
グ現象は回避され、所定の浅いイオン注入が可能となる
。
マスクとしてＢＦ！″イオンを注入する。このときＢＦ
ｇ″イオンが注入される領域は非晶質化領域５とほぼ同
じであるから、結晶性に基づく注入イオンのチャネリン
グ現象は回避され、所定の浅いイオン注入が可能となる
。
その後、該Ｂｐｔ’イオンの活性化のため、及び非晶質
化領域５の再結晶化のために熱処理を行うと、同図（ｃ
）に示すようにｐ型不純物６（ソース・ドレイン領域）
が形成される。
化領域５の再結晶化のために熱処理を行うと、同図（ｃ
）に示すようにｐ型不純物６（ソース・ドレイン領域）
が形成される。
このようにして、従来例によれば非晶質化領域５を形成
した後、該領域に不純物イオン（ＢＦ！’ ）を注入す
るので、チャネリング現象を回避して所定の浅い不純物
領域（ソース・ドレイン領域）を形成することができる
。
した後、該領域に不純物イオン（ＢＦ！’ ）を注入す
るので、チャネリング現象を回避して所定の浅い不純物
領域（ソース・ドレイン領域）を形成することができる
。
しかし、従来例の半導体装置の製造方法によれば、熱処
理によって非晶質化領域５を再結晶化しても、第４図に
示すように、結晶欠陥７が残留する。これは非晶質化領
域５の再結晶化の進行速度が結晶面方位によって異なる
ため、格子不整合が生じて欠陥が発生するものと考えら
れる。
理によって非晶質化領域５を再結晶化しても、第４図に
示すように、結晶欠陥７が残留する。これは非晶質化領
域５の再結晶化の進行速度が結晶面方位によって異なる
ため、格子不整合が生じて欠陥が発生するものと考えら
れる。
この結晶欠陥７は、図のようにソース・ドレイン端で発
生して電子・正孔対の再結合中心として働くから、リー
ク電流の多いｐ −ｎ接合となってトランジスタの性能
が劣化する。
生して電子・正孔対の再結合中心として働くから、リー
ク電流の多いｐ −ｎ接合となってトランジスタの性能
が劣化する。
本発明は、かかる従来例の問題に鑑み創作されたもので
あり、チャネリング現象を回避してその深さを制御性良
く浅く形成するとともに、結晶欠陥のないｐ −ｎ接合
特性を示すソース・ドレイン領域形成を可能とする半導
体装置の製造方法の提供を目的とする。
あり、チャネリング現象を回避してその深さを制御性良
く浅く形成するとともに、結晶欠陥のないｐ −ｎ接合
特性を示すソース・ドレイン領域形成を可能とする半導
体装置の製造方法の提供を目的とする。
上記の課題は、半導体単結晶基板上にゲート用絶縁膜を
形成する工程と、前記ゲート用絶縁膜を介して基板内で
電気的に不活性な元素をイオン注入して基板の表面を非
晶質化する工程と、該基板表面の非晶質性を破壊しない
低温成長法によりゲート電極膜を形成し、該ゲート電極
膜をパターニングする工程と、パターニングされた前記
ゲート電極膜をマスクとして前記基板の導電型と反対導
電型の不純物イオンを注入してソース・ドレイン形成領
域を形成する工程とを含むことを特徴とする第１の本発
明の半導体装置の製造方法によって達成され、 また、半導体単結晶基板の表面に基板内で電気的に不活
性な元素をイオン注入して該基板の表面を非晶質化する
工程と、該基板表面の非晶質性を破壊しない低温成長法
によりゲート用絶縁膜及びゲート電極膜を形成し、該ゲ
ート電極膜をパターニングする工程と、パターニングさ
れた前記ゲート電極膜をマスクとして前記基板の導電型
と反対導電型の不純物イオンを注入してソース・ドレイ
ン領域を形成する工程とを含むことを特徴とする第２の
本発明の半導体装置の製造方法によって達成される。
形成する工程と、前記ゲート用絶縁膜を介して基板内で
電気的に不活性な元素をイオン注入して基板の表面を非
晶質化する工程と、該基板表面の非晶質性を破壊しない
低温成長法によりゲート電極膜を形成し、該ゲート電極
膜をパターニングする工程と、パターニングされた前記
ゲート電極膜をマスクとして前記基板の導電型と反対導
電型の不純物イオンを注入してソース・ドレイン形成領
域を形成する工程とを含むことを特徴とする第１の本発
明の半導体装置の製造方法によって達成され、 また、半導体単結晶基板の表面に基板内で電気的に不活
性な元素をイオン注入して該基板の表面を非晶質化する
工程と、該基板表面の非晶質性を破壊しない低温成長法
によりゲート用絶縁膜及びゲート電極膜を形成し、該ゲ
ート電極膜をパターニングする工程と、パターニングさ
れた前記ゲート電極膜をマスクとして前記基板の導電型
と反対導電型の不純物イオンを注入してソース・ドレイ
ン領域を形成する工程とを含むことを特徴とする第２の
本発明の半導体装置の製造方法によって達成される。
第１および第２の本発明によれば、トランジスタのチャ
ネル形成領域およびソース・ドレイン形成領域の区別な
く半導体単結晶基板表面全体を非晶質化した後に、ゲー
ト電極をマスクとしてソース・ドレイン形成用の不純物
イオンを注入している。これによりチャネリング現象を
回避して浅い不純物イオン注入可能となる。
ネル形成領域およびソース・ドレイン形成領域の区別な
く半導体単結晶基板表面全体を非晶質化した後に、ゲー
ト電極をマスクとしてソース・ドレイン形成用の不純物
イオンを注入している。これによりチャネリング現象を
回避して浅い不純物イオン注入可能となる。
そして、後の工程で熱処理が施されると、該非晶質領域
の底部から基板表面に向かって一様に再結晶化が進むの
で、従来のような再結晶化の進行方向の相違に基づく進
行速度の違いによる結晶欠陥は生じない。
の底部から基板表面に向かって一様に再結晶化が進むの
で、従来のような再結晶化の進行方向の相違に基づく進
行速度の違いによる結晶欠陥は生じない。
次に図を参照しながら本発明の実施例について説明をす
る。
る。
第１図（ａ）〜（ｅ）は、第１の本発明の実施例に係る
半導体装置の製造方法を説明する図である。
半導体装置の製造方法を説明する図である。
まず、同図（ａ）に示すように、ｎ型単結晶Ｓｉ基板８
に膜厚１０ｎｍのゲートｓｔｏ、ｌｉ！９および膜厚５
００ ｎｍのフィールド５ｉＱ−Ｗｉｌｏを形成する。
に膜厚１０ｎｍのゲートｓｔｏ、ｌｉ！９および膜厚５
００ ｎｍのフィールド５ｉＱ−Ｗｉｌｏを形成する。
次いで同図（ｂ）に示すように、Ｓｉ１を４０ｋｅＶ、
２Ｘ１０”ｃｍ−”の条件でイオン注入し、基板８の表
面に深さ０．１ μｍ程度の非晶質化領域１１を形成す
る。
２Ｘ１０”ｃｍ−”の条件でイオン注入し、基板８の表
面に深さ０．１ μｍ程度の非晶質化領域１１を形成す
る。
次に同図（ｃ）に示すように、光ＣＶＤ法を用いて室温
にて膜厚０．２μｍのポリＳｉ膜を成長した後、パター
ニングしてゲートポリ５ｆ１ｔ＠１２を形成する。この
ときのポリＳＩ膜の形成は、光ＣＶＤ法を用いて室温下
で行うので、前の工程で形成された非晶質化領域１１の
再結晶化は進まない。
にて膜厚０．２μｍのポリＳｉ膜を成長した後、パター
ニングしてゲートポリ５ｆ１ｔ＠１２を形成する。この
ときのポリＳＩ膜の形成は、光ＣＶＤ法を用いて室温下
で行うので、前の工程で形成された非晶質化領域１１の
再結晶化は進まない。
次いで同図（ｄ）に示すように、ゲートポリＳｉ電極１
２をマスクとしてボロンフロライドイオン（ＢＦｇ”
）を４０ｋｅν、２Ｘ１０”ｃｍ−”の条件でイオン注
入すると、該ＢＦ、°は非晶質化領域１１に注入される
ので、チャネリング現象を生ずることなく、深さ０．１
μｍ程度の浅い不純物注入領域１３の形成が可能とな
る。
２をマスクとしてボロンフロライドイオン（ＢＦｇ”
）を４０ｋｅν、２Ｘ１０”ｃｍ−”の条件でイオン注
入すると、該ＢＦ、°は非晶質化領域１１に注入される
ので、チャネリング現象を生ずることなく、深さ０．１
μｍ程度の浅い不純物注入領域１３の形成が可能とな
る。
次に１０００℃、５秒程度のＰ ＴＡ （Ｒａｐｉｄ
Ｔｈｅｒｍａｌ＾ｎｎｅａｌｉｎｇ）を行うと、非晶質
化領域が再結晶化するとともに、注入された不純物が活
性化されて、ソース・ドレインとしてのＰ型不純物領域
１４が形成される。なお、このときの再結晶化は、非晶
質領域１１の底部から基板表面に向かって一様に再結晶
化していくので、従来のように再結晶化の進行方向の相
違に基づく結晶欠陥は生じない。このため、ソース・ド
レインと基板との間で形成されるｐ −ｎ接合のリーク
電流もほとんど無く、電気的特性が良好で、かつ浅い接
合のトランジスタが得られる。
Ｔｈｅｒｍａｌ＾ｎｎｅａｌｉｎｇ）を行うと、非晶質
化領域が再結晶化するとともに、注入された不純物が活
性化されて、ソース・ドレインとしてのＰ型不純物領域
１４が形成される。なお、このときの再結晶化は、非晶
質領域１１の底部から基板表面に向かって一様に再結晶
化していくので、従来のように再結晶化の進行方向の相
違に基づく結晶欠陥は生じない。このため、ソース・ド
レインと基板との間で形成されるｐ −ｎ接合のリーク
電流もほとんど無く、電気的特性が良好で、かつ浅い接
合のトランジスタが得られる。
第２図（ａ）〜（ｃ）は、第２の本発明の実施例に係る
半導体装置の製造方法を説明する図である。
半導体装置の製造方法を説明する図である。
この場合には、第１の場合と異なり、まず単結晶Ｓｉ基
板１５の表面に直接、ｓｉ”を４０ｋｅＶ、２×１０１
″ｃ ｍ−”の条件でイオン注入する。これにより、同
図（ａ）に示すようにフィールドＳｔＯ，膜１６で被覆
された領域以外の基板１５の表面に、深さ０．１ μｍ
程度の非晶質化領域１７が形成される。
板１５の表面に直接、ｓｉ”を４０ｋｅＶ、２×１０１
″ｃ ｍ−”の条件でイオン注入する。これにより、同
図（ａ）に示すようにフィールドＳｔＯ，膜１６で被覆
された領域以外の基板１５の表面に、深さ０．１ μｍ
程度の非晶質化領域１７が形成される。
次いで同図（ｂ）に示すように、光ＣＶＤ法を用いて室
温にて膜厚１０ｎｍのゲー）ＳｉＯＪ！Ｊ １８を堆積
し、更に光ＣＶＤ法を用いて室温にて膜厚０．２μｍの
ポリＳ１膜を成長した後、パターニングしてゲートポリ
Ｓ１電極１９を形成する。このときのゲートＳｉＯ□膜
およびポリ５ｉＷｉの形成は、光ＣＶＤ法を用いて低温
下で行うので、前の工程で形成された非晶質化領域１７
の再結晶化は進まない。
温にて膜厚１０ｎｍのゲー）ＳｉＯＪ！Ｊ １８を堆積
し、更に光ＣＶＤ法を用いて室温にて膜厚０．２μｍの
ポリＳ１膜を成長した後、パターニングしてゲートポリ
Ｓ１電極１９を形成する。このときのゲートＳｉＯ□膜
およびポリ５ｉＷｉの形成は、光ＣＶＤ法を用いて低温
下で行うので、前の工程で形成された非晶質化領域１７
の再結晶化は進まない。
次いで同図（ｃ）に示すように、ゲートポリＳｉ電極１
９をマスクとしてＢＦｔを４０ｋｅＶ、２Ｘ４Ｑ１Ｓｃ
ｍ−”の条件でイオン注入すると、該ＢＦ！”は非晶質
化領域１７に注入されるので、チャネリング現象を生ず
ることなく、深さ０．１ μｍ程度の浅い不純物注入領
域２０の形成が可能となる。
９をマスクとしてＢＦｔを４０ｋｅＶ、２Ｘ４Ｑ１Ｓｃ
ｍ−”の条件でイオン注入すると、該ＢＦ！”は非晶質
化領域１７に注入されるので、チャネリング現象を生ず
ることなく、深さ０．１ μｍ程度の浅い不純物注入領
域２０の形成が可能となる。
次に１０００℃、５程度度のＲＴ Ａ （Ｒａｐｉｄ
Ｔｈｅｒ＋ｍａｌ＾ｎｎｅａｌｌｎｇ）を行うと、非晶
質化領域が再結晶化するとともに、注入された不純物が
活性化されて、ソース・ドレインが形成される。このと
きの再結晶化も非晶質領域１１の底部から基板表面に向
かって一様に再結晶化していくので、従来のように再結
晶化の進行方向の相違に基づく結晶欠陥は生じない。
Ｔｈｅｒ＋ｍａｌ＾ｎｎｅａｌｌｎｇ）を行うと、非晶
質化領域が再結晶化するとともに、注入された不純物が
活性化されて、ソース・ドレインが形成される。このと
きの再結晶化も非晶質領域１１の底部から基板表面に向
かって一様に再結晶化していくので、従来のように再結
晶化の進行方向の相違に基づく結晶欠陥は生じない。
なお、第２の発明の実施例では、第１の発明の実施例と
異なり、ゲー）Ｓｉ０ｇ膜の形成およびゲート電極形成
は、基板表面の非晶質化工程とソース・ドレイン形成用
の不純物イオン注入工程との間に行われるので、ゲート
電極だけでなくゲートｓｉｏｔｍｌの形成も光ＣＶＤ法
などの低温下で行う必要がある。
異なり、ゲー）Ｓｉ０ｇ膜の形成およびゲート電極形成
は、基板表面の非晶質化工程とソース・ドレイン形成用
の不純物イオン注入工程との間に行われるので、ゲート
電極だけでなくゲートｓｉｏｔｍｌの形成も光ＣＶＤ法
などの低温下で行う必要がある。
また、実施例では基板表面の非晶質化のためＳｉ”を用
いたが、その他のイオンであっても基板内で電気的に不
活性な元素であればこれに限るものでなく、例えば基板
がＳｒの場合にはＧｅ（ゲルマニューム）でもよい。ま
た、ゲートポリ５ｉｌｌやゲート５ｉ０２膜の形成に光
ＣＶＤ法を用いたが、非晶質化領域の再結晶化が進まな
い、約６００℃程度以下の低温のその他の成長法、例え
ばＥ ＣＲ（Ｅｌｅｃｔ−ｒｏｎ Ｃｙｃｌｏｔｒｏｎ
Ｒｅ５ｏｎａｎｃｅ）プラズマＣＶＤ法等を用いても
よい。
いたが、その他のイオンであっても基板内で電気的に不
活性な元素であればこれに限るものでなく、例えば基板
がＳｒの場合にはＧｅ（ゲルマニューム）でもよい。ま
た、ゲートポリ５ｉｌｌやゲート５ｉ０２膜の形成に光
ＣＶＤ法を用いたが、非晶質化領域の再結晶化が進まな
い、約６００℃程度以下の低温のその他の成長法、例え
ばＥ ＣＲ（Ｅｌｅｃｔ−ｒｏｎ Ｃｙｃｌｏｔｒｏｎ
Ｒｅ５ｏｎａｎｃｅ）プラズマＣＶＤ法等を用いても
よい。
以上説明したように、本発明によれば単結晶基板表面全
体を非晶質化した後、ゲート電極をマスクとしてソース
・ドレイン形成用の不純物イオン注入を行うので、該不
純物イオンのチャネリング現象を防止して浅く制御性良
く注入できるとともに、該非晶質化領域の再結晶化を、
非晶質領域の底部から基板表面に向かって一様に進める
ことができる。
体を非晶質化した後、ゲート電極をマスクとしてソース
・ドレイン形成用の不純物イオン注入を行うので、該不
純物イオンのチャネリング現象を防止して浅く制御性良
く注入できるとともに、該非晶質化領域の再結晶化を、
非晶質領域の底部から基板表面に向かって一様に進める
ことができる。
これにより、ソース・ドレインのｐ−ｎ接合面に結晶欠
陥の生成を防止し、リーク電流を減少させることができ
るので、浅いソース・ドレインをもち、短チヤネル効果
が抑制されたトランジスタ特性の良好なトランジスタの
作成が可能となる。
陥の生成を防止し、リーク電流を減少させることができ
るので、浅いソース・ドレインをもち、短チヤネル効果
が抑制されたトランジスタ特性の良好なトランジスタの
作成が可能となる。
第１図（ａ）〜（ｅ）は、第１の発明の半導体装置の製
造方法の実施例説明図、 第２図（ａ）〜（ｃ）は、第２の発明の半導体装置の製
造方法の実施例説明図、 第３図（ａ）〜（Ｃ）は、従来例の半導体装置の説明図
、 第４図は、従来例の問題点を説明する図である。 （符号の説明） １．８．１５・・・単結晶Ｓ＋基板、 ２．９．１８・・・ゲートＳｉＯ□膜、３．１０．１６
・・・フィールド５ｉ０２膜、４．１２．１９・・・ゲ
ートポリＳｉ電極、５．１１．ＩＴ・・・非晶質化領域
、 ６．１４・・・ｐ型不純物領域、 ７・・・結晶欠陥、 １３゜ ２０・・・不純物注入領域。
造方法の実施例説明図、 第２図（ａ）〜（ｃ）は、第２の発明の半導体装置の製
造方法の実施例説明図、 第３図（ａ）〜（Ｃ）は、従来例の半導体装置の説明図
、 第４図は、従来例の問題点を説明する図である。 （符号の説明） １．８．１５・・・単結晶Ｓ＋基板、 ２．９．１８・・・ゲートＳｉＯ□膜、３．１０．１６
・・・フィールド５ｉ０２膜、４．１２．１９・・・ゲ
ートポリＳｉ電極、５．１１．ＩＴ・・・非晶質化領域
、 ６．１４・・・ｐ型不純物領域、 ７・・・結晶欠陥、 １３゜ ２０・・・不純物注入領域。
Claims (2)
- （１）半導体単結晶基板上にゲート用絶縁膜を形成する
工程と、 前記ゲート用絶縁膜を介して基板内で電気的に不活性な
元素をイオン注入して基板の表面を非晶質化する工程と
、 該基板表面の非晶質性を破壊しない低温成長法によりゲ
ート電極膜を形成し、該ゲート電極膜をパターニングす
る工程と、 パターニングされた前記ゲート電極膜をマスクとして前
記基板の導電型と反対導電型の不純物イオンを注入して
ソース・ドレイン領域を形成する工程とを含むことを特
徴とする半導体装置の製造方法。 - （２）半導体単結晶基板の表面に基板内で電気的に不活
性な元素をイオン注入して該基板の表面を非晶質化する
工程と、 該基板表面の非晶質性を破壊しない低温成長法によりゲ
ート用絶縁膜及びゲート電極膜を形成し、該ゲート電極
膜をパターニングする工程と、パターニングされた前記
ゲート電極膜をマスクとして前記基板の導電型と反対導
電型の不純物イオンを注入してソース・ドレイン領域を
形成する工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP694589A JPH02187035A (ja) | 1989-01-13 | 1989-01-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP694589A JPH02187035A (ja) | 1989-01-13 | 1989-01-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02187035A true JPH02187035A (ja) | 1990-07-23 |
Family
ID=11652375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP694589A Pending JPH02187035A (ja) | 1989-01-13 | 1989-01-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02187035A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5629221A (en) * | 1995-11-24 | 1997-05-13 | National Science Council Of Republic Of China | Process for suppressing boron penetration in BF2 + -implanted P+ -poly-Si gate using inductively-coupled nitrogen plasma |
| US6153910A (en) * | 1994-06-22 | 2000-11-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with nitrogen implanted channel region |
-
1989
- 1989-01-13 JP JP694589A patent/JPH02187035A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6153910A (en) * | 1994-06-22 | 2000-11-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with nitrogen implanted channel region |
| US6380036B1 (en) | 1994-06-22 | 2002-04-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| US5629221A (en) * | 1995-11-24 | 1997-05-13 | National Science Council Of Republic Of China | Process for suppressing boron penetration in BF2 + -implanted P+ -poly-Si gate using inductively-coupled nitrogen plasma |
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