TW299476B - - Google Patents

Download PDF

Info

Publication number
TW299476B
TW299476B TW083106350A TW83106350A TW299476B TW 299476 B TW299476 B TW 299476B TW 083106350 A TW083106350 A TW 083106350A TW 83106350 A TW83106350 A TW 83106350A TW 299476 B TW299476 B TW 299476B
Authority
TW
Taiwan
Prior art keywords
region
nitrogen
source
semiconductor substrate
type
Prior art date
Application number
TW083106350A
Other languages
English (en)
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP06140542A external-priority patent/JP3015253B2/ja
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Application granted granted Critical
Publication of TW299476B publication Critical patent/TW299476B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

經濟部中央揉準局員工消资合作社印策 A 7 B7 五、發明説明（1 ) [產業上之利用領域] 本發明有關於半導體装置及其製造方法，尤其有關於具 有場效電晶體之半導體装置及其製造方法。 [習知之技術] 在 SRAM(Static Random Access Mmemory) ， DRAM (Dynamic Random Access Memo, ry)之代表 之半導體装置 中，近年來隨著高密集化之進展，在1涸晶片上可以装載 許多涸元件。在該等元件中，尤其是作為電晶體者，大部 份被稱為 MOSFET(Metal OrMde Semi-conductor Field Effect Transistor·)之場效電晶體。 該MOSFET可M分成使電子在通道區域流動inMOSFET (negative M0SFET)，和使電洞流動之 pMOSFE(positive M0SFET)，分別具有不同之電極性。利用該等nMOSFET和 PM0SFET之組合，可Μ構成各種電路。 該電晶體之構造主要的可Μ分成表面通道型和埋入通道 型。通常，在同一涸基板上形成nMOSFET和pMOSFET之情況 ..時，因為nMOSFET和pMOSFET之閘極電極材料必需使用相同 之材料，所Μ在nMOSFET廣泛的使用表面通道型，在 pMOSFET廣泛的使用埋人通道型。下面將說明習知之 nMOSFET和 pMOSFET之構造。 圖40是概路剖面圖，用來表示習知之nMOSFET之構造。參 照圖40，在矽基板501之表面，形成p型之硼擴散區域503。 在該棚擴敗區域503表面，Μ互相隔開指定之距離之方式，形 成1對η型源極/吸極區域507。在被包夾於該1對源極/吸極區 --------装------訂---一- (請先Μ讀背面之注意事項再填寫本頁) 本紙张尺度遑用中國國家橾準（CNS ) Α4規格（210Χ297公釐） 4 83. 3.10,000 A7 _B7 五、發明説明（2 ) 域507之區域上，經由閘極絕緣膜509形成閘極電極層511。 利用該1對η型源極/吸極區域507，閘極絕緣膜509和閘 極電極層511，用來構成表面通道型之nMOSFET 520。 另外，使厠壁絕緣層513形成覆蓋閘極電極層501之側壁 之方式。 圖41是剖面圖，用來概略表示習知之pMOSFET之構造。 參照圖41，在矽基板601之表面，形成η型之矽擴散區域 603。在該矽擴散區域603之表面，Μ互相隔開指定距離之 方式形成1對源極/吸極區域607。在被包夾於該1對源極/ 吸極區域之區域上，經由閘極絕緣膜609形成閘極電極層 611。另外，在被包夾於該1對源極/吸極區域607之矽擴散 區域603之表面形成Ρ型之埋入通道區域615。 利用該1對Ρ型源極/吸極區域607，閘極絕緣膜閘 極電極層611和ρ型埋入通道區域615，用來構成埋入通道 型之 pMOSFET 6 20。 另外，側壁絕緣層613形成覆蓋在閘極電極層611之側壁 ..之方式。 經濟部中夬標隼局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 下面將說明有關於圖4 0所示之習知之nMOSFET之製造方 法。 圖42〜圖46是概路剖面圖，用來表示習知nMOSFET之製 造方法。首先參照圖42，利用通常之L0C0S(Local Oxidation of Silicon)在砂基板501表面形成兀件分離氧 化膜521。另外，在這時亦同時形成分離注入區域523使其 成為接合在元件分離氧化膜521下面。然後，Μ指定之膜 衣紙張尺度適用中國國家標準（CNS〉Α4規格（210Χ 297公釐） '經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（3 ) 厚形成下敷氧化瞑531使其形成覆蓋在表面全體之面。 參照圖43，在表面之全體之面注入硼（B)。然後，绶由 施加熱處理，用來使所注入之硼活性化和擴散，藉Μ在矽 基板501表面形成硼擴散區域503。然後，利用蝕刻等除去 下敷氧化膜5 3 1。 參照圖44，利用這種方式使硼擴散區域503之表面露出。 參照圖45，經由施加熱氧化處理在表面全體之面形成作 為閘極絕緣膜之矽氧化膜5 0 9 a。 參照圖46，在閘極絕緣膜509a之表面上進行圖型製作用 以形成閘極電極層511。Μ該閘極電極層511作為罩幕，经 由施加離子注入等，用Μ在硼擴散區域503表面，以隔開 指定距雜之方式，形成1對η型源極/吸極區域507。然後使 側壁絕緣層513形成覆蓋在閘極電極層511側壁之方式。 [發明所欲解決之問題] (a )隨著電晶體之微细化，通常會依照縮小之比例不纯 物之濃度變高。因此，在圖40所示之表面通道型之M0SFET ..520中，通道區域不純物濃度變高，使通道區域之表面不 容易反轉。因此，表面通道型之M0SFET 520之臨界值會變 高。 (b) 另外，在表面通道型之M0SFET 520，當通道區域之 不純物濃度變高時，使通道區域移動之載體之不純物散亂 就變大。因此，通道之少教載體之移動度就降低，因此不 能實質上的提高電晶體之驅動能力。 (c) 另外，在如圖41所示之埋入通道型之PM0SFET 620中 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29*7公釐） ~= -------·__( 一------1T------_(! (請先閱讀背面之注意事項再填寫本頁) ^^9476五、發明説明（4 ) A7 B7 經濟部中央標隼局員工消費合作社印製 ，以P型形成與源極/吸極區域607具有相同極性之埋入型 通道區域615，使其連接在該1對p型源極/吸極區域607之 間。因此，當未將電壓施加在閘極電極611之情況時，會 在源極/吸極區域607之間產生電位差，造成在埋入通道區 域615具有電流流動。亦即，為著使埋入通道區域615内成 為空乏層藉Μ切斷源極/吸極區域6 0 7間之電流路徑，則必 需在閘極電極611施加電壓。另外，經由調整施加在閘極 電極611之電壓，可Μ變化埋入通道區域615内之空乏層化 之程度，所Μ可Μ調變在通道流動之電流。 然而，經由施加電壓在閘極電極611所形成之空乏層之 深度為離開基板表面大約50nmK下之程度。另外，埋入通 道區域615和磷擴散區域603之ρ-η接合部之空乏層朝向埋 入通道區域615方向之寬度大約為50nraK下。所以，要利 用閘極電壓使埋入通道區域615全體空乏層化時，必需使 埋入通道區域615離開基板表面之深度在lOOnmW下。 其中，P型埋入通道區域615—般是經由注入硼而形成。 ..因為該硼之質量很小，而且擴散係數很大，所Μ淺埋入擴 散區域之形成會有困難，由於後工程之熱處理很容易使其 離開基板表面之深度超過lOOnm。在埋入通道區域615離開 基板表面之深度超過lOOnm之情況時，即使對閘極電極611 施加電壓亦會產生有埋入通道區域615未被空乏層化之區 域。在這種情況時，會產生有不能Μ閘極電極611控制之 電流，亦即產生所諝之擊穿電流。 (d)另外，在pMOSFET 620中，源極/吸極區域607是利用 本纸張·尺度適用中國國家標隼（CNS ) A4規格（210X 297公釐） (請先閱請背面之注意事項再填寫本頁) 訂 A7 B7 五、發明説明（5 ) 硼之注入來形成。該砸很容易依上述方式的進行擴散。因 此，要抑制硼從源極/吸極區域607朝向通道區域側擴散會 有困難。因此，實質上之通道長度變成很短，所以電晶瀝 構造之微细化變成極為困難。 由於Μ上之（a)〜（d)，習知之M0SFET之微细化極為困難 為其問題。 因此，本發明之一目的是提供一種很容易微细化之電晶 體構造。 另外，本發明之另一目的是即使使電晶體構造微细化時 ，亦可Μ抑制電晶體之臨界值之變高。 另外，本發明之另一目的是即使使電晶體構造微细化時 ，亦可以提高電晶體之驅動能力。 另外，本發明之另一目的是即使使電晶體構造微细化時 ，在使電晶體動作時，可Μ抑制擊穿電流之發生。‘ 另外，本發明之另一目的:是即使使電晶體構造微细化時 亦可Κ確保電晶體之實質上通道長度之大小。 ..[發明之解決手段] 經濟部t央樣準局員工消f合作社印製 (請先閎讀背面之注意事項再填寫本頁) 申請專利範圍第1項之半導體装置是具有場效電晶體之 半導體装置，具備有半導體基板，1對源極/吸極區域，閘 極電極層，和氮導入區域。半導體基板為第1導電型，具 有主表面。該1對源極/吸極區域為第2導電型，Μ隔開指 定之距離形成在半導體基板之主表面上。閘極電極層经由 閘極絕緣膜形成在半導體基板之主表面上，成為與被包夾 在該1對源極/吸極之區域互相面對。氮導入區域形成在被 本紙張尺度適用中國國家櫺準（CNS ) Α4規格（210Χ 297公釐） ~ 8 ' 6 /—. 明 説 明 發 、 五 / 極 源 對
7 7 A B 具面 且表 並主 » 之 氮板 有基 含體 且 導 而半 ’ 從 域峰 區尖 之度。 域濃置 區之位 搔氮之 吸該度 。 深 峰下 尖 K 度0A 該濃50 於之到 夾氮伸 包有延 之域’ 體Ϊft-型 區 晶 電 I电B # 場極〃 為 有源¾ 具ms 是，體 置^ ^ ^ S ^ 體 — 専體。 P #域 ^ ^ 0 之：入 項 2J1有導 第埔氮 圍具和 範 ， ， 利置層 專装極 請體電 申導極 半閘 極 源 對 開 隔 以 型 電 第面 為表 域主 區之 極板 吸基 /體 導 半 在 該成 〇 形 面離 表距 主之 有定 具指 層 極 電 極 閘 該 被成 與形 為域 成區 ’ 入 上導 面氮 表。 主對 之面 板相 基互 體域 導區 半之 在極 成吸 形/ 0 0 源 緣 ί § 對 絕 1 極 該 閘在 由夾 經包 極 源 對 -------；—C i— (請先閲讀背面之注意事項再填寫本頁) 峰 尖 度 該濃 於之 夾氮 包有 被具 在且 並之 ’ 板 氮基 有體 含導 且半 而於 ’ 位 域峰 區尖 之度 域濃 區之 極氮 吸該 中 置 装 體該 導和 半 * 之型 項 電 3 Λ 圍ρ§ 範之 利 砸 專入 。 請導 面申被 表在有 主 具 對 11 極 源 板有 基具 體域 導區 半極 其吸 區 過 通 入 埋 型 η 有 備 具 置 装 體 導 半 之 項 4 第 圍 ο 範 型利 I电 專 導請 之申 型 、-° 經濟部中夬標隼局員工消費合作社印製 該 於 夾 包 被該 在由 成 。 形面 ， 表 之 域主硼 之 板 基 擭 導 半 之 域 區 極 吸 有 入 導 内 板 基 體 専 半 該 和 極域 源區 對道 L 通P- 入之 埋成 構 所 域 區 型 型 Π 圍 範 利 專 請 申 在有 具 型 電 導 型 Π 内 域 區 入 導 氮 於 位 部 合 接 第 該 ^ 0P 基之 體硼 導入 半導 該被 ’ 有 中具 置域 裝區 體極 導吸 半 之 項 / 極 源 對 道 通 入 mn 埋 型 P 有 備 具 更 置 装 體 専 半 之 項 6 第 圍 範 利 。 專 型請 電申 導 本纸浪尺度適用中國國家標隼（CNS ) A4規格（；M0X297公釐） 9 經濟部中央標準局員工消费合作杜印製 A7 B7 五、發明説明（7 ) 區域，形成在被包夾於該1對源極/吸極區域之半導體基板 之主表面，被導入有硼。該P型埋入通道區域和半導體基 板内之η型區域所構成之P-η接合部位於氮導入區域内。 申請專利範圍第7項之半導體裝置之製造方法是具有場 效電晶體之半導體装置之製造方法，具備有Μ下所述之工 程。 首先，Μ隔開指定之距離，在上述第1導電型半導體基 板主表面形成第2専電型之1對源極/吸極區域。然後，經 由閘極絕緣膜在該半導體基板主表面上形成閘極電極層， 使其成為與被包夾在該1對源極/吸極區域之區域互相面對 。然後，在被包夾於該1對源極/吸極區域之區域形成氮導 入區域，包含有氮，而且具有氮之濃度尖峰延伸到離開該 半導體基板之主表面500&Μ下之深度之位置。 申請專利範圍第8項之半導體裝置之製造方法是具有場 效電晶體之半導體裝置之製造方法，具備有下列所述之工 程。 .. 首先，Μ隔開指定之距離，在上述第1導電型半導體基 板主表面形成第2導電型之1對源極/吸極區域。然後’經 由閘極絕緣膜在該半導體基板主表面上形成閘極電極層， 成為與被包夾在該1對源極/吸極區域之區域互相面對。然 後，在被包夾於該1對源極/吸極區域之區域形成氮導入區 域，包含有氮，而且具有氮之澹度尖峰位於半導體基板之 主表面。 [作用] 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） =~丄ϋ " (請先閱讀背面之注意事項再填寫本頁) 訂 A7 B7 經濟部中央標隼局員工消費合作社印製 五、發明説明（ 8 ) I 1 在 Φ 亡主 明 專 利 範 圍 第 1項之半導體裝置中 氮導入區域形 1 1 成 使 氮 之 濃 度 尖 峰 延 伸 到 離 開 半 導 體 基 板 主 表 面5 0 0 °ΑΜ下 1 1 深 度 之 位 置 〇 另 外 * 在 串 請 專 利 範 圍 第 2項之半導體装置 請 1 | 先 閱 讀 I 中 氮 導 入 區 域 形 成 使 氮 之 濃 度 小 穴 峰 位 於 半 専 體基 板主表 1 背 1 面 0 亦 即 » 在 申 請 專 利 範 圍 第 1項和第2項 之 半 導體 装置中 面 之 1 注 1 ) 氮 導 入 區 域 位 於 埸 效 電 晶 體 之 通 道 區 域 0 該 氮具 有用以 意 事 1 項 '1 抑 制 硼 擴 散 之 作 用 〇 因 此 可 防 止 硼 從 通 道 區域 外擴散 再 永 Λ % 到 通 道 區 域 内 在 nMOSFET可Μ抑制電晶體臨界值電壓之 本 頁 1 變 高 1 和 可 以 提 高 電 晶 體 之 驅 動 能 力 0 另 外 — 方面 ，在 ί 1 Μ 0 S F E T 因 為 可 Μ 防 止 利 用 m 之 注 入 所 形 成 源 極 /吸極區域 1 I 朝 向 通 道 區 域 側 之 擴 散 t 所 Μ 能 夠 確 保 實 質 上 通道 長度成 1 1 訂 為 很 大 0 由 於 亦 可 Μ 防 止 硼 從 通 道 區 域 内 擴 敗 到通 道區域 I t 外 所 以 在 埋 入 型 pMOSFET 中 可Μ防止利用硼之注入所 1 1 形 成 埋 入 通 道 區 域 之 離 開 基 板 表 面 之 深 度 大 於 所必 需之程 1 I 度 藉 以 抑 制 擊 穿 電 流 之 發 生 0 利 用 上 述 之 方 式可 Μ很容 」 易 的 獲 得 微 细 化 之 電 晶 體 構 造 〇 A- 1 - 在 甲 請 專 利 範 圍 第3項之半導體裝置中 導入到半導體 1 基 板 之 硼 由 於 後 工 程 之 熱 處 理 等 而 朝 向 通 道 區 域側 擴散。 1 1 狀 而 因 為 在 通 道 區 域 具 有 氮 導 入 區 域 所 Μ 能夠 防止硼 1 I 朝 向 通 道 區 域 內 擴 散 0 因 此 t 在通道區域可Κ維持很低之 1 1 硼 濃 度 所 通 道 區 域 很 容 易 形 成 反 轉 層 〇 因 此， 電晶體 1 I 之 臨 界 值 電 壓 可 Μ 設 定 成 很 底 〇 1 1 另 外 因 為 通 道 區 域 之 硼 濃 度 可 以 維 持 很 低 ，所 以在通 1 I 道 流 動 之 電 子 之 不 纯 物 散 亂 可 Μ 變 成 很 小 〇 因 此， 可以提 I 1 ~ Π ~ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） A7 B7 經濟部中央櫺隼局員工消費合作社印製 五、發明説明（ 8 ) 1 1 在 甲 請 專 利 範 圍 第 1項之半導體装置中 氮導入區域形 1 1 成 使 氮 之 濃 度 尖 峰 延 伸 到 離 開 半 導 體 基 板 主 表 面 5 0 0 i Μ 下 1 1 深 度 之 位 置 0 另 外 * 在 申 請 專 利 範 圍 第 2項之半導體裝置 ^—ν 請 先 1 1 中 > 氮 専 入 區 域 形 成 使 氮 之 濃 度 尖 峰 位 於 半 専 體基 板主 表 閔 讀 1 背 1 面 0 亦 即 1 在 Φ 請 專 利 範 圍 第 1項利 ]第2項 之 半 導體 裝置 中 面 之 1 注 1 » 氮 導 入 區 域 位 於 場 效 電 晶 體 之 通 道 區 域 0 該 氮具 有用 Μ 意 事 1 項 抑 制 硼 擴 散 之 作 用 〇 因 此 可 Μ 防 止 硼 從 通 道 區域 外擴 散 再 填 到 通 道 區 域 内 在 nMOSFET可Μ抑制電晶體臨界值電壓之 本 頁 裝 1 變 高 f 和 可 以 提 高 電 晶 體 之 驅 動 能 力 〇 另 外 . 方面 ，在 1 I MOSFET因 為 可 Μ 防 止 利 用 砸 之 注 入 所 形 成 源 極 /吸極區域 1 I 朝 向 通 道 區 域 側 之 擴 散 所 Μ 能 夠 確 保 實 質 上 通道 長度 成 1 1 訂 為 很 大 0 由 於 亦 可 Μ 防 止 硼 從 通 道 區 域 内 擴 散 到通 道區 域 1 外 所 Η 在 埋 入 型 pMOSFET中 可Μ防止利用硼之注入所 1 I 形 成 埋 入 通 道 區 域 之 離 開 基 板 表 面 之 深 度 大 於 所必 需之 程 1 | 度 藉 以 抑 制 擊 穿 電 流 之 發 生 0 利 用 上 述 之 方 式可 Μ很 容 1 易 的 獲 得 微 细 化 之 電 晶 體 構 造 〇 / 1 - 在 申 請 專 利 範 圍 第 3項之半導體装置中 導入到半導體 1 1 基 板 之 硼 由 於 後 工 程 之 熱 處 理 等 而 朝 向 通 道 區 域側 擴散 〇 1 1 缺 而 因 為 在 通 道 域 具 有 氮 導 入 區 域 所 Μ 能夠 防止 硼 I 朝 向 通 道 區 域 内 擴 散 0 因 此 在通道區域可Μ維持很低之 1 1 I 硼 濃 度 t 所 以 通 道 區 域 很 容 易 形 成 反 轉 層 〇 因 此， 電晶 體 1 1 之 臨 界 值 電 壓 可 以 設 定 成 很 底 0 1 1 另 外 > 因 為 通 道 區 域 之 硼 濃 度 可 Μ 維 持 很 低 ，所 以在 通 1 | 道 流 動 之 電 子 之 不 纯 物 散 亂 可 >λ 變 成 很 小 0 因 此， 可以 提 1 1 本紙張尺度通用中國國家樣隼（CNS ) A4規格（210X297公釐） A7 B7 經濟部中央樣隼局員工消f合作社印製 五、 發明説明 (9 高 臨 界 值 電 壓 之 電 流 驅 動 能 力 〇 另 外 在 使 通 道 區 域 之 硼 濃 度 维 持 很 低 之 狀 態 可 使 離 開 基 板 表 面 比 通 道 區 域 深 之 位 置 之 硼 濃 度 變 高 〇 因 此 可 >λ 防 止 在 基 板 深 部 產 生 擊 穿 和 可 Μ 提 高 擊 穿 耐 壓 〇 在 請 專 利 範 圍 第 4項之半導體装置中 基板之硼由於 後 工 程 之 熱 處 理 而 從 基 板 深 部 朝 向 埋 入 通 道 區 域 側 擴 散 〇 然 而 因 為 在 通 道 區 域 具 有 氮 導 入 區 域 所 >λ 可 Μ 防 止 導 入 到 該 基 板 之 硼 之 朝 向 通 道 區 域 側 擴 散 0 因 此 在 導 入 基 板 之 硼 和 埋 入 通 道 區 域 所 構 成 之 Ρ - η接合部近傍 可Μ使 埋 入 通 道 區 域 之 濃 度 梯 度 維 持 很 大 0 因 此 在 埋 入 通 道 區 域 之 深 度 方 向 之 電 位 可 以 確 保 很 大 通 道 區 域 可 Μ 確 保 很 寬 廣 〇 因 此 可 Μ 提 高 電 晶 體 之 驅 動 能 力 〇 另 外 可 Μ 防 止 導 入 到 基 板 之 硼 之 朝 向 通 道 區 域 側 擴 敗 y 和 可 >X 使 離 開 基 板 表 面 比 通 道 區 域 深 之 位 置 之 硼 濃 度 變 高 0 因 此 可 Μ 防 止 在 基 板 深 部 產 生 擊 穿 和 可 >λ 提 高 擊 穿 耐 壓 0 在 串 請 專 利範 圍 第 5項之半導體装置中 源極/ 吸 極 區 域 之 硼 由 於 後 工 程 之 埶 /VW 處 理 而 朝 向 通 道 區 域 側 擴 散 〇 妖 而 > 因 為 在 通 道 區 域 具 有 氮 注 入 區 域 t 所 以 能 夠 防 止 源 極 /吸 極 區 域 之 硼 朝 向 通 道 區 域 擴 敗 〇 因 此 由 於 可 以 防 止 源 極 /吸極區域朝向通道區域側擴散 ，所Μ可Μ確保實質上通 道 長 度 使 其 成 為 很 大 0 在 Φ 請 專 利 範 圍 第 6項之半導體装置中 ，埋入通道區域 請 先 閲 背 之 注 意 事 項 本紙張尺度適用中國國家標準（CNS〉A4規格（210X297公釐） 83. 3.10,000 i 衣 訂 2 經濟部中央標隼局員工消費合作社印製 A7 B7 五、發明説明（1 〇 ) 之硼由於後工程之熱處理等，從基板表面側朝向深部側擴 散。然而，因為在通道區域具有氮導入區域，所Μ可K防 止通道區域之硼朝向基板深部擴散。因此，可Κ形成較淺 之埋入通道區域|因為可以利用閘極電壓控制埋入通道區 域全體之空乏層化，所Μ可以抑制擊穿電流之發生。 在申請專利範圍第7項之半導體装置之製造方法中，可 以獲得具有上述之效果之申請專利範圍第1項之半導體裝 置。 在申請專利範圍第8項之半導體装置之製造方法中，可 Μ獲得具有上述之效果之申請專利範圍第2項之半導體装 置。 [實施例] 下面將根據附圖來說明本發明之實施例。 實陁例1 圖1是剖面圖，用來概略的表示本發明第1實施例中之半 導體装置之構造。另外，圖2表示對應到沿著圖1之Α1-Α1 ..線之位置之不纯物濃度。 參照圖1和圖2，在矽基板1之表面形成有硼擴散區域3。 在該硼擴散區域3表面，以指定之距離形成有1對π型源極/ 吸極區域7。在被包夾於該1對η型源極/吸極區域7之區域 上，經由閘極絕緣膜9形成有閘極電極層11。 利用該1對η型源極/吸極區域7，閘極絕緣膜9和閘極電 極層11，用來構成nMOSFET 20。 在被.¾夾於該1對η型源極/吸極區域7之硼擴散區域3之 本纸張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐) 1 J~= (請先閱讀背面之注意事項再填寫本頁) 訂
五、發明説明（1 1) 表面，形成有氮注入區域5。另外，形成有側壁絕緣層13 成為潛蓋在閘極電極層11之側壁。 特別參照圖2，硼擴散區域3之硼濃度，在距離半導體基 板1表面2 5 0 0〖W上到350 0 A Μ下深度之位置D Bi ，具有濃度 尖峰（一點鏈線ΡΒ1 - Ρ Β1 )。另外，在尖峰位置之硼濃度C bl 為1半導髖装置IX 10 18 cm — 3以下。
I 另外，氮注入區域5之氮濃度，在距離半導體基板1之表 面5 0 0〗以下深度位置DN1 ，具有尖峰濃度（一點補線P N1 - rNl 以上 (請先閱讀背面之注意事項再填寫本頁) 另外，在其尖峰位置之氮濃度CN1為1X10 18 cm 另夕卜，η型源極/吸極區域7'經由注入砷或磷所形成，該 不純物（砷或磷）之濃度為IX 1〇20〜IX 10 21 cm - 3 。另外 ，該η型源極/吸極區域7之擴散深度D S/D1 為0 . 1 5 w in〜〇.3λ 另外，閘極電極層11利用導入有不纯物之多结晶矽層（以 下稱為摻雜多结果矽層）所彤成。 下面將說明本發明第1實施例之半導體装置之製造方法。 經濟部中央標準局員工消资合作社印製 圖3〜圇8是概略剖面圖，用來表示本發明第1實施洌中 之半専體装置之製造方法之工程順序。參照圖3，使用通 常之L0C0S法，在矽基板1之表面形成元件分雛氧化膜21。 另外，在形成該元件分離氧化膜21之同時，亦形成分離注 入區域23，使其接合在元件分離氧化膜21下面。然後，利 用CVD法，W300〗之膜厚，在表面全部之面形成下敷氧化 膜3 1。 參照圖4，為著控制通道區域之臨界值，所以在表面之 木紙张尺度通用中國國家標羋（CNS ) A4規格（210X297公釐） 14 修正頁 299476五、發明説明（12 ) A7 B7 經濟部中央標準局員工消費合作社印裝 全面之面注入硼離子（B + )。該離子注入之進行所使用之 條件是注入能量，：501^7，劑量：2\1012~8父1012 cm * 2 。然後*對注入在矽基板1之硼離子施加指定之熱 處理，用來使其擴散。活性化。利用這方式促成離開基板 1之表面2500A〜3500¾深度之位置具有硼濃度尖峰，在該 尖峰位置之硼濃度為5X 10 16〜IX 10 18 cra_ 3 ，硼擴散區 域3形成在矽基板1之表面。 參照圖5，Μ注入能量：23KevM下，劑童：5X1011〜1 X 10 13 cm - 2之條件，在表面全部之面注入氮（N )。利用 這種方式，氮濃度尖峰存在於離開矽基扳1之表面500¾以 下深度之位置，在該尖峰位置之氮濃度為1 X 1 〇 18 cm -3以 上，氮注入區域5形成在矽基板1之表面。然後，利用蝕刻 除去下敷氧化膜3 1。 參照圖6，利用該鈾刻使矽基板1之表面露出。 參照圖7，利用熱氧化處理等，在表面全體之面形.成矽 氧化膜9a藉Μ作為閘極氧化膜。 參照圖8，在作為閘極氧化膜之矽氧化膜9a表面進行圖 型作，藉Μ形成閘極電極層11。以該閘極電極層作為罩幕、 注入砷或磷等之η型不純物之離子。利用這種方式’在矽 基板1表面形成η型源極/吸極區域7，具有1X10 2°〜IX 1021 cm - 3之不純物濃度，其擴散深度是離開矽基板1表 面 0,15〜0,3u m。 利用這種方式構成由1對η型擴散區域7和閘極絕緣膜9及 閘極電極層11所形成之nMOSFET 20。-~Γ5-= 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X 297公釐） (請先聞讀背面之注意事項再填寫本f ) T I. ,1' A7 B7 經濟部中夬榡华局員工消費合作社印製 五、發明説明（ 3 ) i 1 妖 後 ， 形 成 側 壁 絕 緣 層 1 3使 其 成 為 覆 蓋 在閘極電極 層1 1 1 1 I 之 側 壁 0 1 1 在 本 實 施 例 之 半 導 體 装 置 中 > 如 圖 1和圖2所示，因 為氮 /»—«V 請 先 閱 1 | I 注 入 區 域 5形成使其氮濃度尖峰位於離開矽基板1之表 面 讀 背 τδ 1 I 1 I 5 0 0 A深度 之 位 置 〇 亦 即 » 該 氮 注 入 區域5形成位於M0SFET 之 1 注 1 20之通 道 區 域 〇 該 氮 具 有 用 Μ 抑 制 硼 擴 散 之作用。因 此， 意 事 1 項 可 Μ 防 止 硼 擴 散 區 域 3中之硼由於後工程之熱處理等而朝 再 寫 向 通 道 區 域 側 擴 散 〇 除 此 之 外 在 圖2所示之通道區域可 太 頁 1 Μ 維 持 很 低 之 硼 濃 度 0 因 此 通 道 區 域 很 容易形成反 轉曆 1 1 i 而 且 MO S F ΕΤ 20之 臨 界 值 可 設 置 成 很 低。因此* 由於 1 I 微 细 化 使 比 例 縮 小 即 使 各 部 汾 之 不 純 物 濃度變低時 ，臨 1 1 訂 界 值 電 壓 亦 可 Μ 維 持 很 低 所 Μ 本 實 施 例 之 M0SFET 20適 . 1 於 微 细 ib 〇 1 1 另 外 因 為 通 道 區 域 之 硼 濃 度 可 Μ 維 持 很低，所Μ 在通 1 I 道 4 流 動 之 電 子 之 不 純 物 散 亂 亦 可 Μ 變 成 很 小。因此· 可Μ 1 提 高 電 晶體 之 電 流 驅 動 能 力 〇 在 這 一 方 面 使本實施例 之 Γ I -M0SFET 2 0適於微细化 1 J 另 外 1 在 使 通 道 區 域 之 硼 濃 度 維 持 很 低 之狀態，於 離開 1 1 矽 基 板 1之表面比通道區域更深之位置 可以使硼濃度提 1 I 高 〇 因 此 可 Μ 防 止 在 基 板 深 部 發 生 擊 穿 » 而且可以提 高擊 1 I 穿 電 壓 〇 在 這 一 方 面 亦 使 本 實 施 洌 之 M0SFET 20適於微细 1 1 化 〇 1 1 實 施 例 2 1 | 當 與 圖 1和圖2所示 之 第 1實5 is例比較時 ，本發明之第2實 1 1 1 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X 297公釐） 經濟部中央標準局員工消费合作社印製 A7 B7五、發明説明（Η ) 施例之半導體裝置之不同之處在於氮注入區域5之構造。 圖9表示本發明第2實施洌中之對應到圖lZAt-Ai線之部 位之位置之不純物濃度。參照圖1和圖9，本實施例之氮注 人區域5之氮濃度尖峰之深度位置D N2位於矽基板1之表面， 另外，該濃度尖峰中之不純物濃度為1X10 18 cm - 3以上。 另外，除此之外之硼擴散區域3等之不純物濃度與第1實 施例大致相同，故其說明加Μ省略。 當與圖3〜圖8所示之第1實施例之製造方法比較時，本 實施例之製造方法是氮注入區域之形成條件不同。 亦即 > 參照圖5，Μ注入能量：14 K e ν，劑量·· 5 X 1 0 11 〜IX 10 13 cm — 2之條件注入氮。利用這種方式在矽基板1 表面形成氮擴散區域5，使氮濃度尖峰位於矽基板1之表面。 另外，下敷氧化膜31之膜厚為30〇1。 除此之外，有關於製造方法之其他步驟均與上述第1實 施例大致相同，故其說明加以省略。 在本實施例之半導體装置中，氮擴散區域5之氮濃度尖 ••峰形成位於矽基板1之表面。亦即，氮注入區域5位於 M0SFET 20之通道區域。因此，與第1實施例同樣的，可 以防止硼經由該氮擴散區域5朝向通道區内擴散。在通道 區域可以維持很低之硼濃度。除此之外，通道區域變成很 容易形成反轉層，所Μ可以將電晶體之臨界值電壓設定成 很低。因此，依照經由微细化之比例縮小，即使各部份之 不纯物濃度變高時，因為臨界值電壓亦可以維持很低，所 Μ本實施例之M0SFET 20適於微细化。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐) 一 17 - (請先閱讀背面之注意事項再填寫本頁) 訂 A7 B7 五、發明説明（ί S) 另外，因為通道區域之硼漶度可以維持很低，所以在通 道區域流動之電子之不纯物敗亂亦變小。因此，可Μ提高 電晶體之電流驅動能力。在這一方面亦使本實施例之 MOSFET 20適於微细化。 另外，在將通道區域之硼濃度維持很低之狀態，離開基 板表面比通道區域深之位置之硼濃度可以提高。因此，可 Μ防止在基板深部發生擊穿，和可以提高擊穿耐壓。在這 一方面亦使本實施例之MOSFET 20適於微细化。 實廊例3 圖10是剖面圖，用來概略的表示本發明第3實施例之半 導體装置之構造。另外，圖11表示對應到沿著圖10之 A 2 - A 2線部份之位置之不纯物濃度。 參照圖10和圖11，在矽基板1之表面形成有硼擴散區域3 。在該硼擴散區域3表面，以相隔指定之距離形成有1對η 型源極/吸極區域7。在被包夾於該1對η型源極/吸極.區域7 之矽基板1之表面形成有η型之埋入通道區域115。另外， 經濟部中央標隼局員工消費合作社印製 (請先聞讀背面之注意事項再填寫本瓦) ..被包夾在該1對η型源極/吸極區域7之區域上，經由閘極絕 緣膜9形成有閘極電極層11。 利用該1對源極/吸極區域7，閘極絕緣膜9，閛極電極層 11，和埋入通道區域115，用來構成埋入通道型之nMOSFET 120° 另外，在被包夾於該1對之η型源極/吸極區域7之矽基板 1之表面，形成有氮擴散區域105成為覆蓋在埋入通道區域 1 1 5亡方式。另外，形成有側壁絕緣層1 3使其成為覆蓋在 本紙張尺度通用中國國家標準（CNS ) Α4規格（210Χ297公釐） ~ 1 8 " A7 經濟部中央標隼局員工消費合作社印製 B7五、發明説明（) 閘極電極層11側壁之方式。 特別參照圖11，氮注入區域105在離開矽基板1之表面 500AM下深度之位置DN3具有氮濃度尖峰（一點鐽線PN3 -PN3)。另外，在該位置之氮濃度C N3是1 X 1 0 18 c m - 3 Μ上。 埋入通道區域115是在離開矽基板1表面100Α〜150Α深度 之位置D AS3具有砷濃度尖峰（一點鏈線PAS3 - PAS3 )。另外 •在該濃度尖峰位置之麵濃度C β3為5 X 1 0 16〜 1 X 1 0 18 c m - 3 〇 另外，利用η型埋入通道區域115和p型硼擴散區域3所構 成之P-η接合部位於離開矽基板1表面250〜350〗之深度之 位置dpn3 。 下面將說明本發明之第3實胞例之半専體裝置之製造方 法。 圖12〜圖17是概路剖面圖，用來表示本發明之第3實施 洌之半導體裝置之製造方法之工程順序。參照圖12’在矽 ••基板1之表面，使用通常之L0C0S法形成有元件分雛氧化膜 21。在該元件分離氧化膜21之形成之同時，亦形成分離注 入區域23使其成為接合在元件分離氧化膜21之下面之方式。然 浚，在表面全體之面，利用如同CVD法之方法’形成膜厚 30(ΰΜ下之下敷氧化膜31。 參照圖13，以注入能量：50Kev，劑量：5Χΐ012〜δΧ 1 0 12 cm - 2之條件將硼離子注人到表面之全體之面。利用 該離子注入等，形成硼擴散區域3，使其在離開矽基板1之 本紙張尺度適用中國國家標隼（CNS ) A4規格（2丨0X297公釐） -icJ - (請先閱讀背面之注意事項再填寫木頁) ，-° 气丨· 經濟部中央標準局員工消f合作社印製 A7 B7五、發明説明（〖7 ) 表面2500〜3000$之深度之位置具有硼濃度尖峰，而且在 該位置具有1X10 β〜cra - 3以下之硼濃度。然後，利用 離子注入法注入砷。利用這種方式*在離開矽基板1之表 面100〜15〇A之深度之位置具有砷尖峰濃度，而且在尖峰 位置形成有埋入通道區域115具有IX 10 18 cm - Μ下之不純 物濃度。 參照圖1 4，Μ注入能量：2 3 K e ν以下，劑量·· 5 X 1 0 11〜 IX 10 13 cm * 2之條件注入氮。利用該注入，促成在離開 矽基板1之表面150¾以下之深度之位置具有氮濃度尖峰， 在該尖峰位置形成具有IX 10 18 cm - 3以上之氮濃度之氮 擴散區域105。該氮擴敗區域105形成覆蓋在埋入通道區域 115之方式。然後，利用蝕刻方法除去下敷氧化膜。 參照圖1 5，利用該蝕刻使矽基板1之表面露出。 參照圖1 6 |利用熱氧化處理等在表面之全體之面形成矽 氧化膜9 a藉Μ作為閘極絕緣膜。經由與第1實施洌所說明 之同漾之後工程，如圖17所示，形成1對之η型源極/吸極 ••區域7，閘極絕緣膜9，閘極電極層1 1，和側壁絕緣層1 3。 利用該1對之η型源極/吸極區域7，閘極絕緣膜9’閘極電 極層11和埋入通道區域115，用來溝成埋入通道型之 nMOSFET 120- 在本賁施例之半導體装置中，如圖10和圖11所示，使氮 注入區域105形成覆蓋在埋入通道區域115之方式。該氮具 有防止硼之擴敗之作用。因此，利用該氮擴散區域105可 Μ防止硼擴散區域3之硼朝向埋入通道區域1 1 5側擴散。另衣紙張尺度適用中國國家橾準（CNS )Α4規格（210X29*7公釐） =~^~= (請先閱讀背面之注意事項再填寫本頁)
經濟部中央標準局員工消費合作社印裝 A7 B7五、發明説明（is ) 外，在利用η型之埋入通道區域115和p型之硼擴散區域3所 構成之Ρ-η接合部之近傍，埋入通道區域115之砷之濃度梯 度維持很大。亦即，在圖1 1中，於埋入通道區域1 1 5和硼 擴散區域3之p-γι接合部近傍，砷濃度之分佈不會如點線所 示的使其濃度梯度變小，而是如實線所示的使濃度梯度維 持很大。因此，埋入通道區域之深度方向之電位，如圖18 所示，可Κ確保大於未具有氮注入區域之情況。因為可Μ 確保寬廣之通道區域，所Μ能夠提高MOSFET 120之驅動能 力。在這一方面亦使本寅施例之M0SFET 120適於微细ib。 另外，可以防止硼擴散區域3之硼朝向埋入通道區域115 測擴散，而且可以使離開矽基板1之表面比埋入通道區域 115更深之位置之硼濃度提高。因此，可Μ防止在基板深 部發生擊穿，和可Κ提高擊穿耐壓。在這一方面亦使本實 腌例之M0SFET 120適於微细化。 啻施例4 當與第3實施洌比較時，本發明之實施例4之半専體装置 之構造之不同之處在於氮注入區域之構造。 圖1 9表示本發明之第4實施例中之對應到沿著圖1 〇之 A 3 - Α 3線之部份之位置之不纯物濃度。參照圖1 〇和圖Η，氮 注入區域11 5形成使氮濃度尖峰位於矽基板1之表面’在其 濃度尖峰位置具有1 X 1 〇 18 c m _ 3以上之氮濃度。除此之 夕卜，其他之構造均與第3實施例大致相同，故其說明在此 加以省略。 另外，當與第3實施例比較時，本發明之第4萁施例之半 表紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 2 1 ~~ _________{，丨 , V,1 (請先閱讀背面之注意事項再填寫本瓦〕 、-0 ^ 經濟部中央標準局員工消費合作社印裳 A7 B7五、發明説明（！ 9 ) 導體裝置之製造方法之不同之處在於氮注入區域之形成條 件。亦即，在圖1 4中，Μ注入能量·· 1 4 K e v，劑量·· 5 X 1 0 11〜1 X 1 0 13 c ra - 2之條件注入氮。利用該離子注入，使 矽基板1之表面具有氮濃度尖峰，而且在該濃度尖峰位置 具有1 X 1 0 18 c m - 3 Μ上之氮濃度，氮注入區域1 〇 5形成覆 蓋在埋入通道區域115之方式。 另外，該氮之注入時之下敷氧化膜31之膜厚為300义。 除此之外，本實施例之製造方法與第3實施例之製造方 法大致相同 > 故其說明在此加以省略。 在本實施洌之半導體装置中，與第3實施例同樣的，氮 注入區域105形成覆蓋在埋入通道區域115之方式。因此， 利用該氮注入區域防止硼擴散區域3之朝向埋入通道區域 115側擴散。所Μ，在由硼擴散區域3和埋入通道區域115 所構成之P-η接合部之近傍，埋人通道區域之濃度梯度维 持很大之狀態。因此，埋入通道區域之深度方向之電位可 Μ確保成為很大，和通道區域可Μ確保成為很寬廣。所Μ ·，可以提高電晶體之驅動能力。在這一方面可以使本簧施 例之M0SFET適於微细化。 另外，可以防止硼擴敗區域3之硼之朝向埋入通道區域 115之擴散，而且可以使雛開矽基板1之表面比埋入通道區 域115更深之位置之硼濃度提高。因此，可以防止在矽基 板1之深部發生擊穿，和可Μ提高擊穿耐壓。在這一方面 亦使本實施例之M0SFET適於微细化。 實胞例5 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐) -2Ζ - (請先聞讀背面之注意事項再填寫本頁) 訂 ^, 經濟部中央標牟局員工消費合作社印裂 A7 B7五、發明説明（2 Ο ) 圖20是剖面圖，用來概略的表示本發明之第5實施例之 半導體装置之構造。另外，圖21表示對應到圖20之A5-A5 線之部份之位置之不純物濃度。另外，圖2 2表示對應到沿 著圖20之B5-B5之部份之位置之硼濃度。 參照圖20，圖21和圖22，在矽基板201之表面形成有η型 不纯物擴散區域203其中注人有磷或砷等之η型不纯物。在 該η型不纯物擴散區域20 3之表面，以相隔指定之距離形成 有1對之Ρ型源極/吸極區域207。在該1對之ρ型源極/吸極 區域207被導入有硼。在被該1對之Ρ型源極/吸掻區域207 包夾之區域，經由閘極絕緣膜209形成有閘極電極層211。 利用該1對之ρ型源極/吸極區域207，閘極絕緣膜209’ 和閘極電極層211用來構成表面通道型之pMOSFET 220。 在被包夾於該1對之P型源極/吸極區域207之矽基板1之 表面形成有氮注入區域205。另外，側壁絕緣層213形成覆 蓋在閘極電極層211之側壁之方式。 特別參照圖2 1，在氮注入區域2 0 5，其氮濃度尖峰（一點 鍵線P N5 - PN5 )位於離開矽基板2 0 1之表面5 0 0 A Μ下之深度之 位置DN5。另外，氮注入區域205在其濃度尖峰時具有 1 X 1 0 18 c m - Μ上之氮濃度CN5 。 在η型不純物擴散區域203，其η型不純物之濃度尖峰（一 點鏈線P AS5 - PAS5 )位於離開矽基板201之表面2500〜3500¾ 之深度之位置DAS5。另外，該η型不純物擴散區域203在其 濃度尖峰具有5父1016〜1><101£!<；111_3之η型不纯物濃度 CAS5 0 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） "2 3 ~ (請先閱讀背面之注意事項再填寫本頁)
^.....-------------- , 五、發明説明（22) 特別參照圖2 2，在p型源極/吸極區域2 0 7，以1 X 1 Ο 2β ~ 1 X 1 0 21 c π — 3之濃度被注入有硼。另外，在被包夾於該1 對之Ρ型源極/吸極區域之矽基板201之表面近傍形成有通 道區域。 _ 下面將說明本發明之第5實施/例之半導體装置之製造方 法0. " \ 圖2 3〜.圖2 8是概略剖面曝，用來表示本發明之第5實胞 例之半導體装置之製造方法之工程順序。首先，參照圖23 ，利用通常之L0C0S法在矽基板201之表面上形成元件離氧 化膜221。在該元件分離氧化膜2$1之形成之同時，形成分 離注入區域223使其接合在元件分雜氧化膜221之下面。然 後，利用CVD法，以300A之膜厚在表面之全體之面形成下 敷氧化膜2 3 1。 參照圖24，Μ指定之條件注入磷或砷等之η型不純物之 離子。在實質上，以注入能量：180 Ke ν，劑量：2 X 10 12〜 (請先閱請背面之注意事項再填寫本頁) 式 方 CS 種 這 用20 利板 。 基 }矽 + P 開 ./V. 子離 维在 離 磷3- 入20 注域 ’ 區 件敗 條擴 之物 2 純 - 不 cm型 2 η ο 成 1形 X 8 來 面 表 之 經濟部中央標华局員工消费合作社印製 型 有 具 置 位 之 度 深 之 有 具 時 K»r 蜂 尖 度 濃 υυ物 JD纯 ~ 不 υυ該 zb在 量 能 人 注 。 以 度 ’ 濃25 物圖 纯 照 不參 型
X 氮 入 注 件 條 之 峰 尖 度 5>濃 2 氮 域有 區 具 板 基 矽 開 離 在
X 峰-尖cm 度18 濃10 物 純 不
X 且 而 之
X 入 注 氮 成 : 形 量式 劑方 > 3® 干這 以用 利 V e 置 位 之 度 深 之 下有 以具 0A時 50峰 面 尖 表度 之濃 01該 ?- 在 且 而
X 修正頁 本紙伕尺度適用中國國家揉準（CNS ) A4现格（210父297公釐）
經濟部，1?央樣準局員工消費合作社印$L A7 B7 五、發明説明（2 2) Μ上之氮濃度。然後利用蝕刻藉以除去下敷氧化膜231。 參照圖26，利用該蝕刻使矽基板201之表面露出。 參照圖27，利用熱氧化處理等，在表面之全體之面形成 作為閘極絕緣膜之矽氧化膜2 0 9 a。 參照圖2 8，在閘極絕緣膜2 0 9之表面上進行圖型製作用 Μ形成閘極電極層211。Μ該閘極電極層211作為罩幕，注 入硼離子。利用該硼離子之注入，在離開矽基板201之表 面0.15〜0.3wm之深度，形成Ρ型源極/吸極區域207。利 用該1對之P源極/吸極區域207，閘極絕緣膜209和閘極電 極層211，用來構成表面通道型之PM0SFET 220。 然後，使側壁絕緣層2 1 3形成覆蓋在閜極電極層2 1 1之側 壁之方式。 在本實陁例之半導體裝置中，氮注入區域205在離開矽 基板201之表面500AM下之深度之位置具有氮濃度尖峰。 亦即，氮注人區域205形成在pMOSFET 220之通道區域。 因此，可Μ防止該1對之P型源極/吸極區域207之硼’由於 .•後工程之熱處理等而產生擴散。如圖22所示，由於可以防 止Ρ型源極/吸極區域207之朝向通道區域側之擴散’所Μ 實質上可Μ確保通道長度（有效通道長度）成為很大。因此 ，本實施例之M0SFET 220適於微细化。 實施例6 當與第5實腌例比較時，本發明之第6實腌例之之構造之 不同之處在於氮注入區域之構造。 圖29表示本發明之第6實陁例中之對應到沿著圖20之 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閲讀背面之注意事項再填寫本頁)
A7 B7 五、發明説明（24 之 洌 施 實 7 著 -A沿 A7到 之 應 3 對 第圖示 之到表 明應32 發對圖 木示 ’ 示表外 表31另 的圖 。 略， 度 概外瑭 來另物 用。纯 , 造 不 11構置 面之位 剖置之 ¾裝份 30體部 II導之 半線 0 之 度 濃 硼 之 置 位 之 份 β- ώπ 之 線 ο 型 3 η 11之 照 等 參 砷 戎 磷在 由 。 成03 肜2 Τ/ a-G 面域 面區 表散 20物 板纯 基不 矽型 在η 之 2 成 5構 所 物 纯 不 圖 和 --— 3 圖 ο 4¾ 2 域 域區 區fl 散 擴 物 纯 不 型 之 n f 該 1 面 表 之 吸 / 極 源 型 該 成 形 離 距 之 定極 指源 開型 D 隔 Μ 之 對 域 區 極 吸 成 形20 而板 硼基 入 S 注之 由07 7 域 20區 極 1 > 3 吸 $ / 域 極區 源道 型通 ,入 里 i 之 該型 於 夾 包 被 在 有 成 肜 面 表 之 之 對 域 1層 區該極 之用電 07利極 2 〇 閘 域 1 , 區 2 9 極層20 吸極膜 / 電緣 極 絕 閘II 有閘 之成， 對肜07 19 2 該20域 於膜區 夾 緣 極 包 闼吸 被極 / 在 閘 ， 由 外 經 另 ， 之 。 上 對 極 源 型 (請先閲讀背面之注意事項再填寫本頁) 訂 極 源 型 域 區 道 甬- Ί 入 埋 和 之 型 道 通 入 mi 1 埋 成 溝 來 用 域 區 極 吸 / 極 源 型 P 之 對 亥 -1=11 於 夾 包 被 在 外 另 域 區 入 注 氮 有 成 形 面 表 之 外 另 基 矽 層 之 緣 07绍 壁 側 經濟部中央墦华局B工消費合作社印駁 極 閘 在 M S 成 肜 圖 照 參 別 特 層 兩 域 區 入 注 氮 式 方 之 壁 側 之 板 基 夕 δ 開 離 ΛΖ S 位 Ν7 I 7 Ν Ρ 線 連 (-深 峰 之 尖 r 度 K 濃0A I ο a5 其面 便表 成之 1 - 肜 ο X 1L 有 具 峰 尖 度 濃 其 在 a 而 -ί7 ON。 置 度 位濃 之 氮 度 之 線 M ^ 蜂 尖 度 濃 硼 其 成 肜 5 1L 3 域 區 道 通 入 β3 面 表 之 1—. ο 2 板 基 砂 開 離 於 位 木紙張尺度適川中阂阈家櫺準（CNS ) Μ規格（2丨0X 297公釐） 上 以 7 β ρ'7 D 置 泣 度 深 之 77 修正黃
A7 B7 經濟部中央標华扃負工消费合作社印裝 五、發明説明u5) 1 1 而 且 在 其 濃度 尖峰時具有1 X 1 0 1! 3 C m _ 3 以下之硼濃度。 1 1 另 外 * η型不纯物擴散 區 域 20 3 形 成 使 其Γ1型不纯物（例如 1 1 磷 )濃度尖峰（ 一點鍵線 -P F7 > 位 於 離 開矽基 板20 1之表 ^—V 讀 先 1 1 面 2 5 0 0 3 0 0 0 A之深度之 位 置 Dp.7 而 旦 在其濃 度尖 峰時具 閲 讀 1 背 1 有 5X1 〇1 3〜1 X 1 0 18 c m 3 之rt型不纯物濃度。 面 之 注 1 另 外 t 由埋 入通道區烟 ? 3 15 和η 型 不 纯 物擴散 區域 2 0 3所 意 事 1 項 I m 成 之 p - η接合部形成位 於 離 開矽基板201之表 面25 0〜 填 35 0 A 之 深 度之 位置。 本 頁 1 特 別 參 照圖 32 ，該L對 之 P型源 極 /吸極區域2 0 7之 硼濃度 1 1 為 L X 1 0 20 〜1 X 1 0 21 era- 3 0 另 外 t 在 埋入通 道區 域3 1 5 1 1 之 硼 濃 度 為上 述之1 X 1 0 18 cm —3 Μ下 ) 1 1 訂 下 面 將 說明 本發明之第7 游 rt 施例之半導體裝置之製造方 1 法 0 1 1 圖 33 圖38 是慨略剖面圖 用 來 表 示 本發明 之第 7實胞 1 1 例 之 半 専 體裝 置之製造方法之工 程 順 序 。首先 參照 圖3 3， 1 1 利 用 通 常 LOCO S法在矽基 板 20 1之 表 面 形 成元件 分離 氣化膜 1 -2 2 1 在該元件分離氧化 膜 22 1之 形 成 之 同時， 亦形 成分離 1 I 注 入 區 域 2 2 3使其接合在 元 件 分離氧化膜2 2 1之 下面 。然後 1 | 1 利 用 C V D法 W 300A之 m 厚 在表面之全體之面形成下敷 1 | 氧 化 膜 23 卜 1 1 參 照 圖 34 - Μ指定之條ί牛注入 η型之不纯物之離子。在 1 寅 上 以 注入 能量：180 K e V m 量 2 X 1 0 12 - -δ X 1 0 12 1 1 C II — 2 之 條f牛 注人5SI離子 。利用 這 種 方 式肜成 η型不纯物 I I 擴 散 區 域 203 ，使其在離 開 矽 基ί 反2 0 1 之 表面2 5 0 0〜 3 0 0 0 A 1 1 木纸汰尺度適用中闽國家捸準（CNS )厶‘0見格（2i〇X 297公釐） 豢正買 399476 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（26) 1 1 之 深 度 之 位置 具 有 η型不纯物濃度尖峰， 在該濃度尖峰時 1 1 具 有 1X1 0 18 c m - •3 之η 型 不纯物濃度。 其次 ，Μ指定之條 1 1 件 注 入 硼 離子 0 利 用這 種 方式形成埋入 通道 區域315 ，在 請 先 1 I 離 開 矽 基 板20 1之表面1 00 〜1 5 0 Α之深度 之位 置具有硼濃度 閱 讀 1 背 1 尖 峰 1 而 且在 該 濃 度尖 峰 時具有 IX l〇i8cin_ 3以下之硼 由 之 1 注 | 濃 度 0 意 事 項 1 參 照 圖 35， Μ 注 入能 量 :23KevM 下 劑量：5 X 10 11〜 再 4· 1 > (1 0 13 c m - 2 之條件注入氮。利用這種方式形成氮注入 寫 本 頁 袈 1 區 域 305 在離開矽基板201之表面500¾^下 之深度之位置 1 I 具 有 氮 濃 度尖 峰 » 而且 在 該濃度尖峰時 具有 IX 1 0 18 c ΠΙ - 3 1 I >λ 上 之 濃 度。 該 氮 注人 ΙΜ 域305形成覆蓋在埋入通道區域 1 1 訂 3 1 5之方式。然後 利用蝕刻除去下敷氧化膜2 3 1。 1 參 昭 圖 36 - 利 用 該蝕 刻 除去法，用來 使矽 基板2 0 1之表 1 I 面 露 出 0 1 | 參 昭 /·>' 圖 37 ， 利 用 熱氧 化 處理等，在表 面之 全體之面形成 矽 氧 化 膜 2 10a 作 為 閘極 絕 緣膜。 1 - 咏 i 後 * 經由 與 第 5賁施例大致同樣之後工程，形成1對之 1 Ρ型源極/ 吸極 區 域 207 ，閘極絕緣膜2 0 9和閘 極電極層21 1 1 •1 〇 利 用 該 1對之ρ 型 源極 /吸極區域2 07， 閘極 絕緣膜20 9， 1 1 閘 極 電 極 層21 1和埋入通道區域315，用 來構 成埋人通道型 1 1 | 之 pMOSFET 320 0 1 1 另 外 f 使側 壁 絕 緣層 2 1 3形成覆蓋在閘極電極層211之側 1 1 壁 之 方 式 〇 1 I 在 本 實 施例 之 半 導體 装 置中，氮注入 區域 3 0 5形成覆蓋 1 1 -Zy - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 經濟部中央標隼局員工消費合作社印製 A7 B7 五、發明説明（27) 在埋入通道區域315之方式。因此，與第5苜施例同樣的， 可Μ防止p型源極/吸極區域207之硼朝向通道區域側擴散 。亦即，可以防止Ρ型源極/吸極區域207朝向通道區域側 擴散，可Μ確保實質上之通道長度（有效通道長度）能夠很 大。在這一方面使本實施例之PM0SFET 320適於微细化。 另外，氮注入區域305形成覆蓋在埋入通道區域315之方 式。因此，可Μ防止埋入通道區域之硼由於後工程處理等 而從基板表面側朝向基板深部側擴散。亦即，埋入通道區 域之擴敗深度可Μ維持很淺，經由施加電壓到閘極電極 211可Μ使該埋入通道區域315之全體成為空乏層。藉以抑 制擊穿電流之發生。在這一方面亦使本實施例之PM0SFET 3 20適於微细化。 窖_例8 當與第7實施例比較時，本發明之實施例8之半導體裝置 之構造之不同之處在於氮注入區域之構造。 圖39表示本發明之第8實施例中之對應到沿著圖30之 "A7-A7線部份之位置之不纯物濃度。參照圖30和圖39，氮 注入區域305之形成是使其氮澹度尖峰位於矽基板201之表 面，而且在該濃度尖峰時具有IX 10 18 cm - 3 Μ上之氮濃 度C 。除此之外之構造與第7實拖例大致相同，故其說明 在此加Μ省略。 另外，當與第7實施例比較時，本發明之第8實施洌之半 導體裝置之製造方法之不同之處在於用以形成矽注入區域 之氮注入條件。 本·紙張尺度適用中國國家標隼（CNS ) Α4規格（210 X 297公釐） (請先閔讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消费合作社印製 A7 B7 五、發明説明（2 5) 參照圖35，在本實施例中，K注入能量：14Kev，劑量 :5X 10 11〜IX 10 13 cm - 2之條件注入氮。利用瑄種方式 使氮注入區域305形成覆蓋在埋入通道區域315之方式，該 氮注人區域305之氮濃度尖峰位於矽基板201之表面，而且 在該濃度尖峰時具有IX 10 18 cm — 3 Μ上之氮濃度。 另外，在該氮注入時之下敷氧化膜231之膜厚為300Α。 除此之外，其他之製造方法與第7實施例大致相同，故 其說明在此加Κ省略。 在實陁例本之半導體装置中，氮注人區域305形成覆蓋 在埋入通道區域315之方式。因此，與第3實施例同樣的’ 可以防止Ρ型源極/吸極區域207之硼由於後工程之熱處理 等而朝向通道區域側擴散。因此，可Μ防止Ρ型源極/吸極 區域207朝向通道區域側擴散，所以實上之通道長度（有效 通道長度）可Μ確保很大。在這一方面亦使本實施例之 pMOSFET適於微细化。 另外，氮注入區域形成覆蓋在埋入通道區域315之方式 因此，可Μ防止埋入通道區域315中之硼由於後工程之 熱處理等而從矽基板210之表面側朝向深部側擴散。所Μ ，可Κ使埋入通道區域315之擴散深度維持很淺’經由施 加電壓到閘極電極211可以使埋入通道區域315全體成為空 乏層。因此可Μ抑制擊穿電流之產生。在這一方面可以使 本賁施例之PM0SFET適於微细化。 另外，在第1〜第8實施例中，用以形成氮注入區域之氮 注入條件不只限於上面所述者。例如，上面所說明者是當 衣紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 3 1"""= (請先閔讀背面之注意事項再填寫本頁) 裝. ，-° 經濟部t夬標隼局員工消費合作社印製 A7 B7 五、發明説明（JS) 下敷氧化膜之膜厚為30〇X之情況時之氮之注入條件，但是 下敷氧化膜之膜厚亦可任意的變更，因應該變更的使矽注 入條件變更。例如，使矽和矽氧化膜中之氮之射影飛程Rp 和分散ARp成為如下表所示。 [表1 ] 注入能量 (K e v ) 矽 中 氧化 膜中 R P ( a m ) Δ R p ( u in ) R p ( m ) △ R P ( w m ) 10 0.0219 0.0106 0.0209 0.0 1 02 20 0.0434 0.0183 0.0428 0.0183 30 0.0659 0.0251 0.0657 0.0255 40 0.0 8 8 8 0.0313 0.0891 0.0318 50 0.1220 0.0369 0.1124 0.0375 依照上述之表，用Μ形成氮注入區域之氮注入條件可Μ 選擇使氮注入區域位於離開基板表面500瓦Μ下之深度之位 置，和在基板表面具有氮濃度尖峰。 另外，在第1〜第8實施例中，所說明的是使用矽氧化膜 作為電晶體之閘極絕緣膜，但是本發明並不只限於這種方 式，亦可以使用其他之絕緣膜。 [發明之效果] 在依照本發明之申請專利範圍第1和2項之半導體装置中 ，氮導入區域位於場效電晶體之通道區域。該氮具有用Μ 抑制硼之擴散之作用。因此，可以抑制硼從通道區域外朝 向通道區域内擴散，藉以獲得適於微细化之電晶體。 在申請專利範圍第3之半導體装置中，可以利用氮導入 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝. 訂 A7 B7 經濟部中央榡隼局員工消費合作社印製 五、發明説明（30) 1 1 域 防 止 導 入 到 半 専 體 基 板 之 硼 由 於 後 工 程 之 熱 處 理 等 而 1 1 I 朗 向 通 道 區 域 側 擴 敗 〇 因 此 在 通 道 區 域 可 以 維 持 很 低 之 1 1 I 硼 濃 度 t 所 以 電 晶 體 之 臨 界 值 電 壓 可 Μ 設 定 成 很 低 〇 請 1 I 閲 I 另 外 因 為 通 道 區 域 之 硼 濃 度 可 Μ 維 持 很 低 所 以 在 通 讀 背 ί? 1 1 I 道 流 動 之 電 子 之 不 純 物 散 亂 可 以 變 成 很 小 藉 Μ 提 高 電 晶 之 1 1 體 之 電 流 驅 動 能 力 0 事 J 1 項 1 另 外 在 通 道 區 域 之 硼 濃 度 維 持 很 低 之 狀 態 可 Κ 使 離 再 填 寫 本 頁 裝 1 開 基 板 表 面 通 道 區 域 比 更 深 之 位 置 之 硼 濃 度 變 高 〇 因 此 t 可 Μ 防 止 在 基 板 深 部 產 生 擊 穿 所 Μ 亦 可 Μ 提 高 擊 穿 耐 ®。 1 1 在 申 請 專 利 範 圍 第 4項之半導體装置中 利用氮導入區 1 | 域 可 VX 防 止 基 板 之 硼 由 於 後 工 程 之 熱 處 理 等 而 從 基 板 深 部 1 訂 朝 向 埋 入 通 道 Is 域 側 擴 散 〇 因 此 在 由 被 導 入 到 基 板 之 硼 1 和 埋 入 通 道 區 域 所 構 成 之 Ρ - η接合部近傍 埋入通道區域 1 1 之 濃 度 梯 度 可 Μ 維 持 很 大 〇 亦 即 可 >λ 確 保 具 有 寬 廣 之 通 1 1 道 區 域 藉 Μ 提 高 電 晶 體 之 驅 動 能 力 0 谈 另 外 可 >λ 防 止 被 専 入 到 基 板 之 硼 朝 向 通 道 區 域 側 擴 散 1 I y 和 可 Μ 提 高 離 開 基 板 表 面 比 通 道 區 域 更 深 之 位 置 之 硼 濃 1 度 0 因 此 可 以 防 止 在 基 板 深 部 產 生 擊 穿 藉 Μ 提 高 擊 穿 1 ] 之 耐 壓 0 1 I 在 申 請 專 利 範 圍 第 5項之半導體裝置中 ，利用氮導入區 1 I 域 可 Μ 防 止 源 極 /吸極區域之硼由於後工程之熱處理等而 1 1 朝 向 通 道 區 域 側 擴 散 〇 因 此 » 可 Μ 防 止 源極/吸極區域之 1 1 朝 向 通 道 區 域 側 擴 散 » 藉 Μ 確 保 具 有 很 大 之 實 質 上 之 通 道 1 1 長 度 0 1 1 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -33 _ A7 經濟部中央標準局員工消費合作社印製 二". . B7五、發明説明（31，） 在申請專利範圍第6項之半専體装置中，利用氮導入區 域可Μ防止埋入通道區域之硼由於後工程之熱處理等而從 基板表面側朝向深部側擴散。因此，由於埋入通道區域之 擴散深度可以維持很淺，所Μ能夠利用閘極電壓使埋入通 道區域之全體空乏層化，藉Μ抑制擊穿電流之發生。 利用申請專利範圍第7項之半導體装置之製造方法，可 Μ獲得具有上述效困之申請專利範圍第1項之半導體装置。 利用申請專利範圍第3項之半導體装置之製造方法，可 以獲得具有上述效果之申請專利範圍第2項之半導體装置。 [附圖之簡單說明] 圖1是剖面圖，用來概路的表示本發明之第1實施例之半 導體装置之構造。 圖2表示對應到沿著圖1之△1-纟1線之部份之位置之不纯 物濃度。 圖3是概路剖面圖，用來表示本發明之第1實施洌之半導 體裝置之製造方法之第1工程。 " 圖4是概略剖面圖，用來表示本發明之第1實施例之半導 體裝置之製造方法之第2工程。 圖5是概略剖面圖，用來表示本發明之第1實施例之半導 體裝置之製造方法之第3工程。 圖6是概略剖面圖，用來表示本發明之第1實施例之半導 體裝置之製造方法之第4工程。 圖7是概略剖面圖，用來表示本發明之第1實施洌之半導 體装置之製造方法之第5工程。 本·紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） -ά4 - (請先閱讀背面之注意事項再填寫本頁)
經濟部中央榡準局員工消費合作社印裝 A7 _B7 五、發明説明（32 ) 圖8是概略剖面圖，用來表示本發明之第1實施例之半導 體装置之製造方法之第6工程。 圖9表示本發明之第2實施例中之沿著圖liAi-Ai線部份 之位置之不純物濃度。 圖10是剖面圖，用來概略的表示本發明之第3實施洌之 半導體装置之構造。 圖11表示對應到沿著圖10之A3-A3線之部份之不纯物濃 度。 圖12是溉略剖面圖，用來表示本發明之第3實施例之半 導體裝置之製造方法之第1工程。 圖13是概略剖面圖，用來表示本發明之第3實施例之半 導體装置之製造方法之第2工程。 圖14是概略剖面圖，用來表示本發明之第3實施例之半 導體装置之製造方法之第3工程。 圖15是概略剖面圖，用來表示本發明之第3實施例之半 導體裝置之製造方法之第4工程。 " 圖16是概略剖面圖，用來表示本發明之第3實施例之半 導體裝置之製造方法之第5工程。 圖17是概略剖面圖，用來表示本發明之第3實施例之半 専體装置之製造方法之第6工程。 圖18表示設有氮注入區域和未設有氮注入區域時之基板 深度和電位之鼷係。 圖19表示本發明之第4實施洌中之對應到沿著圖1〇之 A 3 - A 3線之部份之位置之不纯物濃度。 本紙張尺度適用中國國家櫟準（CNS ) A4規格（210X297公釐) =—^—: , . ml mu i —1J. I-I -I1-I- - 1 -- -I - I I、一。. .....I HI— 1 I - (請先閱讀背面之注意事項再填寫本頁) A7 B7 五、發明説明（y ) 圖20是剖面圖，用來概略的表示本發明之第5實施例之 半導體装置之構造。 圖21表示對應到沿著圖20之As-A5線之部份之不纯物濃 度0 圖22表示對應到沿著圖20之B5-B5線之部份之硼濃度。 圖23是概略剖面圖，用來表示本發明之第5實施例之半 導體装置之製造方法之第1工程。 圖24是概略剖面圖，用來表示本發明之第5實施例之半 導體装置之製造方法之第2工程。 圖25是概略剖面圖，用來表示本發明之第5實施例之半 専體装置之製造方法之第3工程。 圖26是概路剖面圖，用來表示本發明之第5實施例之半 導體装置之製造方法之第4工程。 圖27是概略剖面圖，用來表示本發明之第5實施例之半 導體装置之製造方法之第5工程。 圖28是概略剖面圖，用來表示本發明之第5實施例之半 ••専體装置之製造方法之第6工程。 經濟部中央標隼局員工消费合作社印裝 (請先閲讀背面之注意事項再填寫本頁) 圖29表示本發明之第6實施例中之對應到沿著圖20之 A5-A5線之部份之不纯物濃度。 圖30是剖面圖，用來概略的表示本發明之第7實施例中 之半導體装置之構造。 圖3 1表示對應到沿著圖3 0之A 7 - A 7線之部份之不纯物濃 度。 圖32表示對應到沿著圖30之B7-B?線之部份之硼濃度。 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） Γ~ΤΒ~= 經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明（34 ) 圖33是概略剖面圖，用來表示本發明之第7實施洌之半 導體装置之製造方法之第1工程。 圖34是概略剖面圖，用來表示本發明之第7實施例之半 導體装置之製造方法之第2工程。 圖35是概略剖面圖，用來表示本發明之第7實施例之半 導體装置之製造方法之第3工程。 圖36是概珞剖面圖，用來表示本發明之第7實施例之半 導體装置之製造方法之第4工程。 圖37是概略剖面圖，用來表示本發明之第7實施例之半 導體装置之製造方法之第5工程。 圖38是概略剖面圖，用來表示本發明之第7實施例之半 導體裝置之製造方法之第6工程。 圖39表示本發明之第8實施例中之對應到沿著圖30之 A7-A7線之部份之位置之不純物濃度。 圖40是剖面圖，用來概略的表示習知之表面通道型 nMOSFET之構造。 " 圖41是剖面圖，用來概路的表示習知之埋入通道型 PM0SFET之構造。 圖42是概略剖面圖，用來表示圖40所示之習知之半導體 裝置之製造方法造方法之第1工程。 圖43是概略剖面圖，用來表示圖40所示之習知之半導體 裝置之製造方法造方法之第2工程。 圖44是概略剖面圖，用來表示圖40所示之習知之半導體 裝置之製造方法造方法之第3工程。 ί > ----------1^-- (請先閲讀背面之注意事項再填寫和頁) 訂 衣紙張尺度適用中國國家標準（CNS ) Α4規格（210父29<7公釐） ΤΤ 經濟部f央標隼局員工消費合作社印製 A7 B7五、發明説明（3句 圖45是既略剖面圖，用來表示圖40所示之習知之半専體 装置之製造方法造方法之第4工程。 圖46是概略剖面圖，用來表示圖40所示之習知之半導體 装置之製造方法造方法之第5工程。 [符號說明] 1-201......矽基板， 3......硼擴散區域， 5，205......氮注入區域， 7，207......源極/吸極區域， 9 > 2 0 9……閘極絕緣瞋， 1 1，2 1 1……閘極電極層， 20，2 2 0 ...... M0SFET - 20 3 ...... η型不纯物擴散區域， 115，315......埋入通道區域。 (請先閲讀背面之注意事項再填寫本頁) Λ 訂 本紙張尺度適用中國國家櫺率（CNS ) A4規格U10X 297公釐） -38 -

Claims (1)

  1. 8i 7. V0 修正本 A8 B8 C8 D8 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 1 I 1 . —* 種 半 導 體 裝 置 具 有 埸 效電 晶體， 具 備 有 : 1 1 第 1導電型半導體基板 ，具有主表面； 1 | 第 2導電型之1 對 源 極 /吸極區域 隔開指定之距離形成 /—*、 請 1 I 在 上 述 半 導 體 基 板 之 主 表 面 先 閱 1 1 讀 1 1 閘 極 電 極 層 經 由 閘 極 絕 緣 膜形 成在上 述 半 導 體 基 板 之 背 \έ 1 | 之 1 ί 表 面 上 成 為 與 被 包 夾 在 該 1對之上述源極/ 吸 極 區 域 之 注 意 1 | 區 域 互 相 面 對 及 事 項 1 I 氮 導 入 區 域 形 成 在 被 包 夾 於該 1對上述源極/吸 極 區 域 再 填 寫 1 本 -»·— 之 區 域 而 且 在 前 述 半 導 體 基 板上 不形成 非 晶 :§ 之 程 度 下 頁 ^. 1 I 含 有 氮 並 且 具 有 氮 之 濃 度 尖 峰； I 1 上 述 氮 之 濃 度 尖 峰 延 伸 到 離 開上 述半導 體 基 板 主 表 面 1 1 50 0 AM 下 深 度 之 位 置 〇 1 訂 2 . 一 種 半 導 體 裝 置 具 有 場 效電 晶體， 具 備 有 1 第 1導電型之半専體基板 具有主表面 1 1 第 2導電型之1 對 源 極 /吸極區域 隔開指定之距雔形成 1 在 上 述 半 導 體 基 板 之 主 表 面 1 閘 極 電 極 層 經 由 閘 極 絕 緣 膜形 成在上 述 半 導 體 基 板 之 1 主 表 面 上 成 為 與 被 包 夾 在 該 1對上述源極/吸 極 區 域 之 區 1 I .域 互 相 面 對 及 1 1 氮 導 入 區 域 形 成 在 被 包 夾 於該 1對之上域源極/ 吸 極 區 1 1 域 之 區 域 而 且 在 前 述 半 m 體 基板 上不形 成 非 晶, ;之 程 度 1 I , 下 含 有 氮 並 且 具 有 該 氮 之 濃 度尖 峰； 1 1 上 述 之 氮 濃 度 尖 峰 位 於 上 述 半導 體基板 之 面 〇 1 l 3 . 如 申 請 專 利 範 圍 第 1或第2項之 半導體 裝 置 上 述 之 半 1 1 導 體 基 板 具 有 被 導 入 硼 之 p型導電型，該1 對 上 述 源 極 /吸 1 1 極 區 域 具 有 η型専電型 η 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標隼局員工消費合作社印製 Α8 Β8 C8 D8 々、申請專利範圍 4. 如申請專利範圍第3項之半導體裝置，其中更具備有η 型埋入通道區域，形成在被包夾於該1對上述源極/吸極區 域之上述半導體基板之主表面； 由上述η型之埋入通道區域和上述半導體基板内之導入 上述之硼之Ρ型區域所構成之P-η接合部位於上述氮導入區 域內。 5. 如申請專利範圍第1或2項之半専體裝置，其中上述之 半導體基板’具有η型之導電型，該1對上述源極/吸極區域 具有被専入硼之Ρ型導電型。 6. 如申請專利範圍第5項之半導體裝置，其中更具備有Ρ 型埋入通道區域，形成在被包夾於、該1對上述源極/吸極區 域之上述半導體基板之主表面，被導入有硼； 上述Ρ型埋入通道區域和上述半導體基板内之η型區域所 構成之P-η接合部，位於上述氮導入區域内。 7. —種半導體裝置之製造方法，該半導體裝置具有場效 電晶體，該製造方法具備之工程有： Μ隔開指定之距離在上述第1導電型之半導體基板主表 面形成第2導電型之1對源極/吸極區域之工程； 經由閘極絕緣膜在上述半導體基板主表面上形成閘極電 掻層之工程，成為與被包夾在該1對上述源棰/吸極區域之 區域互相面對；及 在被包夾於該1對之上述源極/吸極區域之區.城形成氮導 入區域之工程，成為在前述半導體基成不形成非晶居；之程 度下包含有氮，而且具有氮之濃度尖峰延伸到離開上述半 導體基板之主表面500$Μ下之深度之位置。 本紙張尺度適用中國國家標準（CNS ) Α4現格（210X297公釐） {,参-- (請先閱讀背面之注意事項再填寫本頁) 、-0 -2 - A8 B8 C8 D8 六、申請專利範圍 8. —棰半導體裝置之製造方法，該半導體裝置具有場效 電晶體，該製造方法所具備之工程有： 隔開指定距離在上述第1導電型之半導體基板主表面形 成第2導電型之1對源極/吸掻區域之工程； 經由閘極絕緣膜在上述半導體基板主表面上形成閘極電 .極層之工程，成為與被包夾在該1對上述源極/吸極區域之 區域互相面對；及 ' 在被包夾於該1對上述源極/吸極區域之區域形成氮導入 區域之工程，成為在前述半導體基梹不形成非晶層之程度 ,· 一 下包含有氮，而且氮之濃度尖峰位於上述半導體基板之主 表面。 、 9. 如申請專利範圍第7項之半導體裝置之製造成法，其中 ，形成前述氮導入區域之工程係在前述半導體基板表面具 有以IX 10 13 cn^ 2 Μ下之劑量注入氮之工程。 〜------------------- ' 1 0 .如申請專利範圍第8項之半導體愛fi製造成法，其中， 形成前述氮導入諠域之工程•係在前述半導體基板之主 表面具有Mix 10 13 cm — 2以下之劑量注入氮之工程。 ^^^.........—一·---- ---------^ 4-- (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） _ 3
TW083106350A 1994-06-22 1994-07-13 TW299476B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP06140542A JP3015253B2 (ja) 1994-06-22 1994-06-22 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
TW299476B true TW299476B (zh) 1997-03-01

Family

ID=15271102

Family Applications (1)

Application Number Title Priority Date Filing Date
TW083106350A TW299476B (zh) 1994-06-22 1994-07-13

Country Status (3)

Country Link
US (2) US6153910A (zh)
KR (1) KR100205194B1 (zh)
TW (1) TW299476B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100342380B1 (ko) * 1995-11-23 2002-11-04 주식회사 코오롱 고강도저수축성폴리에스터섬유의제조방법
JP4030198B2 (ja) 1998-08-11 2008-01-09 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US8389370B2 (en) * 1999-08-02 2013-03-05 Schilmass Co. L.L.C. Radiation-tolerant integrated circuit device and method for fabricating
TW449836B (en) * 1999-09-06 2001-08-11 Winbond Electronics Corp Manufacturing method and device for forming anti-punch-through region by large-angle-tilt implantation
US7015546B2 (en) * 2000-02-23 2006-03-21 Semiconductor Research Corporation Deterministically doped field-effect devices and methods of making same
US6809016B1 (en) * 2003-03-06 2004-10-26 Advanced Micro Devices, Inc. Diffusion stop implants to suppress as punch-through in SiGe
US7105414B2 (en) * 2003-12-27 2006-09-12 Dongbu Electronics Co., Ltd. Method of manufacturing MOS transistor

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5756970A (en) * 1980-09-22 1982-04-05 Oki Electric Ind Co Ltd Manufacture of insulated gate type field effect semiconductor device
JPS59231863A (ja) * 1983-06-15 1984-12-26 Hitachi Ltd 絶縁ゲ−ト半導体装置とその製造法
JPH0612826B2 (ja) * 1984-10-22 1994-02-16 セイコーエプソン株式会社 薄膜トランジスタの製造方法
DE3682021D1 (de) * 1985-10-23 1991-11-21 Hitachi Ltd Polysilizium-mos-transistor und verfahren zu seiner herstellung.
US4755865A (en) * 1986-01-21 1988-07-05 Motorola Inc. Means for stabilizing polycrystalline semiconductor layers
JPS62212627A (ja) * 1986-03-14 1987-09-18 Hitachi Ltd 液晶表示素子製造方法
US4774197A (en) * 1986-06-17 1988-09-27 Advanced Micro Devices, Inc. Method of improving silicon dioxide
JP2635096B2 (ja) * 1988-05-06 1997-07-30 株式会社日立製作所 半導体装置及びその製造方法
JPH02162360A (ja) * 1988-12-16 1990-06-21 Canon Inc 加熱定着方法及び該定着用カプセルトナー
JPH02187035A (ja) * 1989-01-13 1990-07-23 Fujitsu Ltd 半導体装置の製造方法
JPH0342872A (ja) * 1989-07-10 1991-02-25 Seiko Instr Inc 半導体装置の製造方法
JP2860482B2 (ja) * 1989-07-11 1999-02-24 セイコーインスツルメンツ株式会社 半導体装置の製造方法
JPH0346272A (ja) * 1989-07-13 1991-02-27 Seiko Instr Inc 半導体装置の製造方法
JPH0366165A (ja) * 1989-08-04 1991-03-20 Seiko Instr Inc 半導体基板への不純物拡散方法
JPH05218355A (ja) * 1992-02-05 1993-08-27 Seiko Epson Corp Ｍｉｓ型半導体装置及びその製造方法
JPH05315318A (ja) * 1992-05-13 1993-11-26 Nippon Telegr & Teleph Corp <Ntt> 酸化シリコン膜の形成法およびそれを用いた電界効果トランジスタの製造方法
JPH0629314A (ja) * 1992-07-08 1994-02-04 Hitachi Ltd 半導体装置及びその製造方法
JP3567465B2 (ja) * 1992-08-20 2004-09-22 富士通株式会社 半導体装置の製造方法
JP3830541B2 (ja) * 1993-09-02 2006-10-04 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JPH07211902A (ja) * 1994-01-19 1995-08-11 Sony Corp Ｍｉｓ型トランジスタ及びその作製方法
JP3015253B2 (ja) * 1994-06-22 2000-03-06 三菱電機株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US6153910A (en) 2000-11-28
US6380036B1 (en) 2002-04-30
KR960002889A (ko) 1996-01-26
KR100205194B1 (ko) 1999-07-01

Similar Documents

Publication Publication Date Title
US5963799A (en) Blanket well counter doping process for high speed/low power MOSFETs
JPH098297A (ja) 半導体装置、その製造方法及び電界効果トランジスタ
US5557129A (en) Semiconductor MOSFET device having a shallow nitrogen implanted channel region
JPH04107877A (ja) 半導体装置及びその製造方法
TW299476B (zh)
JP4005055B2 (ja) 半導体装置およびその製造方法
JPH10189951A (ja) 半導体装置の製造方法
US6828629B2 (en) Semiconductor device and method of fabricating the same
JP2858622B2 (ja) 半導体装置
JPH0342872A (ja) 半導体装置の製造方法
JPH02280322A (ja) 半導体装置の製法
JPH02219237A (ja) Ｍｉｓ型半導体装置
JP3064445B2 (ja) 相補型半導体装置の製造方法
JP3309529B2 (ja) 半導体装置の製造方法
JPH02174236A (ja) 半導体装置の製造方法
JPH0462975A (ja) 半導体装置
JPH07120793B2 (ja) 半導体装置の製造方法
Claeys et al. γ-irradiation hardness of short-channel nMOSFETs fabricated in a 0.5 μm SOI technology
JPS59200467A (ja) Ｍｉｓ型トランジスタ
JPS63164313A (ja) 半導体装置の製造方法
JPH02241058A (ja) 半導体装置及びその製造方法
JPH02285639A (ja) 半導体装置用ウエハへのゲッタ層の作り込み方法
JPS6118176A (ja) 半導体装置の製造方法
JPH03222480A (ja) 半導体装置およびその製造方法
JPH03209836A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
MK4A Expiration of patent term of an invention patent