KR950011784B1 - 박막트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명에 따른 박막트랜지스터의 평면도.
제2도는 제1도의 절단선 A-A'에 따른 박막트랜지스터 제조 공정도.
제3도는 제1도의 절단선 B-B'에 따른 박막트랜지스터의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 산화막 2A, 2B : 박막트랜지스터 게이트 전극
3 : 박막트랜지스터 게이트 산화막 4 : 박막트랜지스터 채널
5A : 박막트랜지스터 소오스 5B : 박막트랜지스터 드레인
본 발명은 고집적 반도체의 박막트랜지스터(Thin Film Transistor) 및 그 제조방법에 관한 것으로, 특히 좁은 면적에서도 충분한 채널길이를 확보할 수 있도록 수직 형태의 채널을 갖는 박막트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로 박막트랜지스터는 현재 SRAM 및 LCD(Liquid Crystal Display)등에 사용되고 있는데 일반적인 박막트랜지스터의 구조의 평판형 채널을 갖는다. 그 제조방법은 절연막 상부에 박막트랜지스터의 게이트 전극을 형성한 후, 그 상부에 게이트 절연막을 형성하고, 게이트 절연막 상부에 실리콘층을 형성하고 이온주입 공정으로 박막트랜스터의 채널, 소스 및 드레인을 각각 형성하는 단계로 이루어진다. 그러나 평판 형태의 채널을 갖는 박막트랜지스터는 셀이 차지하는 면적이 증대되어 차세대 고집적 SRAM에는 적용하기 어렵고, 고해상도를 요구하는 LCD제조시 셀의 면적이 최소화되어야 하는데 평판형태의 채널을 갖는 박막트랜지스터는 해상도가 떨어지는 문제점이 있다. 또한 셀의 크기를 최소화하기 위해 채널길이를 최소화할 경우 박막트랜지스터가 오프동작 상태일때 누설전류가 증대되는 문제점이 발생한다.
따라서, 본 발명은 박막트랜지스터가 차지하는 면적을 최소화하고, 채널길이를 증대시켜 박막트랜지스터 오프동작시에 누설전류를 최소화시키기 위하여 수직 형상의 채널을 갖는 박막트랜지스터 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 박막트랜지스터는 일정 간격으로 형성되는 수직한 기둥체 모양의 제1박막트랜지스터 게이트 전극, 상기 제1박막트랜지스터 게이트 전극을 둘러쌓고 있되 내부에 얇은 박막트랜지스터 채널을 포함하는 박막트랜지스터 게이트 산화막, 상기 일정간격으로 형성되어 있는 제1박막트랜지스터 게이트 전극을 상부에서 연결하되 상기 박막트랜지스터 게이트 산화막을 덮는 제2박막트랜지스터 게이트 전극, 및 상기 얇은 박막트랜지스터 채널의 양끝단에 형성되는 박막트랜지스터 소오스 및 드레인을 구비하고 있는 것을 특징으로 한다.
또한, 본 발명의 박막트랜지스터 제조 방법은 일정 간격으로 기둥체 모양의 제1박막트랜지스터 게이트 전극을 형성하고 전체 구조 상부에 박막트랜지스터 게이트 산화막 및 박막트랜지스터 채널용 다결정실리콘막을 차례로 증착하는 제1단계, 상기 제1단계 후에 마스크 패턴 공정과 식각공정으로 제1박막트랜지스터 게이트 전극 상부에 존재하는 박막트랜지스터 게이트 산화막과 박막트랜지스터 채널용 다결정실리콘막을 차례로 제거하는 제2단계, 상기 제2단계 후에 각각 전체 구조 상부에 박막트랜지스터 게이트 산화막을 또한번 증착하고 마스크 패턴 공정과 식각 공정을 행하여 상기 제1박막트랜지스터 게이트 전극 상부에 존재하게 되는 재증착한 박막트랜지스터 게이트 산화막을 제거하는 제3단계, 및 상기 제3단계 후에 다결정실리콘막을 증착하고 마스크 패턴 공정과 식각 공정을 행하여 상기 제1박막트랜지스터 게이트 전극을 연결하는 제2박막트랜지스터 게이트 전극을 형성한 후 상기 박막트랜지스터 게이트의 양 끝단의 박막트랜지스터 채널 일정부위에 이온 주입하여 박막트랜지스터 소오스와 드레인을 형성하는 제4단계를 구비하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면 제1도 내지 제3도를 참조하여 본 발명을 상세히 설명하면, 도면에서 1은 실리콘 산화막, 2A, 2B는 박막트랜지스터 게이트 전극, 3은 박막트랜지스터 게이트 산화막, 4는 박막트랜지스터 채널, 5A는 박막트랜지스터 소오스, 5B는 박막트랜지스터 드레인을 각각 나타낸다.
우선, 본 발명의 박막트랜지스터의 구성은 제1도 내지 제3도에 도시된 바와 같이 일정 간격으로 형성되는 수직한 사각기둥체 모양의 제1박막트랜지스터 게이트 전극(2A), 상기 제1박막트랜지스터 게이트 전극(2A)을 둘러쌓고 있되 내부에 얇은 박막트랜지스터 채널(4)을 포함하는 박막트랜지스터 게이트 산화막(3), 상기 일정간격으로 형성되어 있는 제1박막트랜지스터 게이트 전극(A)을 상부에서 연결하되 상기 박막트랜지스터 게이트 산화막(3)을 덮는 제2박막트랜지스터 게이트 전극(2B), 및 상기 얇은 박막트랜지스터 채널(4)의 양끝단에 형성되는 박막트랜지스터 소오스 및 드레인(5A, 5B)으로 구성된다. 이 때 상기 사각기둥체 모양은 원기둥체 또는 다른 형태로 이루어 질 수도 있다.
그리고 상기 구성의 박막트랜지스터의 제조 공정은 다음과 같다.
제1도의 평면도는 각각 박막트랜지스터 채널(4)을 포함하고 있는 박막트랜지스터 게이트 산화막(3)에 의해 분리되어 있는 수직한 제1박막트랜지스터 게이트 전극(2A) 상부에 이들을 연결하는 또다른 제2박막트랜지스터 게이트 전극(2B)으로 연결되고 상기 박막트랜지스터 채널(4) 양끝단에 박막트랜지스터 소오스(5A) 및 드레인(5B)이 형성된 평면도이다.
상기 평면도를 절단선 A-A'를 따라 제2도를 참조로 상세히 설명하면, 제2a도는 실리콘 산화막(1) 상부에 다결정실리콘막을 증착하여 마스크 패턴 공정과 식각 공정을 행하여 일정 간격으로 사각기둥체 모양의 제1박막트랜지스터 게이트 전극(A)을 형성한 상태의 단면도이다.
제2b도는 상기 제1박막트랜지스터 게이트 전극(2A)상부에 박막트랜지스터 게이트 산화막(3)을 형성하고 전체구조 상부에 박막트랜지스터 채널(4)용 다결정실리콘막을 증착한 상태의 단면도이다.
제2c도는 마스크 패턴 공정과 식각공정으로 제1박막트랜지스터 게이트 전극(2A) 상부에 존재하는 박막트랜지스터 게이트 산화막(3)과 박막트랜지스터 채널(4)용 다결정실리콘막을 차례로 제거하여 박막트랜지스터 채널의 패턴을 형성한 상태의 단면도이다.
제2d도는 각각 전체 구조 상부에 박막트랜지스터 게이트 산화막(3)을 또한번 증착하고 마스크 패턴 공정과 식각 공정을 행하여 상기 제1박막트랜지스터 게이트 전극(2A) 상부에 존재하게 되는 재증착한 박막트랜지스터 게이트 산화막(3)을 제거한 다음에 다결정실리콘막을 증착하고 마스크 패턴 공정과 식각 공정을 행하여 제2박막트랜지스터 게이트 전극(2B)을 소정의 크기로 형성한 후 상기 박막트랜지스터 게이트(2A, 2B)의 양 끝단의 박막트랜지스터 채널(4) 일정부분에 이온 주입을 함으로써 박막트랜지스터 소오스(5A)와 드레인(5B)을 형성시킨 상태의 단면도이다.
또한 상기 제1도의 절단선 B-B'의 단면은 제3도에 도시되어 있는데 상기 제2도와 동일한 수직인 대칭형 사각 박막트랜지스터 게이트 전극(2A, 2B)으로 트랜지스터가 수성됨을 보여주고 있다.
그리고 이와 같은 수직의 채널을 갖는 박막트랜지스터의 동작 설명을 하면 다음과 같다. 게이트 전극에 전원이 인가되면 수직의 다결정 실리콘에 채널이 형성된다. 그로 인하여 소오스와 드레인간의 전류가 흐르게되면 박막트랜지스터가 온(on) 동작을 하게되며, 게이트 전극에 전원을 끊어주면 소오스와 드레인간에는 채널이 형성되지 않으므로 박막트랜지스터 오프(off) 동작을 하게 된다.
상기 본 발명은 좁은 면적에서도 충분한 채널길이를 갖는 박막트랜지스터를 제조할 수 있고, 그로 인하여 박막트랜지스터 오프 동작시 누설 전류를 감소시킬 수 있으며, 박막트랜지스터 채널의 양면에 게이트 전극이 형성되므로 박막트랜지스터 온 동작시 구동전류를 증가시킬 수 있을 뿐만 아니라, 차세대 고집적이 SRAM 제조시 단위셀의 면적을 줄일 수 있고, 고해상도를 요구하는 LCD 제조시 박막트랜지스터가 차지하는 면적을 최소화할 수 있는 효과가 있다.
Claims (4)
- 박막트랜지스터에 있어서, 일정 간격으로 형성되는 수직한 기둥체 모양의 제1박막트랜지스터 게이트 전극(2A), 상기 제1박막트랜지스터 게이트 전극(2A)을 둘러쌓고 있되 내부에 얇은 박막트랜지스터 채널(4)을 포함하는 박막트랜지스터 게이트 산화막(3), 상기 일정간격으로 형성되어 있는 제1박막트랜지스터 게이트 산화막(3)을 덮는 제2박막트랜지스터 게이트 전극(2B) 및 상기 얇은 박막트랜지스터 채널(4)의 양끝단에 형성되는 박막트랜지스터 소오스 및 드레인(5A, 5B)을 구비하고 있는 것을 특징으로 하는 박막트랜지스터.
- 제1항에 있어서, 상기 기둥체 모양의 제1박막트랜지스터 게이트 전극(2A)은 다각기둥체인 것을 특징으로 하는 박막트랜지스터.
- 제1항에 있어서, 상기 기둥체 모양의 제1박막트랜지스터 게이트 전극(2A)은 원기둥체인 것을 특징으로 하는 박막트랜지스터.
- 박막트랜지스터 제조 방법에 있어서, 일정 간격을 갖는 기둥체 모양의 제1박막트랜지스터 게이트 전극(2A)을 형성하고 전체 구조 상부에 박막트랜지스터 게이트 산화막(3) 및 박막트랜지스터 채널(4)용 다결정실리콘막을 차례로 증착하는 제1단계, 상기 제1단계 후에 마스크 패턴 공정과 식각공정으로 상기 제1박막트랜지스터 게이트 전극(2A) 상부에 존재하는 상기 박막트랜지스터 게이트 산화막(3)과 상기 박막트랜지스터 채널(4)용 다결정실리콘막을 차례로 제거하는 제2단계, 상기 제2단계 후에 각각 전체 구조 상부에 박막트랜지스터 게이트 산화막(3)을 또한번 증착하고 마스크 패턴 공정과 식각 공정을 행하여 상기 제1박막트랜지스터 게이트 전극(2A) 상부에 존재하게 되는 상기 재증착한 박막트랜지스터 게이트 산화막(3)을 제거하는 제3단계, 및 상기 제3단계 후에 다결정실리콘막을 증착하고 마스크 패턴 공정과 식각 공정을 행하여 상기 제1박막트랜지스터 게이트 전극(2A)을 연결하는 제2박막트랜지스터 게이트 전극(2B)을 형성한 후 상기 박막트랜지스터 게이트(2A, 2B)의 양 끝단의 박막트랜지스터 채널(4) 일정부위에 이온 주입하여 박막트랜지스터 소오스(5A)와 드레인(5B)을 형성하는 제4단계를 구비하여 이루어지는 것을 특징으로 하는 박막트랜지스터 제조방법.
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