KR100257070B1 - 박막트랜지스터 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 오프셋영역 및 소오스/드레인전극을 별도의 마스크를 사용하지 않고 셀프-얼라인으로 형성하여 소자의 신뢰성을 향상시키기 위한 박막트랜지스터에 관한 것으로서, 본 발명의 박막트랜지스터는 기판과, 상기 기판내에 형성된 트랜치와, 상기 기판과 트랜치상에 형성된 활성층과, 최소한 상기 트랜치의 일측면에 대응된 상기 활성층상에 형성된 측벽스페이서와, 상기 활성층 및 상기 측벽스페이서상에 형성된 게이트절연막과, 상기 트랜치내부와 대응되는 상기 게이트절연막상에 형성된 게이트전극과, 상기 게이트전극 양측의 상기 활성층내에 형성된 소오스 및 드레인전극을 포함하여 구성된다.
Description
본 발명은 반도체소자에 관한 것으로서, 특히, 소자의 신뢰성을 향상시키는데 적당한 박막트랜지스터 및 이의 제조방법에 관한 것이다.
일반적으로 박막트랜지스터는 4M급 또는 16M급 이상의 에스램(SRAM)셀에 있어서 CMOS로드 트랜지스터나 로드 레지스터(load resistor)대신에 사용하기도 한다.
또한 액정표시소자에서 각 픽셀(Pixel)영역의 화상데이타 신호를 스위칭하는 스위칭소자로도 사용한다.
특히, 에스램(SRAM)셀에서 PMOS박막 트랜지스터(TFT)를 로드 트랜지스터로 사용함에 따라 로드 트랜지스터의 오프-전류(Off-current)를 감소시키고 온-전류(On-current)를 증가시킬 수 있게 되었다.
이로인해 SRAM셀의 소비전력을 감소시키고 기억특성을 향상시킴으로써 고품질의 SRAM셀을 얻을 수 있게 되었다.
그러나 이와같은 SRAM셀에 있어서, 박막트랜지스터의 오프셋 영역은 상기 SRAM셀의 안정화(stability)에 중요한 요소로 작용한다.
따라서 이러한 오프셋 영역을 얼마만큼 정확성있게(공정진행중에 변화하지 않게)형성하느냐는 매우 중요한 문제로 대두되었다.
이하, 첨부된 도면을 참조하여 종래 박막트랜지스터 및 이의 제조방법을 설명하기로 한다.
도 1은 종래기술에 따른 박막트랜지스터의 구조단면도이다.
종래 박막트랜지스터는 도 1에 도시한 바와같이 절연층(21)과, 절연층(21)상의 소정영역에 형성되는 게이트전극(22a)과, 게이트전극(22a)을 포함한 절연층(21)상에 형성된 게이트절연막(24)과, 게이트전극(22a)과 일정거리를 두고 게이트절연막(24)상에 형성된 드레인전극(25b)과, 상기 게이트전극(22a)과 오버랩되고 상기 드레인전극(25b)에 대향하여 게이트절연막(24)상에 형성되는 소오스전극(25a)과, 상기 소오스전극(25a)과 드레인전극(25b)사이의 게이트절연막(24)상에 형성된 채널영역(Ⅰ) 및 오프셋영역(Ⅱ)으로 구성된다.
여기서, 오프셋영역(Ⅱ)은 드레인전극(25b)과 게이트전극(22a)간의 영역을 말한다.
상기와 같이 구성된 종래 박막트랜지스터 제조방법은 다음과 같다.
도 2a 내지 2d는 종래기술에 따른 박막트랜지스터 제조방법을 설명하기 위한 공정단면도이다.
도 2a에 도시한 바와같이 절연층(21)상에 박막트랜지스터의 게이트전극용 제 1 폴리실리콘층(22)을 형성한다.
제 1 폴리실리콘층(22)상에 포토레지스트를 도포한 후 노광 및 현상공정을 이용하여 마스크패턴(23)을 형성한다.
이어, 도 2b에 도시한 바와같이 상기 마스크패턴(23)을 이용한 식각공정으로 상기 제 1 폴리실리콘층(22)을 선택적으로 제거하여 게이트전극(22a)을 형성한다.
이후, 게이트전극(22a)을 포함한 절연층(21)상에 게이트절연막(24)을 증착한다.
그리고 상기 게이트절연막(24)상에 박막트랜지스터의 소오스 및 드레인전극, 그리고 오프셋 영역 및 채널영역으로 사용될 제 2 폴리실리콘층(25)을 형성한다.
이어서, 상기 제 2 폴리실리콘층(25)상에 포토레지스트(26)를 도포한다.
이후, 도 2c에 도시한 바와같이 노광 및 현상공정으로 상기 포토레지스트(26)를 패터닝하여 채널영역 및 오프셋영역으로 사용될 제 2 폴리실리콘층(25)을 마스킹한다.
그리고 패터닝된 포토레지스트(26)를 마스크로 이용하여 노출된 제 2 폴리실리콘층(25)에 불순물 이온주입을 실시함으로써 소오스전극(25a) 및 드레인전극(25b)을 형성한다.
이어, 상기 포토레지스트(26)를 제거하면 도 2d에 도시한 바와같이 소오스전극(25a)이 게이트전극(22a)의 상측에서 일정부분 오버랩되고 상기 게이트전극(22a)과 일정거리를 두고 드레인전극(25b)이 형성된다.
또한 상기 소오스전극(25a)과 드레인전극(25b) 사이에 채널영역(Ⅰ) 및 오프셋영역(Ⅱ)이 형성된다.
그러나 상기와 같은 종래 박막트랜지터 및 이의 제조방법은 다음과 같은 문제점이 있었다.
오프셋영역 및 채널영역, 그리고 소오스전극과 드레인전극을 형성하기 위해서는 별도의 포토공정을 진행하여야 한다.
이때 포토레지스트의 미스얼라인(misalign)으로 인해 채널영역 및 오프셋영역이 변동하게 된다.
이러한 오프셋영역의 변동은 결국 소자의 신뢰성을 저하시키게 되며 이를 에스램(SRAM)에 적용할 경우, 셀의 안정화를 저하시키는 요인으로 작용한다.
도 1은 종래기술에 따른 박막트랜지스터의 구조단면도
도 2a 내지 2d는 종래기술에 따른 박막트랜지스터의 제조방법을 설명하기 위한 공정단면도
도 3은 본 발명에 따른 박막트랜지스터의 구조단면도
도 4a 내지 4f는 본 발명에 따른 박막트랜지스터의 제조방법을 설명하기 위한 공정단면도
도면의 주요부분에 대한 부호의 설명
21 : 절연층 22,43 : 제 1 폴리실리콘층
22a,47 : 게이트전극 25a,43a : 소오스전극
25b,43b : 드레인전극 24,46 : 게이트절연막
41 : 기판 43 : 활성층
44 : 제 1 절연막 45 : 제 2 절연막
45a : 사이드월
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서, 오프셋영역 및 채널영역 그리고 소오스전극 및 드레인전극을 형성함에 있어서 별도의 마스크를 사용하지 않고 셀프-얼라인(self-align)으로 형성하여 소자의 신뢰성을 향상시키고 공정을 간략화하는데 적당한 박막트랜지스터 및 이의 제조방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 박막트랜지스터는 기판과, 상기 기판내에 형성된 트랜치와, 상기 기판과 트랜치상에 형성된 활성층과, 최소한 상기 트랜치의 일측면에 대응된 상기 활성층상에 형성된 측벽스페이서와, 상기 활성층 및 상기 측벽스페이서상에 형성된 게이트절연막과, 상기 트랜치내부와 대응되는 상기 게이트절연막상에 형성된 게이트전극과, 상기 게이트전극 양측의 상기 활성층내에 형성된 소오스 및 드레인전극을 포함하여 구성되고, 본 발명의 박막트랜지스터 제조방법은 기판내에 트랜치를 형성하는 공정과, 상기 기판과 상기 트랜치상에 활성층을 형성하는 공정과, 최소한 트랜치의 일측면에 대응하는 상기 활성층상에 측벽스페이서를 형성하는 공정과, 상기 활성층 및 상기 측벽스페이서상에 게이트절연막을 형성하는 공정과, 상기 트랜치내부와 대응되는 상기 활성층 및 측벽스페이서상에 게이트절연막을 형성하는 공정과, 상기 트랜치내부와 대응되는 상기 게이트절연막상에 게이트전극을 형성하는 공정과, 상기 게이트전극의 양측의 상기 활성층내에 소오스 및 드레인전극을 형성하는 공정을 포함하여 이루어진다.
이하, 본 발명의 박막트랜지스터 및 이의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 박막트랜지스터의 구조단면도이다.
본 발명의 박막트랜지스터는 도 3에 도시한 바와같이 절연기판(41)과, 기판내에 형성된 트랜치와, 상기 기판(41)과 트랜치상에 형성된 활성층(43)과, 최소한 상기 트랜치의 일측면에 대응된 상기 활성층(43)상에 형성된 측벽스페이서(45a)와, 상기 활성층(43) 및 상기 측벽스페이서(45a)상에 형성된 게이트절연막(46)과, 상기 트랜치내부와 대응되는 상기 게이트절연막(46)상에 형성된 게이트전극(47)과 상기 게이트전극(47)양측의 상기 활성층(43)에 형성된 소오스(43a) 및 드레인전극(43b)을 포함하여 구성된다.
이와같이 구성된 본 발명의 박막트랜지스터 제조방법은 다음과 같다.
도 4a 내지 4f는 본 발명의 박막트랜지스터 제조방법을 설명하기 위한 공정단면도이다.
먼저, 도 4a에 도시한 바와같이 절연기판(41)내의 소정부분에 트랜치를 형성한다.
여기서, 기판(41)에 트랜치를 형성함에 있어서, 기판(41)내에 트랜치를 형성하는 공정대신에 상기 절연기판(41)상에 절연층을 형성한 후 절연층내에 트랜치를 형성하는 공정으로 형성할 수 있다.
즉, 절연기판(41)상에 절연층을 형성한 후 절연층상에 포토레지스트(도면에 도시하지 않음)를 도포한다.
노광 및 현상공정으로 포토레지스트를 패터닝하고 패터닝된 포토레지스트를 마스크로 이용한 식각공정으로 절연층을 소정깊이로 식각하면 상기 절연기판(41)내에 트랜치를 형성한 것과 동일한 형태를 갖는다.
이어서, 상기 트랜치와 기판을 포함한 전면에 활성층(43)을 형성한다.
이때 상기 활성층(43)은 반도체층으로서 폴리실리콘을 포함한다.
여기서, 상기 활성층(43)은 오프셋 및 채널영역으로 사용되며 후에 소오스 및 드레인전극으로 사용된다.
이어, 상기 활성층(43)상에 제 1 절연막(44)을 형성한다.
그리고 문턱전압(VT)조절을 위한 이온주입을 실시한 후 도 4b에 도시한 바와같이 상기 제 1 절연막(44)상에 제 2 절연막(45)을 두껍게 형성한다.
이때 제 1 절연막(44)과 제 2 절연막(45)은 서로 식각선택비가 큰 물질, 예컨대 실리콘산화막과 실리콘질화막이거나 실리콘질화막과 실리콘산화막이다.
이어서, 도 4c에 도시한 바와같이 상기 제 2 절연막(45)상에 포토레지스트(PR)를 도포한 후 노광 및 현상공정을 이용하여 패터닝한다.
그리고 패터닝된 포토레지스트를 마스크로 이용한 식각공정으로 상기 제 2 절연막(45)을 선택적으로 제거한다.
상기 제 2 절연막(45)은 이후공정에서 측벽스페이서를 형성할 부분에만 남긴다.
이어, 도 4d에 도시한 바와같이 상기 포토레지스트를 제거한 후 잔존하는 제 2 절연막(45)을 에치백하여 상기 트랜치의 일측면에 대응되는 활성층(43)상에 측벽스페이서(45a)를 형성한다.
따라서, 측벽스페이서(45a)는 상기 트랜치의 일측면과 하면일부상에 형성된 제 1 절연막(44)과, 제 1 절연막(44)상에 형성된 제 2 절연막(45)으로 구성된다.
그리고 상기 측벽스페이서(45a)를 트랜치의 일측면에만 형성하는 공정대신에 트랜치의 양측면에 대응되는 활성층(43)상에 모두 형성할 수 있다.
그러기 위해서는 상기 도 4c공정에서 포토에칭공정으로 제 2 절연막(45)을 선택적으로 제거하는 공정을 실시하지 않고 곧바로 제 2 절연막(45)을 에치백하여 구현한다.
이어, 도 4e에 도시한 바와같이 상기 측벽스페이서(45a)를 마스크로 이용한 식각공정으로 노출된 제 1 절연막(44)을 제거한다.
이때 상기 측벽스페이서(45a)의 물질과 제 1 절연막(44)의 물질은 전술한 바와같이 식각선택비가 크기 때문에 상기 제 1 절연막(44)을 제거함에 있어서, 측벽스페이서(45a)가 식각되는 것을 최소화할 수 있다.
그리고 도 4f에 도시한 바와같이 상기 측벽스페이서(45a)를 포함한 전면에 게이트절연막(46)을 형성한다.
그리고 상기 게이트절연막(46)상에 박막트랜지스터의 게이트전극용 반도체층을 형성한 후, 에치백하여 게이트전극(47)을 형성한다.
이후, 마스크를 사용하지 않고 소오스/드레인용 불순물 이온주입을 실시하여 상기 반도체층(43)을 소오스전극(43a)과 드레인전극(43b)으로 형성한다.
여기서, 상기 소오스/드레인용 불순물 이온주입시 측벽스페이서(45a)에 대응되는 반도체층(43)에는 불순물이 주입되지 않는다.
이는 제 1 절연막(44)과 제 2 절연막(45)으로 구성된 측벽스페이서(45a)가 마스킹역할을 하기 때문이다.
또한 상기 게이트전극(47)하부의 반도체층(43)에도 불순물이 주입되지 않는데 이는 게이트전극(47)이 마스킹역할을 하기 때문이다.
이때 상기 측벽스페이서(45a)에 대응되는 활성층(43)이 오프셋영역이 되고, 상기 오프셋영역에 해당되는 활성층(43)을 제외한 트랜치내면에 형성된 활성층(43)이 채널영역이 된다.
이상 상술한 바와같이 본 발명의 박막트랜지스터 및 이의 제조방법은 다음과 같은 효과가 있다.
소오스/드레인전극 및 오프셋영역을 별도의 마스크를 사용하지 않고 셀프-얼라인으로 형성하므로서 공정중에 오프셋영역이 변동될 염려가 없으므로 소자의 신뢰성을 향상시킨다.
또한 SRAM에 적용할 경우, 셀의 안정성을 크게 향상시킨다.
Claims (4)
- 기판;상기 기판내에 형성된 트랜치;상기 기판과 상기 트랜치상에 형성된 활성층;최소한 상기 트랜치의 일측면에 대응된 상기 활성층상에 형성된 측벽스페이서;상기 상기 활성층 및 측벽스페이서상에 형성된 게이트절연막;상기 트랜치내부와 대응되는 상기 게이트절연막상에 형성된 게이트전극;상기 게이트전극의 양측의 상기 활성층내에 형성된 소오스 및 드레인전극을 포함하는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 측벽스페이서와 대응되는 상기 활성층내에 형성된 오프셋영역을 더 포함하는 것을 특징으로 하는 박막트랜지스터.
- 기판내에 트랜치를 형성하는 공정;상기 기판과 상기 트랜치상에 활성층을 형성하는 공정;최소한 상기 트랜치의 일측면에 대응하는 상기 활성층상에 측벽스페이서를 형성하는 공정;상기 활성층 및 상기 측벽스페이서상에 게이트절연막을 형성하는 공정;상기 트랜치내부와 대응되는 상기 게이트절연막상에 게이트전극을 형성하는 공정;상기 게이트전극의 양측의 상기 활성층내에 소오스 및 드레인을 형성하는 공정을 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 3 항에 있어서,상기 측벽스페이서를 형성하는 공정은,상기 활성층상에 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막상에 제 2 절연막을 형성하는 공정과, 상기 트랜치의 제 1 방향의 상기 제 1 절연막상의 상기 제 2 방향의 상기 제 2 절연막을 식각하여 상기 트랜치의 일측면에 대응하는 상기 제 1 절연막상에 제 2 절연막 측벽스페이서를 형성하는 공정과, 상기 제 2 절연막 측벽스페이서를 마스크로 사용하여 상기 제 1 절연막을 제거하는 공정을 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
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