JPH10150205A - 薄膜トランジスタの構造及びその製造方法 - Google Patents
薄膜トランジスタの構造及びその製造方法Info
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- JPH10150205A JPH10150205A JP9251789A JP25178997A JPH10150205A JP H10150205 A JPH10150205 A JP H10150205A JP 9251789 A JP9251789 A JP 9251789A JP 25178997 A JP25178997 A JP 25178997A JP H10150205 A JPH10150205 A JP H10150205A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 自己整列法を用いたオフセット領域の確保で
工程を単純化し、安定な特性を有する薄膜トランジスタ
を提供すること。 【解決手段】 薄膜トランジスタを形成させる基板にト
レンチを形成させ、基板に半導体層を形成させるとき
に、そのトレンチに沿って形成させる。半導体層を堆積
させたトレンチにできるリセスを絶縁材で充填して、半
導体層と面一にし、トレンチを形成させた部分の縁から
延びる一方の半導体層の上にゲート電極を形成した。
工程を単純化し、安定な特性を有する薄膜トランジスタ
を提供すること。 【解決手段】 薄膜トランジスタを形成させる基板にト
レンチを形成させ、基板に半導体層を形成させるとき
に、そのトレンチに沿って形成させる。半導体層を堆積
させたトレンチにできるリセスを絶縁材で充填して、半
導体層と面一にし、トレンチを形成させた部分の縁から
延びる一方の半導体層の上にゲート電極を形成した。
Description
【０００１】本発明は薄膜トランジスタに係り、特に素
子特性を安定に保つことができるようにオフセット領域
を確保し得る薄膜トランジスタの構造及びその製造方法
に関する。
子特性を安定に保つことができるようにオフセット領域
を確保し得る薄膜トランジスタの構造及びその製造方法
に関する。
【０００２】
【従来の技術】一般に、薄膜トランジスタは１Ｍ級以上
のＳＲＡＭ素子でＰＭＯＳロードトランジスタまたはロ
ードレジスタの代わりに使用したり、液晶表示素子で各
画素領域の画像データ信号をスイッチするスイッチング
素子に広く用いられている。特に、ＰＭＯＳ薄膜トラン
ジスタをロードトランジスタとして使用するＳＲＡＭセ
ルでは、そのトランジスタのオフ電流を減少させ、オン
電流を増加させなければならない。それによりＳＲＡＭ
セルの消費電力を減少させ、記憶特性を向上させること
ができる。したがって、より高品質のＳＲＡＭセルを作
ることができる。最近、このような原理によってオン／
オフ電流比を向上させるための研究が行われている。
のＳＲＡＭ素子でＰＭＯＳロードトランジスタまたはロ
ードレジスタの代わりに使用したり、液晶表示素子で各
画素領域の画像データ信号をスイッチするスイッチング
素子に広く用いられている。特に、ＰＭＯＳ薄膜トラン
ジスタをロードトランジスタとして使用するＳＲＡＭセ
ルでは、そのトランジスタのオフ電流を減少させ、オン
電流を増加させなければならない。それによりＳＲＡＭ
セルの消費電力を減少させ、記憶特性を向上させること
ができる。したがって、より高品質のＳＲＡＭセルを作
ることができる。最近、このような原理によってオン／
オフ電流比を向上させるための研究が行われている。
【０００３】以下、このようにオン／オフ比を向上させ
るようにした従来の薄膜トランジスタの製造方法を添付
図面を参照して説明する。図１は従来の薄膜トランジス
タの工程断面図である。図１によれば、従来の薄膜トラ
ンジスタはボトムゲートの上に、ボディポリシリコンを
固相エピタキシによって結晶粒径を大きくして製造して
いた。この固相エピタキシは６００℃近くで２４時間程
度の長時間にわたって熱処理を行った。即ち、図１ａに
示すように、絶縁基板１または絶縁膜またはシリコン基
板上にポリシリコンを堆積し、ゲートマスクを用いたフ
ォトエッチング工程でポリシリコンをパターニングして
ゲート電極２を形成する。そして、図１ｂに示すよう
に、全面にＣＶＤ法または熱酸化法でゲート酸化膜３を
堆積し、その３上にＣＶＤ法でボディポリシリコン４を
順次堆積する。その後、６００℃程度の温度で２４時間
程度の長時間熱処理を行う固相エピタキシ法によってボ
ディポリシリコン４の結晶粒径を大きくする。
るようにした従来の薄膜トランジスタの製造方法を添付
図面を参照して説明する。図１は従来の薄膜トランジス
タの工程断面図である。図１によれば、従来の薄膜トラ
ンジスタはボトムゲートの上に、ボディポリシリコンを
固相エピタキシによって結晶粒径を大きくして製造して
いた。この固相エピタキシは６００℃近くで２４時間程
度の長時間にわたって熱処理を行った。即ち、図１ａに
示すように、絶縁基板１または絶縁膜またはシリコン基
板上にポリシリコンを堆積し、ゲートマスクを用いたフ
ォトエッチング工程でポリシリコンをパターニングして
ゲート電極２を形成する。そして、図１ｂに示すよう
に、全面にＣＶＤ法または熱酸化法でゲート酸化膜３を
堆積し、その３上にＣＶＤ法でボディポリシリコン４を
順次堆積する。その後、６００℃程度の温度で２４時間
程度の長時間熱処理を行う固相エピタキシ法によってボ
ディポリシリコン４の結晶粒径を大きくする。
【０００４】次に、図１ｃに示すように、ボディポリシ
リコン４上に感光膜を塗布して露光及び現像工程でチャ
ンネル領域となる部分をマスキングする。この時、ソー
ス領域６ａはゲート電極２にオーバーラップし、ドレー
ン領域６ｂはゲート電極２とオフセットされるようにマ
スキングする。そして、図１ｄに示すように、露出した
ボディポリシリコン４に、ＰＭＯＳの場合にはＰ形不純
物イオンのボロンを打ち込み、ＮＭＯＳの場合にはＮ形
不純物イオンのリンまたはヒ素を打ち込んでソース／ド
レーン領域を形成する。ここで、図１ｄに示したａ領域
はソース領域であり、ｂ領域はチャンネル領域であり、
ｃ領域はオフセット領域であり、ｄ領域はドレーン領域
である。
リコン４上に感光膜を塗布して露光及び現像工程でチャ
ンネル領域となる部分をマスキングする。この時、ソー
ス領域６ａはゲート電極２にオーバーラップし、ドレー
ン領域６ｂはゲート電極２とオフセットされるようにマ
スキングする。そして、図１ｄに示すように、露出した
ボディポリシリコン４に、ＰＭＯＳの場合にはＰ形不純
物イオンのボロンを打ち込み、ＮＭＯＳの場合にはＮ形
不純物イオンのリンまたはヒ素を打ち込んでソース／ド
レーン領域を形成する。ここで、図１ｄに示したａ領域
はソース領域であり、ｂ領域はチャンネル領域であり、
ｃ領域はオフセット領域であり、ｄ領域はドレーン領域
である。
【０００５】
【発明が解決しようとする課題】このように製造される
従来の薄膜トランジスタは、フォトマスク工程でチャン
ネル領域を定めると同時にオフセット領域を定めるの
で、工程が複雑で再現性が難しく、アラインメントの程
度によってオフ電流の変化が激しいために薄膜トランジ
スタの信頼性が低下するという問題があった。さらに、
薄膜トランジスタのチャンネルオフセット領域の長さが
セルのサイズに影響を及ぼし、必要面積が大きくなって
集積度に難しさが伴う。本発明はかかる問題点を解決す
るためのもので、その目的は自己整列法を用いてオフセ
ット領域を決めることができるようにして工程の単純化
を図り、安定な特性を有する薄膜トランジスタを提供す
ることにある。
従来の薄膜トランジスタは、フォトマスク工程でチャン
ネル領域を定めると同時にオフセット領域を定めるの
で、工程が複雑で再現性が難しく、アラインメントの程
度によってオフ電流の変化が激しいために薄膜トランジ
スタの信頼性が低下するという問題があった。さらに、
薄膜トランジスタのチャンネルオフセット領域の長さが
セルのサイズに影響を及ぼし、必要面積が大きくなって
集積度に難しさが伴う。本発明はかかる問題点を解決す
るためのもので、その目的は自己整列法を用いてオフセ
ット領域を決めることができるようにして工程の単純化
を図り、安定な特性を有する薄膜トランジスタを提供す
ることにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、トレンチを有する基板と、基板表面及びトレンチに
内面に沿って形成された半導体層と、トレンチ内で前記
半導体層によって形成されたリセスに充填された絶縁膜
と、半導体層上に、トレンチの一方の縁に整列して形成
したゲート電極と、半導体層内のゲート電極の一方側
と、トレンチの他方の縁からゲート電極から離れる箇所
に形成された不純物領域とを有することを特徴とする本
発明による薄膜トランジスタの製造方法は、基板にトレ
ンチを形成する段階と、トレンチを含んだ前記基板に半
導体層を、トレンチ内ではトレンチ内壁に沿って形成す
る段階と、半導体層のトレンチ内の部分に形成されるリ
セスに絶縁膜を形成する段階と、半導体層と絶縁膜の表
面とにゲート絶縁膜を形成させ、そのゲート絶縁膜の上
の、トレンチの一方の縁から半導体層にかけてゲート電
極を形成する段階と、ゲート電極を形成させた基板に不
純物を注入する段階とを有することを特徴とする。
に、トレンチを有する基板と、基板表面及びトレンチに
内面に沿って形成された半導体層と、トレンチ内で前記
半導体層によって形成されたリセスに充填された絶縁膜
と、半導体層上に、トレンチの一方の縁に整列して形成
したゲート電極と、半導体層内のゲート電極の一方側
と、トレンチの他方の縁からゲート電極から離れる箇所
に形成された不純物領域とを有することを特徴とする本
発明による薄膜トランジスタの製造方法は、基板にトレ
ンチを形成する段階と、トレンチを含んだ前記基板に半
導体層を、トレンチ内ではトレンチ内壁に沿って形成す
る段階と、半導体層のトレンチ内の部分に形成されるリ
セスに絶縁膜を形成する段階と、半導体層と絶縁膜の表
面とにゲート絶縁膜を形成させ、そのゲート絶縁膜の上
の、トレンチの一方の縁から半導体層にかけてゲート電
極を形成する段階と、ゲート電極を形成させた基板に不
純物を注入する段階とを有することを特徴とする。
【０００７】
【発明の実施の形態】通常、薄膜トランジスタの適切な
オフセット長さは０.５ μｍ程度である。本発明は自動
整列法で所望のオフセット長さを有する薄膜トランジス
タを制作するものである。以下、図面を参照して本発明
実施形態の薄膜トランジスタを説明する。図２は１実施
形態の薄膜トランジスタの構造断面図であり、図３〜５
は本実施形態薄膜トランジスタの製造工程断面図であ
る。まず、本実施形態による薄膜トランジスタの構造は
トップゲート構造である。図２に示すように、絶縁基板
１１またはシリコン基板の上に一定の厚さを有するよう
に初期酸化膜１２が形成されている。この初期酸化膜１
２の所定領域に所定の深さだけトレンチが形成されてい
る。そのトレンチは基板１１からは離れている。このト
レンチを形成させた初期酸化膜１２の表面に半導体層と
してのボディポリシリコン１４（図３参照）が形成され
ている。トレンチを形成させた箇所はそのトレンチに沿
ってボディシリコンが形成される。半導体層の厚さはト
レンチの幅より充分に薄いので、トレンチ内にはリセス
が形成されているが、そのリセスはバッファ酸化膜１５
で充填されている。このリセスをバッファ酸化膜で充填
したボディシリコン１４の上にゲート酸化膜１６が形成
されている。その上の所定の位置にゲート電極１７が形
成されている。ボディポリシリコン１４のゲート電極１
７が形成された部分から一方の側（図面上左側）にソー
ス領域１８ａが形成されており、トレンチに沿った部分
にオフセット領域が形成され、トレンチのゲート電極か
ら離れる方向のボディシリコンにはドレーン領域１８ｂ
が形成されている。ボディシリコン１４のゲート電極の
下側はチャンネル領域である。基板１１上に初期酸化膜
１２を形成する代わりに窒化膜を使用してもよく、ま
た、基板として絶縁性のものを用いれば初期酸化膜も窒
化膜も必要としない。さらにバッファ酸化膜１５の代わ
りに窒化膜を使用してもよい。
オフセット長さは０.５ μｍ程度である。本発明は自動
整列法で所望のオフセット長さを有する薄膜トランジス
タを制作するものである。以下、図面を参照して本発明
実施形態の薄膜トランジスタを説明する。図２は１実施
形態の薄膜トランジスタの構造断面図であり、図３〜５
は本実施形態薄膜トランジスタの製造工程断面図であ
る。まず、本実施形態による薄膜トランジスタの構造は
トップゲート構造である。図２に示すように、絶縁基板
１１またはシリコン基板の上に一定の厚さを有するよう
に初期酸化膜１２が形成されている。この初期酸化膜１
２の所定領域に所定の深さだけトレンチが形成されてい
る。そのトレンチは基板１１からは離れている。このト
レンチを形成させた初期酸化膜１２の表面に半導体層と
してのボディポリシリコン１４（図３参照）が形成され
ている。トレンチを形成させた箇所はそのトレンチに沿
ってボディシリコンが形成される。半導体層の厚さはト
レンチの幅より充分に薄いので、トレンチ内にはリセス
が形成されているが、そのリセスはバッファ酸化膜１５
で充填されている。このリセスをバッファ酸化膜で充填
したボディシリコン１４の上にゲート酸化膜１６が形成
されている。その上の所定の位置にゲート電極１７が形
成されている。ボディポリシリコン１４のゲート電極１
７が形成された部分から一方の側（図面上左側）にソー
ス領域１８ａが形成されており、トレンチに沿った部分
にオフセット領域が形成され、トレンチのゲート電極か
ら離れる方向のボディシリコンにはドレーン領域１８ｂ
が形成されている。ボディシリコン１４のゲート電極の
下側はチャンネル領域である。基板１１上に初期酸化膜
１２を形成する代わりに窒化膜を使用してもよく、ま
た、基板として絶縁性のものを用いれば初期酸化膜も窒
化膜も必要としない。さらにバッファ酸化膜１５の代わ
りに窒化膜を使用してもよい。
【０００８】次に、本発明による薄膜トランジスタの製
造方法を説明する。まず、図３ａに示すように、絶縁基
板１１またはシリコン基板上にＣＶＤ法または熱酸化法
で初期酸化膜１２を堆積する。初期酸化膜１２の代わり
に窒化膜を堆積してもよいのは前述したとおりである。
全面に感光膜１３を塗布し、初期酸化膜１２の所定部分
にトレンチを形成するために露光及び現像工程で感光膜
１３を、図３ｂに示すように、選択的にパターニングす
る。そして、パターニングされた感光膜１３をマスクと
して、露出された初期酸化膜１２を基板１１と一定の間
隔を残すように異方性エッチングしてトレンチを形成す
る。
造方法を説明する。まず、図３ａに示すように、絶縁基
板１１またはシリコン基板上にＣＶＤ法または熱酸化法
で初期酸化膜１２を堆積する。初期酸化膜１２の代わり
に窒化膜を堆積してもよいのは前述したとおりである。
全面に感光膜１３を塗布し、初期酸化膜１２の所定部分
にトレンチを形成するために露光及び現像工程で感光膜
１３を、図３ｂに示すように、選択的にパターニングす
る。そして、パターニングされた感光膜１３をマスクと
して、露出された初期酸化膜１２を基板１１と一定の間
隔を残すように異方性エッチングしてトレンチを形成す
る。
【０００９】次に、図３ｃに示すように、前記感光膜１
３を除去し、パターニングされた初期酸化膜１２上にＣ
ＶＤ法でポリシリコンを堆積して薄膜トランジスタの活
性層として使用するボディポリシリコン１４を形成す
る。その際、トレンチ内にはそのトレンチの壁と底とに
沿ってポリシリコンが付着する。したがって、図示のよ
うにリセスが形成される。ポリシリコンの代わりに非晶
質シリコンを堆積した後熱処理してポリシリコン化する
こともできる。次に、上記リセスを充填してポリシリコ
ン１４の表面と同じ面となるようにする。そのため、図
４ｄに示すように、リセスが形成されたボディポリシリ
コン１４にＣＶＤ法でバッファの役目をするバッファ酸
化膜１５を形成する。酸化膜１５の代わりにバッファ窒
化膜を形成してもよい。その酸化膜１５を、図３ｅに示
すように、エッチバックまたは化学的機械的研磨法（Ｃ
ＭＰ）を用いて等比率で除去して、リセス内にのみバッ
ファ酸化膜１５が残るようにする。
３を除去し、パターニングされた初期酸化膜１２上にＣ
ＶＤ法でポリシリコンを堆積して薄膜トランジスタの活
性層として使用するボディポリシリコン１４を形成す
る。その際、トレンチ内にはそのトレンチの壁と底とに
沿ってポリシリコンが付着する。したがって、図示のよ
うにリセスが形成される。ポリシリコンの代わりに非晶
質シリコンを堆積した後熱処理してポリシリコン化する
こともできる。次に、上記リセスを充填してポリシリコ
ン１４の表面と同じ面となるようにする。そのため、図
４ｄに示すように、リセスが形成されたボディポリシリ
コン１４にＣＶＤ法でバッファの役目をするバッファ酸
化膜１５を形成する。酸化膜１５の代わりにバッファ窒
化膜を形成してもよい。その酸化膜１５を、図３ｅに示
すように、エッチバックまたは化学的機械的研磨法（Ｃ
ＭＰ）を用いて等比率で除去して、リセス内にのみバッ
ファ酸化膜１５が残るようにする。
【００１０】次に、図４ｆに示すように、ボディポリシ
リコン１４とバッファ酸化膜１５上にＣＶＤ法または熱
酸化法でゲート酸化膜１６を堆積する。そして、全面に
ＣＶＤ法でポリシリコンを堆積し、ゲート形成マスクを
用いてフォトエッチングして、図５ｇに示すように、ト
レンチの一方の側に整列されるようにゲート電極１７を
形成する。ここで、ポリシリコンの代わりに金属層を堆
積してゲート電極１７を形成してもよい。そのゲート電
極１７をマスクとして、ＰＭＯＳの場合にはＢＦ2 （ホ
ウ素）のようなｐ形不純物イオンを打ち込み、ＮＭＯＳ
の場合にはリンまたはヒ素のようなｎ形不純物イオンを
打ち込む。ボディシリコン１４はトレンチに沿って形成
され、その上を絶縁物で覆っているのでボディシリコン
のトレンチ内の部分にはその不純物が注入されることは
ない。
リコン１４とバッファ酸化膜１５上にＣＶＤ法または熱
酸化法でゲート酸化膜１６を堆積する。そして、全面に
ＣＶＤ法でポリシリコンを堆積し、ゲート形成マスクを
用いてフォトエッチングして、図５ｇに示すように、ト
レンチの一方の側に整列されるようにゲート電極１７を
形成する。ここで、ポリシリコンの代わりに金属層を堆
積してゲート電極１７を形成してもよい。そのゲート電
極１７をマスクとして、ＰＭＯＳの場合にはＢＦ2 （ホ
ウ素）のようなｐ形不純物イオンを打ち込み、ＮＭＯＳ
の場合にはリンまたはヒ素のようなｎ形不純物イオンを
打ち込む。ボディシリコン１４はトレンチに沿って形成
され、その上を絶縁物で覆っているのでボディシリコン
のトレンチ内の部分にはその不純物が注入されることは
ない。
【００１１】次に、図５ｈに示すように、注入された不
純物イオンに応じてボディポリシリコン１４にはソース
領域１８ａとドレーン領域１８ｂとが形成される。ソー
ス領域はゲート電極１７一方の端から離れる部分、すな
わち図面上ゲート電極１７の左側であり、ドレイン領域
１８ｂはトレンチのゲート電極から離れた縁の部分から
ゲート電極より離れる方向の部分、図面上トレンチの左
側の部分である。不純物イオンの注入されていないゲー
ト電極１７の下部にはチャンネル領域１６ａが形成さ
れ、トレンチ内に形成されたボディポリシリコン１４は
バッファ酸化膜１５によって不純物イオンが注入されな
いので、薄膜トランジスタのゲート電極１７とオフセッ
ト領域１６ｂを形成する。ａ：ソース領、ｂ：チャンネ
ル領域、ｃ：オフセット領域、ｄ：ドレーン領域。した
がって、本実施形態によって製造される薄膜トランジス
タは、オフセット領域をトレンチの幅で決めることがで
き、０.５ μｍまで充分に確保することができる。ま
た、トレンチの幅でオフセット領域がきまるので、いわ
ゆるセルフアラインでオフセット領域を形成することが
できので、その領域の広がりは安定する。したがって、
安定なオン／オフ電流特性を有する薄膜トランジスタを
実現することができる。
純物イオンに応じてボディポリシリコン１４にはソース
領域１８ａとドレーン領域１８ｂとが形成される。ソー
ス領域はゲート電極１７一方の端から離れる部分、すな
わち図面上ゲート電極１７の左側であり、ドレイン領域
１８ｂはトレンチのゲート電極から離れた縁の部分から
ゲート電極より離れる方向の部分、図面上トレンチの左
側の部分である。不純物イオンの注入されていないゲー
ト電極１７の下部にはチャンネル領域１６ａが形成さ
れ、トレンチ内に形成されたボディポリシリコン１４は
バッファ酸化膜１５によって不純物イオンが注入されな
いので、薄膜トランジスタのゲート電極１７とオフセッ
ト領域１６ｂを形成する。ａ：ソース領、ｂ：チャンネ
ル領域、ｃ：オフセット領域、ｄ：ドレーン領域。した
がって、本実施形態によって製造される薄膜トランジス
タは、オフセット領域をトレンチの幅で決めることがで
き、０.５ μｍまで充分に確保することができる。ま
た、トレンチの幅でオフセット領域がきまるので、いわ
ゆるセルフアラインでオフセット領域を形成することが
できので、その領域の広がりは安定する。したがって、
安定なオン／オフ電流特性を有する薄膜トランジスタを
実現することができる。
【００１２】
【発明の効果】本発明の薄膜トランジスタは、トレンチ
を基板に形成させて、その表面に半導体層をトレンチに
沿うように形成させてあるので、オフセット領域を正確
に設定することができ、安定なオン／オフ電流特性を有
し、信頼性が高くなる。また、本発明方法は、トレンチ
によってオフセット領域を定めているので、オフセット
領域を定めるために別途にオフセットマスクを必要とし
ない。したがって、工程が減少して生産性が高くなる。
を基板に形成させて、その表面に半導体層をトレンチに
沿うように形成させてあるので、オフセット領域を正確
に設定することができ、安定なオン／オフ電流特性を有
し、信頼性が高くなる。また、本発明方法は、トレンチ
によってオフセット領域を定めているので、オフセット
領域を定めるために別途にオフセットマスクを必要とし
ない。したがって、工程が減少して生産性が高くなる。
【図１】従来の薄膜トランジスタの製造工程を示す工程
断面図。
断面図。
【図２】本発明実施形態による薄膜トランジスタの構造
断面図。
断面図。
【図３】上記実施形態を製造する工程断面図。
【図４】上記実施形態を製造する工程断面図。
【図５】上記実施形態を製造する工程断面図。
１１ 基板 １２ 初期酸化膜 １３ 感光膜 １４ ボディポリシリコン １５ バッファ酸化膜 １６ ゲート酸化膜 １６ａ チャンネル領域 １６ｂ オフセット(off-set)領域 １７ ゲート電極 １８ａ ソース領域 １８ｂ ドレーン領域
Claims (8)
- 【請求項１】 トレンチを有する基板と、 前記基板表面及びトレンチに内面に沿って形成された半
導体層と、 前記トレンチ内で前記半導体層によって形成されたリセ
スに充填された絶縁膜と、 前記半導体層上に、トレンチの一方の縁に整列して形成
したゲート電極と、 前記半導体層内の前記ゲート電極の一方側と、前記トレ
ンチの他方の縁からゲート電極から離れる箇所に形成さ
れた不純物領域とを有することを特徴とする薄膜トラン
ジスタの構造。 - 【請求項２】 前記基板は半導体物質で構成され、前記
基板上に絶縁膜が形成されていることを特徴とする請求
項１記載の薄膜トランジスタの構造。 - 【請求項３】 前記トレンチは前記基板上に形成された
前記絶縁膜内に形成されることを特徴とする請求項２記
載の薄膜トランジスタの構造。 - 【請求項４】 前記基板は絶縁物質からなることを特徴
とする請求項１記載の薄膜トランジスタの構造。 - 【請求項５】 基板にトレンチを形成する段階と、 前記トレンチを含んだ前記基板に半導体層を、トレンチ
内ではトレンチ内壁に沿って形成する段階と、 前記半導体層のトレンチ内の部分に形成されるリセスに
絶縁膜を形成する段階と、 半導体層と絶縁膜の表面とにゲート絶縁膜を形成させ、
そのゲート絶縁膜の上の、トレンチの一方の縁から半導
体層にかけてゲート電極を形成する段階と、 前記ゲート電極を形成させた基板に不純物を注入する段
階とを有することを特徴とする薄膜トランジスタの製造
方法。 - 【請求項６】 前記基板は半導体物質で構成され、前記
基板上に絶縁膜が形成されていることを特徴とする請求
項８記載の薄膜トランジスタの製造方法。 - 【請求項７】 前記トレンチは前記基板上に形成された
前記絶縁膜内に形成されることを特徴とする請求項８記
載の薄膜トランジスタの製造方法。 - 【請求項８】 前記半導体層はシリコンで形成すること
を特徴とする請求項７記載の薄膜トランジスタの製造方
法。
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|---|---|---|---|
| KR1019960053431A KR100268930B1 (ko) | 1996-11-12 | 1996-11-12 | 박막트랜지스터의 구조 및 그 제조방법 |
| KR53431/1996 | 1996-11-12 |
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| Publication Number | Publication Date |
|---|---|
| JPH10150205A true JPH10150205A (ja) | 1998-06-02 |
| JP3087031B2 JP3087031B2 (ja) | 2000-09-11 |
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| JP09251789A Expired - Fee Related JP3087031B2 (ja) | 1996-11-12 | 1997-09-17 | 薄膜トランジスタの構造及びその製造方法 |
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| KR (1) | KR100268930B1 (ja) |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3751469B2 (ja) * | 1999-04-26 | 2006-03-01 | 沖電気工業株式会社 | Ｓｏｉ構造の半導体装置の製造方法 |
| US6222201B1 (en) * | 1999-07-22 | 2001-04-24 | Worldwide Semiconductor Manufacturing Corp. | Method of forming a novel self-aligned offset thin film transistor and the structure of the same |
| JP2003046085A (ja) * | 2001-08-01 | 2003-02-14 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| KR100507344B1 (ko) * | 2003-04-17 | 2005-08-08 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 그의 제조 방법 |
| JP2005142481A (ja) * | 2003-11-10 | 2005-06-02 | Nec Electronics Corp | 半導体装置の製造方法 |
| US20050145838A1 (en) * | 2004-01-07 | 2005-07-07 | International Business Machines Corporation | Vertical Carbon Nanotube Field Effect Transistor |
| JP2006278358A (ja) * | 2005-03-28 | 2006-10-12 | Seiko Epson Corp | トランジスタ、その製造方法、及び電気光学装置用基板 |
| JP5270876B2 (ja) * | 2007-08-22 | 2013-08-21 | セイコーインスツル株式会社 | 半導体装置 |
| US8847233B2 (en) | 2011-05-12 | 2014-09-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a trenched insulating layer coated with an oxide semiconductor film |
| TWI599035B (zh) * | 2016-08-11 | 2017-09-11 | 創王光電股份有限公司 | 垂直結構薄膜電晶體及其製造方法 |
| CN109427887B (zh) * | 2017-08-29 | 2022-04-12 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法及半导体器件 |
Family Cites Families (13)
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|---|---|---|---|---|
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| FR2691578A1 (fr) * | 1992-05-19 | 1993-11-26 | Duhamel Nicole | Procédé de fabrication d'un transistor en couches minces à silicium polycristallin et à grille décalée par rapport au drain. |
| KR950007358B1 (ko) * | 1992-07-01 | 1995-07-10 | 현대전자산업주식회사 | 박막트랜지스터의 제조방법 |
| US5539238A (en) * | 1992-09-02 | 1996-07-23 | Texas Instruments Incorporated | Area efficient high voltage Mosfets with vertical resurf drift regions |
| US5340754A (en) * | 1992-09-02 | 1994-08-23 | Motorla, Inc. | Method for forming a transistor having a dynamic connection between a substrate and a channel region |
| US5726084A (en) * | 1993-06-24 | 1998-03-10 | Northern Telecom Limited | Method for forming integrated circuit structure |
| US5567958A (en) * | 1995-05-31 | 1996-10-22 | Motorola, Inc. | High-performance thin-film transistor and SRAM memory cell |
| US5736435A (en) * | 1995-07-03 | 1998-04-07 | Motorola, Inc. | Process for fabricating a fully self-aligned soi mosfet |
| US5869847A (en) * | 1995-07-19 | 1999-02-09 | The Hong Kong University Of Science & Technology | Thin film transistor |
| KR970018718A (ko) * | 1995-09-07 | 1997-04-30 | 김광호 | 오프셋 길이를 증가시킨 박막 트랜지스터의 제조방법 |
| US5714394A (en) * | 1996-11-07 | 1998-02-03 | Advanced Micro Devices, Inc. | Method of making an ultra high density NAND gate using a stacked transistor arrangement |
| KR100268930B1 (ko) * | 1996-11-12 | 2000-10-16 | 김영환 | 박막트랜지스터의 구조 및 그 제조방법 |
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-
1996
- 1996-11-12 KR KR1019960053431A patent/KR100268930B1/ko not_active IP Right Cessation
-
1997
- 1997-04-30 DE DE19718394A patent/DE19718394B4/de not_active Expired - Fee Related
- 1997-07-11 US US08/890,797 patent/US5925894A/en not_active Expired - Lifetime
- 1997-09-17 JP JP09251789A patent/JP3087031B2/ja not_active Expired - Fee Related
-
1999
- 1999-05-05 US US09/305,316 patent/US6033941A/en not_active Expired - Lifetime
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| JP2017168759A (ja) * | 2016-03-18 | 2017-09-21 | 東芝メモリ株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
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| DE19718394B4 (de) | 2004-07-29 |
| DE19718394A1 (de) | 1998-05-14 |
| KR100268930B1 (ko) | 2000-10-16 |
| KR19980035159A (ko) | 1998-08-05 |
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