KR100223886B1 - 반도체소자 및 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자 및 제조방법에 관한 것으로, 옵셋영역 조절이 용이하고, 공정을 단순화 함은 물론 기판의 동일 평면상에서 트랜지스터가 차지하는 면적을 감속시켜 고집적소자에 적합하도록 한 것이다.
본 발명에 따른 반도체소자는 기판과, 상기 기판상에 콘택홀을 갖는 제1절연막과, 상기 콘택홀 바닥에 형성된 제1불순물영역과, 상기 콘택홀을 제외한 상기 제1절연막상에 형성된 제2불순물영역과, 상기 콘택홀측벽에 형성된 반도체 영역과, 상기 콘택홀내의 제1불순물영역상에 형성된 제2절연막과, 상기 절연막상에 형성된 게이트전극을 포함하여 구성된다.
본 발명에 따른 반도체소자의 제조방법은 기판을 준비하는 단계와, 상기 기판상에 콘택홀을 갖는 제1절연막을 형성하는 단계와, 상기 콘택홀을 포함한 제1절연막상에 활성층을 형성하는 단계와, 상기 콘택홀을 바닥 및 콘택홀을 제외한 상기 제1절연막상에 형성된 활성층 부분에 이온을 주입하여 제1 및 제2불순물영역과 함께 상기 콘택홀측벽의 활성층부분에 반도체영역을 각각 형성하는 단계와, 상기 콘택홀 바닥위의 상기 제1불순물영역상에 제2절연막을 형성하는 단계와, 상기 제2절연막과 활성층위에 제3절연막을 형성하는 단계와, 상기 콘택홀내의 제3절연막상에 게이트전극을 형성하는 단계를 포함하여 이루어진다.

Description

반도체 소자 및 제조방법
제1도는 일반적인 SRAM셀의 회로구성도
제2도는 종래 반도체 소자의 단면도
제3a∼3d도는 종래 반도체 소자의 공정단면도
제4도는 종래의 반도체소자를 SRAM셀에 적용한 예인 제1도 A 부의 단면도
제5도는 본 발명에 따른 반도체 소자의 단면도
제6a∼6h도는 본 발명에 따른 반도체 소자의 공정단면도
제7도는 본 발명이 따른 반도체 소자를 SRAM셀에 적용한 예인 제1도 A 부의 단면도
* 도면의 주요부분에 대한 부호의 설명
31 : 반도체기판 32 : 제1절연막
33 : 콘택홀 34 : 활성층
34a : 제1불순물영역 34b : 제2불순물영역
34c : 반도체영역 35 : 제2절연막
35a : 오프셋 절연막 36 : 제3절연막
37 : 도전층 37a : 게이트전극
본 발명은 반도체 소자에 관한 것으로, 특히 오프셋(offset)영역의 조절이 용이하고, 반도체 기판에서 트랜지스터가 차지하는 면적을 줄이므로써 고집적소자에 적합하도록 한 반도체소자 및 제조방법에 관한 것이다.
일반적으로 반도체 장치에 있어서, SRAM셀은 제1도와 같이 4개의 NMOS 트랜지스터(T3∼T6)와 2개의 PMOS 박막트랜지스터(T1∼T2)로 구성된다.
여기서, 상기 4개의 NMOS 트랜지스터(T3∼T6)들은 반도체 기판상에 형성되고, 2개의 PMOS 트랜지스터(T1∼T2)는 상기 NMOS 트랜지스터상에 박막형태로 형성된다.
도면에서 미설명부호 Vcc는 공급전원, WL은 워드라인, BL,는 비트라인 G1∼G6는 게이트전극이고, S1∼S6는 소오스전극이며, D1∼D6은 드레인 전극이다.
상기 구성으로 된 일반적인 SRAM셀에 있어서는 반도체기판상에 4개의 NMOS 트랜지스터를 형성하기 때문에 단위셀의 면적이 증가한다.
더욱이 상기 NMOS 트랜지스터 위에 형성되는 PMOS 트랜지스터 또한 평면구조로 되어 있어, 단위셀의 면적이 증가되므로 셀의 고집적화에 어려움이 따른다.
따라서 16M 이상의 고집적화된 SRAM 셀을 제조하기 위해서는 반도체기판상에서 트랜지스터가 차지하는 면적을 최대한 줄여야 한다.
이러한 관점에서 종래의 반도체 소자를 간략하게 설명하면 다음과 같다.
제2도는 종래 반도체 소자의 단면도이다.
종래의 반도체 소자는 제2도에 도시된 바와 같이, 기판(1)과, 상기 기판(1)상에 형성된 게이트전극(2)과, 상기 게이트전극(2)을 포함한 기판(1) 위에 형성된 게이트 절연막(3)과, 상기 게이트 절연막(3) 위에 상기 게이트전극(2)과 오버랩되지 않도록 형성된 제1불순물영역(4a)과, 상기 게이트전극(2)과 오버랩되도록 형성된 제2불순물영역(4b) 및, 이들 제1 및 제2불순물영역(4a)(4d) 사이에 형성된 오프셋영역(4c)을 포함하여 구성된다.
상기 구성으로 된 종래 반도체 소자의 제조방법을 설명하면 다음과 같다.
제3a∼3d도는 종래 반도체 소자의 공정단면도이다.
종래 반도체 소자는 먼저 제3a도에 도시된 바와 같이, 기판(1)을 준비하여 상기 기판(1)상에 금속물질을 증착하고, 사진석판술(photolithography) 및 사진식각 공정에 의해 상기 금속물질을 선택적으로 제거하여 게이트전극(2)을 형성한다.
그 다음 제3b도에 도시된 바와 같이, 상기 게이트전극(2)을 포함한 기판(1) 전면에 절연물질을 증착하여 게이트 절연막(3)을 형성한다.
이어서 상기 게이트 절연막(3) 위에 다결정 실리콘을 증착하여 활성층(4)을 형성하고, 상기 활성층(4) 위에 감광막(5)을 도포한다.
그 다음 제3c도에 도시된 바와 같이, 별도의 오프셋(offset) 마스크를 이용하여 상기 감광막(5)을 노광 및 현상공정에 의해 선택적으로 제거하여 오프셋영역을 정의한다.
이어서 상기 남아 있는 감광막(5a)을 마스크로 이용하여 상기 활성층(4)에 불순물이 온을 주입하여 제1 및 제2불순물영역(4a)(4b)을 각각 격리 형성한다.
그 다음 제3d도에 도시된 바와 같이, 상기 활성층(4) 위에 남아 있는 감광막(5a)을 제거하여 오프셋영역(4c)을 형성한다.
상기와 같이 종래의 반도체 소자를 적용한 SRAM셀을 설명하면 다음과 같다.
제4도는 상기 종래의 반도체 소자를 일반적인 SRAM셀에 적용한 예로서, 제1도 A부의 벌크트랜지스터(T3)와 박막트랜지스터(T2)의 결합단면도이다.
상기 도면에 따르면, 상기 종래의 SRAM 셀은 반도체기판(11)상에 필드영역과 활성영역을 정의해 주는 필드산화막(12)이 형성된다.
또한 상기 필드영역과 격리 형성된 활성영역의 기판(11)상에 제1게이트 절연막(13)이 형성되고, 상기 제1게이트 절연막(13)상에는 제1게이트전극(14)이 형성된다.
그리고 상기 제1게이트전극(14) 양측벽에 사이드월(side wall)(16)이 형성된다.
또한 상기 사이드월(16) 양측의 기판(11)에 제1 및 제2불순물영역(17)(18)들이 형성된다.
그리고 상기 기판(11)상에 상기 제1게이트전극(14)을 노출시키는 층간절연막(21)이 형성된다.
또한 상기 층간절연막(21) 위에 제2게이트전극(22)이 형성되고, 상기 제1게이트전극(14)의 노출된 표면을 제외하고 상기 제2게이트전극(22)을 포함한 층간절연막(21) 위에 제2게이트 절연막(23)이 형성된다.
그리고 상기 제2게이트 절연막(23) 위에 제3 및 제4불순물영역(24a)(24b)이 격리 형성되고, 이들 제3 및 제4불순물영역(24a)(24b) 사이에 오프셋영역(24c)이 형성된다.
여기서, 상기 제1게이트 절연막(13)과 제1게이트전극(14) 및 제1, 2불순물영역(17)(18)들은 벌크트랜지스터를 구성한다.
또한 상기 제3 및 제4불순물영역(24a)(24b)들과 반도체영역(24c) 및 제2게이트 절연막(23)과 제2게이트전극(22)은 박막트랜지스터를 구성한다.
그리고 상기 벌크트랜지스터와 박막트랜지스터는 상기 제1게이트전극(14)과 상기 제3불순물영역(24a)이 서로 접촉하므로써 전기적으로 연결된다.
상기 구성으로 된 종래의 반도체 소자를 이용한 SRAM의 제조방법을 도면에는 도시하지 않았지만 제4도를 참조하여 간략하게 설명하면 다음과 같다.
본 발명에 따른 SRAM셀은, 먼저 P형 반도체기판(11)을 준비하고, 상기 반도체기판(11)상에 필드산화공정에 의해 필드영역과 활성영역을 정의하는 필드산화막(12)을 형성한다.
그 다음 상기 필드영역을 제외한 활성영역의 반도체기판(11)상에 절연물질과 상기 절연물질상에 금속물질을 차례로 증착한다.
이어서 사진석판술(photolithography) 및 사진식각 공정에 의해 상기 절연물질 및 금속물질을 선택적으로 제거하여 제1게이트 절연막(13)과 제1게이트전극(14)을 형성한다.
그 다음 상기 제1게이트전극(14)을 마스크로 하여 상기 활성영역의 반도체기판(11) 양측에 저농도 불순물이온을 주입하여 저농도 불순물영역, 즉 LDD영역(15)을 형성한다.
이어서, 상기 제1게이트전극(14)을 포함한 반도체기판(11) 전면에 절연물질을 증착하고, 상기 제1게이트전극(14) 및 제1게이트 절연막(13) 측면에만 남도록 상기 절연물질을 선택적으로 제거하여 사이드월(side wall)(16)을 형성한다.
그 다음 상기 사이드월(16)과 제1게이트전극(14)을 마스크로 하여 상기 활성영역의 반도체기판(11)에 n+고농도 불순물이온을 주입하여 상기 저농도 불순물영역(15)과 연결되도록 제1 및 제2불순물영역(17)(18)들을 형성한다.
이때 상기 제1불순물영역(17)은 벌크트랜지스터의 소오스영역으로 사용하고, 상기 제2불순물영역(18)은 드레인영역으로 사용한다.
이어서 상기 사이드월(16)과 제1게이트전극(14) 및 반도체기판(11) 전면에 절연물질을 증착하여 층간절연막(21)을 형성한다.
그 다음 상기 제1게이트전극(14)이 노출되도록 상기 층간절연막(21)을 노광 및 형상공정에 의해 선택적으로 제거하여 콘택홀(미도시)을 형성한다.
이어서 상기 콘택홀을 포함한 층간절연막(21) 전면에 금속물질을 증착하고, 사진석판술(photolithography) 및 사진식각 공정에 의해 상기 금속물질을 선택적으로 제거하여 제2게이트전극(22)을 형성한다.
그 다음 제2게이트전극(22)을 포함한 층간절연막(21) 위에 절연물질을 증착하여 제2게이트 절연막(23)을 형성한다.
이어서 상기 제1게이트전극(14)의 노출된 표면을 포함한 층간절연막(21) 및 제2게이트 절연막(23) 위에 다결정 실리콘을 증착하여 활성층(24)을 형성한다.
그 다음 그 위에 감광막을 도포하고, 제3c도와 같이 별도의 오프셋 마스크를 이용한 노광 및 현상공정에 의해 상기 감광막을 선택적으로 제거하여 활성층(24)위에 오프셋영역을 정의한다.
이어서 오프셋영역을 정의한 감광막을 마스크로 하여 상기 활성층(24)에 불순물이온을 주입하여 제3 및 제4불순물영역(24a)(24b)을 각각 격리 형성한다.
또한 도면에는 도시하지 않았지만 상기 오프셋 영역 위에 남아 있는 감광막을 제거하여 오프셋영역(24c)을 형성한다.
상기와 같이 SRAM셀에 적용되는 종래의 반도체소자에 있어서는 다음과 같은 문제점이 있었다.
첫째, 종래의 반도체소자에 있어서는 트랜지스터의 오프셋영역 및 게이트전극을 형성하기 위해 별도의 마스크를 이용한 사진식각 공정이 필요하기 때문에 제조공정수가 증가하므로 공정이 복잡해진다.
둘째, 종래의 반도체소자에 있어서는 별도의 마스크를 이용하여 오프셋영역 및 게이트 전극 등을 형성하기 때문에 특히 고집적소자 제작시에는 이들 오프셋영역 및 게이트전극의 정확한 조절이 어려우므로 오프셋 및 게이트전극의 균일성이 감소한다.
셋재, 종래의 반도체 소자에 있어서는 불순물영역들이 동일 평면상에 나란하게 형성되기 때문에 반도체 기판상에서 트랜지스터가 차지하는 면적이 증가한다.
즉, 종래 반도체소자는 SRAM셀에 있어서 벌크트랜지스터 위에 상기 박막 트랜지스터를 적층하는 경우에 단위 트랜지스터가 차지하는 면적이 증가하므로 고집적소자에 사용하기에는 적합하지 못하다.
본 발명은 상기 종래의 제반 문제점을 해결하기 위하여 안출된 것으로, 오프셋영역 조절이 용이하여 오프셋 균일성을 높이고, 공정을 단순화할 수 있는 반도체소자 및 제조방법을 제공함에 그 목적이 있다.
또한 본 발명의 목적은 동일 평면상에서 트랜지스터가 차지하는 면적을 감소시켜 고집적소자에 적합하도록 한 반도체소자 및 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자는 기판; 상기 기판상에 형성되고, 콘택홀을 갖는 제1절연막; 상기 콘택홀 바닥에 형성된 제1불순물영역; 상기 콘택홀을 제외한 상기 제1절연막상에 형성된 제2불순물영역; 상기 콘택홀 측벽에 형성된 반도체영역; 상기 콘택홀 내의 제1불순물영역상에 형성된 제2절연막; 상기 제2절연막상에 형성된 게이트전극을 포함하여 구성된 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 제조방법은 기판을 준비하는 단계; 상기 기판상에 콘택홀을 갖는 제1절연막을 형성하는 단계; 상기 콘택홀을 포함한 제1절연막상에 활성층을 형성하는 단계; 상기 콘택홀 바닥 및 콘택홀을 제외한 상기 제1절연막상에 형성된 활성층 부분에 이온을 주입하여 제1 및 제2불순물영역을 각각 격리 형성하는 단계; 상기 콘택홀 바닥 위에 형성된 상기 제1불순물영역상에 제2절연막을 형성하는 단계; 상기 콘택홀 내의 제2절연막상에 게이트전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
본 발명에 따른 반도체소자를 첨부된 도면을 참조하여 상세히 설명한다.
제5도는 본 발명에 따른 반도체 소자의 단면도이다.
상기 도면에 따르면, 본 발명에 따른 반도체소자는 반도체기판(31)과, 상기 반도체기판(31)상에 형성되고 콘택홀(33)을 갖는 제1절연막(32)과, 상기 콘택홀(33) 바닥에 형성된 제1불순물영역(34a)과, 상기 콘택홀(33)을 제외한 상기 제1절연막(32)상에 형성된 제2불순물영역(34b)과, 상기 콘택홀(33) 측면에 형성된 반도체영역(34c)과, 상기 콘택홀(33) 바닥의 제1불순물영역(34a)상에 형성된 제2절연막(35a)과, 상기 제2절연막(35a)을 포함한 반도체영역(34a) 및 제2불순물영역(34b)상에 형성된 제3절연막(36)과, 상기 콘택홀(33) 내의 제3절연막(36)상에 형성된 게이트전극(37a)을 포함하여 구성된다.
여기서, 상기 제2절연막(35a)은 상기 콘택홀(33) 깊이보다 작은 두께로 형성되어 있다.
또한 상기 콘택홀(33) 내부에 트랜지스터 몸체가 형성되고, 상기 트랜지스터 몸체는 도면에는 도시하지 않았지만 실린더 형태로 되어 있다.
그리고 상기 제1불순물영역(34a)은 드레인영역을 이루고, 상기 제2불순물영역(34b)은 소오스영역을 이룬다.
또한 상기 반도체영역(34c)은 채널영역을 이루고, 상기 제1불순물영역(34a)과 제2불순물영역(34b)에 대해 수직을 이룬다.
그리고 상기 반도체영역(34c) 중 상기 제2절연막(35a)과 접촉되는 부분은 오프셋(offset)영역을 이룬다.
상기 구성으로 된 본 발명에 따른 반도체소자의 제조방법을 설명하면 다음과 같다.
제6a∼6h는 본 발명에 따른 반도체소자의 공정단면도이다.
본 발명에 따른 반도체소자의 제조방법은, 먼저 제6a도에 도시된 바와 같이 기판(31)을 준비하고, 상기 기판(31)상에 절연물질을 증착하여 제1절연막(32)을 형성한다.
그 다음 노광 및 현상공정에 의해 상기 제1절연막(32)을 선택적으로 제거하여 콘택홀(33)을 형성한다.
이어서 제6b도에 도시된 바와 같이, 상기 콘택홀(33)을 포함한 제1절연막(32)상에 다결정 실리콘을 증착하여 활성층(34)을 형성한다.
그 다음 제6c도에 도시된 바와 같이, 상기 활성층(34) 위에 불순물이온을 주입하여 상기 콘택홀(33) 바닥에 형성된 활성층(34) 부분에 제1불순물영역(34a)을 형성하고, 상기 콘택홀(33)을 제외한 제1절연막(32) 위에 형성된 활성층 부분에는 제2불순물영역(34b)을 형성한다.
또한 상기 콘택홀(33) 측벽에 형성된 활성층부분, 즉 불순물이온이 주입되지 않은 부분에는 반도체영역(34c)을 형성한다.
그 다음 제6d도에 도시된 바와 같이, 상기 활성층(34) 위에 절연물질을 증착하여 제2절연막(35)을 형성한다.
이어서, 제6e도에 도시된 바와 같이, 상기 제2절연막(35)을 상기 콘택홀(33) 내에만 맞도록 선택적으로 제거하여 오프셋(offset) 절연막(35a)을 형성한다.
이때, 상기 오프셋 절연막(35a) 두께만큼의 상기 반도체영역(34c) 부분은 오프셋영역을 이룬다.
즉, 오프셋영역은 상기 오프셋 절연막 두께에 의해 셀프얼라인된다.
그 다음 제6f도에 도시된 바와 같이, 상기 오프셋 절연막(35a)을 포함한 반도체영역(34c) 및 제2불순물영역(34b)의 노출된 표면에 절연물질을 증착하여 제3절연막(36)을 형성한다.
이어서 제6g도에 도시된 바와 같이, 상기 제3절연막(36) 위에 금속물질을 증착하여 도전층(37)을 형성한다.
그 다음 제6h도와 같이, 상기 도전층(37)을 상기 콘택홀(33) 내에만 남도록 선택적으로 제거하여 게이트전극(37a)을 형성한다.
상기와 같은 본 발명에 따른 반도체소자를 적용한 예인 SRAM셀을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제7도는 본 발명에 따른 반도체소자를 SRAM셀에 적용한 예로서, 제1도 A부의 SRAM셀의 일부단면도를 나타낸 것이다.
상기 도면에 따르면, 본 발명에 따른 반도체소자를 적용한 SRAM셀은 반도체기판(41)상에 필드산화막(42)과 활성영역을 정의해 주는 필드산화막(42)이 형성된다.
또한 사기 필드산화막(42)과 격리 형성된 활성영역의 반도체기판(41)상에 제1게이트 절연막(43)이 형성되고, 상기 제1게이트 절연막(43)상에는 제1게이트전극(44)이 형성된다.
그리고 상기 제1게이트전극(44) 양측면에 사이드월(side wall)(46)이 형성되고, 상기 사이드월(46) 양측의 반도체기판(41)에 제1 및 제2불순물영역(47)(48)들이 형성된다.
또한 상기 반도체기판(41)상에 상기 제1도전층(44)이 노출되도록 콘택홀(53)을 갖는 제1절연막(52)이 형성된다.
그리고 상기 콘택홀(53) 바닥에 상기 제1게이트전극(44)과 전기적으로 연결되도록 제3불순물영역(54a)이 형성되고, 상기 콘택홀(53)을 제외한 상기 제1절연막(52)상에는 제4불순물영역(54b)이 형성되며, 상기 콘택홀(53) 측벽에는 반도체영역(54 c)이 형성된다.
또한 상기 콘택홀(53) 내의 제3불순물영역(54a)상에는 상기 콘택홀(53) 깊이 보다 작은 두께를 갖는 제2절연막(55a)이 형성된다.
그리고 상기 제2절연막(55a)과 반도체영역(54c) 및 제4불순물영역(54b)상에는 제2게이트 절연막(56)이 형성된다.
또한 상기 콘택홀(53) 내의 제3절연막(56)상에는 제2게이트전극(57a)이 형성된다.
이렇게 구성되는 본 발명에 따른 반도체소자를 이용한 SRAM셀에 있어서, 상기 제1게이트 절연막(43)과 제1게이트전극(44) 및 제1, 2불순물영역(47)(48)들은 벌크트랜지스터를 구성하고, 상기 제3 및 제4불순물영역(54a)(54b)들과 반도체영역(54c) 및 제2게이트 절연막(56)과 제2게이트전극(57a)은 박막트랜지스터를 구성한다.
여기서 구성 벌크트랜지스터와 박막트랜지스터의 연결은 상기 제1게이트전극(44)과 상기 제3불순물영역(54a)에 의해 이루어진다.
상기 구성으로 된 본 발명에 따른 반도체 소자를 이용한 SRAM의 제조방법은 도면에는 도시하지 않았지만 제7도를 참조하여 간략하게 설명하면 다음과 같다.
본 발명에 따른 반도체소자를 이용한 SRAM 셀은 먼저 P형 반도체기판(41)을 준비하고, 상기 반도체기판(41)상에 필드산화공정에 의해 필드산화막(42)을 형성하여 필드영역과 활성영역을 정의한다.
그 다음 상기 필드영역을 제외한 활성영역의 반도체기판(41)상에 절연물질과 상기 절연물질상에 금속물질을 차례로 증착한다.
이어서 사진석판술(photolithography) 및 사진식각공정에 의해 상기 절연물질 및 금속물질을 선택적으로 제거하여 제1게이트 절연막(43)과 제1게이트전극(44)을 형성한다.
그 다음 상기 제1게이트전극(44)을 마스크로 하여 상기 활성영역의 반도체기판(41) 양측에 저농도 불순물이온을 주입하여 저농도 불순물영역, 즉 LDD영역(45)을 형성한다.
이어서, 상기 제1 게이트전극(44)을 포함한 반도체기판(41)전면에 절연물질을 증착하고, 상기 제1 게이트전극(44) 및 게이트 절연막(43)측면에만 남도록 상기 절연물질을 선택적으로 제거하여 사이드월(side wall)(46)을 형성한다.
그 다음 상기 사이드월(46)과 제1 게이트전극(44)을 마스크로 하여 상기 활성영역의 반도체기판(41)에 n+고농도 불순물이온을 주입하여 상기 저농도 불순물영역(45)과 연결되도록 제1 및 제2불순물영역(47)(48)들을 형성한다.
이때 상기 제1불순물영역(47)은 벌크트랜지스터의 소오스영역으로 사용하고, 상기 제2불순물영역(48)은 드레인영역으로 사용한다.
이어서 상기 사이드월(46)과 제1 게이트전극(44) 및 반도체기판(41)전면에 절연물질을 증착하여 제1절연막(52)을 형성한다.
그 다음 상기 제1 게이트전극(44)이 노출되도록 노광 및 현상공정에 의해 상기 제1절연막(52)을 선택적으로 제거하여 콘택홀(53)을 형성한다.
이어서 상기 콘택홀(53)을 포함한 제1절연막(52)위에 다결정 실리콘을 증착하여 활성층(54)을 형성한다.
그 다음 상기 콘택홀(53) 바닥과, 상기 콘택홀(53)을 제외한 제1절연막(52) 일부분위에 형성된 활성층(54)부분에 불순물 이온을 주입하여 제 3 및 제 4 불순물영역(54a)(54b)을 각각 형성한다.
또한 상기 콘택홀(53)측벽에 형성된 활성층부분, 즉 불순물이온이 주입되지 않은 부분에 반도체영역(54c)을 형성한다.
이때 상기 제 3 불순물영역(54a)은 박막트랜지스터 드레인영역으로 사용하고, 상기 제 4 불순물영역(54b)은 소오스영역으로 사용한다.
이어서 상기 활성층(54)위에 절연물질을 증착하고 상기 콘택홀(53)내에만 남도록 상기 절연물질을 건식식각 공정에 의해 선택적으로 제거하여 제2절연막(55a)을 형성한다.
그 다음 상기 콘택홀(53)내의 제2절연막(55a)을 포함한 반도체영역(54c) 및 제1절연막(52)위에 절연물질을 증착하여 제 2 게이트 절연막(56)을 형성한다.
이어서 상기 제 2 게이트 절연막(56)위에 금속물질을 증착하고 상기 콘택홀(53)내에만 남도록 상기 금속물질을 선택적으로 제거하여 제 2 게이트전극(57a)을 형성한다.
상기와 같이 SRAM셀에 적용되는 본 발명에 따른 반도체소자에 있어서는 다음과 같은 특징들이 있다.
첫째, 본 발명에 따른 반도체소자에 있어서는 별도의 마스크 없이 콘택홀 바닥에 형성되는 절연막에 의해 트랜지스터의 오프셋영역이 조절되므로 오프셋영역의 균일성이 증대된다.
둘재, 본 발명에 따른 반도체소자에 있어서는 오프셋영역 및 게이트전극 형성시에 별도의 마스크 없이도 절연막 및 콘택홀을 이용하여 셀프얼라인(self-align)이 가능하므로 마스크 공정수가 줄어들어 공정을 단순화할 수 있다.
셋째, 본 발명에 따른 반도체소자에 있어서는 콘택홀의 폭에 의해 트랜지스터의 채널폭이 결정되고, 콘택홀의 절연막 두께에 의해 트랜지스터의 채널길이가 결정되기 때문에 오정렬(misalignment)없이 트랜지스터 제작이 가능하므로 제작수율이 높아진다.
넷째, 본 발명에 따른 반도체소자에 있어서는 트랜지스터 몸체(즉 게이트전극, 채널영역, 제1 및 제2불순물영역)가 콘택홀내부에 형성되기 때문에 동일 평면상에서 트랜지스터가 차지하는 면적이 감소되므로 고집적소자 제작에 사용하기 적합하다.

Claims (18)

  1. (정정) 기판; 상기 기판상에 형성되고, 콘택홀을 갖는 제1절연막; 노출된 콘택홀 바닥면 측면 그리고 제1절연막상에 걸쳐서 형성되는 활성층; 상기 콘택홀 바닥에 형성된 활성층내에 형성되는 제1불순물영역; 상기 제1절연막상에 형성된 활성층내에 형성되는 제2불순물영역; 상기 제1불순물영역상에 콘택홀보다 작은 두께로 형성된 제2절연막; 상기 제2절연막에 접하는 부분의 활성층내에 형성되는 오프셋 영역 및 오프셋 영역을 제외한 콘택홀 측면의 활성층내에 형성되는 채널 영역; 상기 제2절연막상에 콘택홀을 매립하고 형성되는 게이트전극을 포함하여 구성된 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 제1불순물영역은 드레인영역을 이루는 것을 특징으로 하는 반도체소자.
  3. 제1항에 있어서, 상기 제2불순물영역은 소오스영역을 이루는 것을 특징으로 하는 반도체소자.
  4. 제1항에 있어서, 상기 채널영역은 제1불순물영역과 제2불순물영역에 수직으로 형성되어 있는 것을 특징으로 하는 반도체소자.
  5. 제1항에 있어서, 상기 콘택홀내의 제2절연막과 게이트전극 사이에 제3절연막이 형성되어 있는 것을 특징으로 하는 반도체소자.
  6. 기판; 상기 기판상에 격리형성된 필드영역과 활성영역; 상기 활성영역의 기판상에 형성된 게이트 절연막과 상기 게이트 절연막상에 형성된 제1 도전층; 상기 제1 도전층 양측의 기판에 형성된 제1 및 제2불순물영역들; 상기 기판상에 형성되고, 상기 제1 도전층상측이 노출되도록 콘택홀을 갖는 제1절연막; 상기 콘택홀 바닥에 형성되고, 상기 제1 도전층과 전기적으로 연계된 제 3 불순물영역; 상기 콘택홀을 제외한 제1절연막상에 형성된 제 4 불순물영역; 상기 콘택홀측면에 형성된 반도체영역; 상기 콘택홀내의 제 3 불순물영역상에 형성되고, 상기 콘택홀 깊이보다 작은 두께를 갖는 제2절연막; 상기 제2절연막과 반도체영역 및 제 4 불순물영역상에 형성된 제3절연막; 상기 콘택홀내의 제3절연막상에 형성된 제 2 도전층을 포함하여 구성되는 것을 특징으로 하는 반도체소자.
  7. 제6항에 있어서, 상기 게이트 절연막과 제1 도전층 및 제1 및 제2불순물영역은 벌크트랜지스터를 구성하는 것을 특징으로 하는 반도체소자.
  8. 제6항에 있어서, 상기 제 3 및 제 4 불순물영역과 제3절연막 및 제 2 도전층은 박막트랜지스터를 구성하는 것을 특징으로 하는 반도체소자.
  9. 기판을 준비하는 단계; 상기 기판상에 콘택홀을 갖는 제1절연막을 형성하는 단계; 상기 콘택홀을 포함한 제1절연막상에 활성층을 형성하는 단계; 상기 콘택홀 바닥 및 콘택홀을 제외한 상기 제1절연막상에 형성된 활성층 부분에 이온을 주입하여 제1 및 제2불순물영역들을 각각 형성하고, 상기 콘택홀 측면에 형성된 활성층부분에 반도체영역을 형성하는 단계; 상기 콘택홀 바닥위의 상기 제1불순물영역상에 제2절연막을 형성하는 단계; 상기 콘택홀내의 상기 제2절연막상에 게이트전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제9항에 있어서, 상기 게이트전극을 형성하기전 공정으로 상기 제2절연막을 포함한 활성층상에 제3절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 제10항에 있어서, 상기 제3절연막은 게이트 절연막으로 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제11항에 있어서, 상기 콘택홀깊이는 채널영역 길이를 결정하는 것을 특징으로 하는 반도체소자의 제조방법.
  13. 제9항에 있어서, 상기 제2절연막은 활성층위에 절연물질을 증착하고 상기 절연물질을 콘택홀내에만 남도록 제거하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제9항에 있어서, 상기 제2절연막은 오프셋영역을 형성하기 위해 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
  15. 제9항에 있어서, 상기 제2절연막은 상기 콘택홀 깊이보다 작은 두께를 갖도록 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  16. 제9항에 있어서, 상기 콘택홀측벽에 형성된 반도체영역은 채널영역으로 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
  17. 제9항에 있어서, 상기 게이트전극은 제 21 절연막위에 금속물질을 증착하고 상기 금속물질을 콘택홀내의 제2절연막상에만 남도록 선택적으로 제거하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  18. 기판을 준비하는 단계; 상기 기판상에 필드영역과 활성영역을 격리 형성하는 단계; 상기 활성영역의 기판상에 게이트 절연막과 상기 게이트 절연막상에 제1 게이트 전극을 형성하는 단계; 상기 제1 게이트전극 양측의 기판에 제1 및 제2불순물영역들을 형성하는 단계; 상기 기판상에 상기 제1 게이트전극 상측이 노출되도록 콘택홀을 갖는 제1절연막을 형성하는 단계; 상기 콘택홀을 포함한 제1절연막상에 활성층을 형성하는 단계; 상기 콘택홀 바닥 및 콘택홀을 제외한 제1절연막상에 형성되는 활성층상에 불순물이온을 주입하여 제 3 및 제 4 불순물영역을 형성하고, 상기 콘택홀측벽에 형성된 활성층부분에 반도체영역을 정의하는 단계; 상기 제 3 불순물영역상에 상기 콘택홀 깊이보다 작은 두께를 갖는 제2절연막을 형성하는 단계; 상기 제2절연막과 상기 활성층의 노출된 표면에 제3절연막을 형성하는 단계; 상기 콘택홀내의 제3절연막상에 제 2 게이트전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 제조방법.
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