KR100292044B1 - 액정표시장치제조방법 - Google Patents

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Abstract

본 발명은 액정표시장치 제조방법에 관한 것으로, 게이트전극 형성용 감광막 패턴과 이를 마스크로 하여 과도식각하여 형성된 게이트전극을 이용하여 활성층에 엘디디 영역을 형성한다. 이를 위하여 본 발명은 동일 기판에 화소부 TFT와 회로부 제 1 형 TFT 및 제 2 형 TFT로 구현되는 액정표시장치의 제조방법에 있어서, 기판에 각각의 활성층을 형성하고, 상기 활성층 상에 제 1 절연막, 제 1 금속층 및 감광막을 순차적으로 형성하고, 상기 감광막을 사진식각하여 감광막패턴을 형성하고, 상기 감광막패턴을 마스크로 하여 상기 제 1 금속층을 과도식각하여 게이트전극을 형성하고, 상기 각각의 감광막패턴을 마스크로하여 상기 각각의 활성층에 제 1 도 전형의 고농도 불순물을 도핑하고, 상기 감광막패턴을 제거하고, 상기 회로부의 제 1 형 TFT의 활성층에 제 1 도전형의 고농도 불순물 영역을 형성하고, 상기 회로부의 제 2 형 TFT의 활성층에 제 2 도전형의 고농도 불순물 영역을 형성하고, 상기 회로부의 제 2 형 TFT의 활성층에 제 2 도전형의 고농도 불순물 영역을 형성하는 단계를 포함하여 이루어지며, 좌우측의 균일한 엘디디 영역을 형성할 수 있다.

Description

액정표시장치 제조방법
본 발명은 액정표시장치 제조방법에 관한 것으로 특히, 화소부에 형성되는 박막트랜지스터에 균일한 엘디디 영역을 형성할 수 있도록 한 액정표시장치 제조방법에 관한 것이다.
일반적으로 다결정 실리콘 박막트랜지스터(TFT; Thin Film Transistor, 이하 박막트랜지스터를 TFT라 한다)를 사용하는 액정표시장치는 유리기판 상에 구동회로부와 화소부가 함께 내장된 구조를 취하고 있다. 그런데 구동회로부의 TFT는 다결정 실리콘의 특성상 빠른 주파수에서 스위칭이 가능하지만, 화소부의 화소 스위치용 TFT에서는 그 오프(off) 상태의 드레인 전류값이 크기 때문에 오프 상태에서의 누설 전류가 크다. 따라서 화소부에서의 TFT를 엘디디 (LDD; Lightly Doped Drain)구조, 오프셋(offset 구조 혹은, 듀얼 게이트(dual gate) 구조 등으로 형성하여 오프 전류를 낮추기도 한다.
도 1a 부터 도 1d는 종래의 기술에 의한 액정표시장치의 제조공정도를 나타낸 것이다. 도면에서 좌측(A 부분)은 화소부 TFT를, 우측(B 부분)은 회로부 TFT를 나타낸 것이다. 회로부 TFT는 CMOS(Complimentary Metal Oxide Silicon)구조를 가지고 있기 때문에, n형 TFT와 p형 TFT가 전기적으로 연결되는 구조로 형성된다. 도 1a를 참조하면, 절연기판(100) 상에 다결정 실리콘층을 형성한 후, 이 다결정 실리콘층을 사전식각하여 화소부 TFT용 활성층(10)과 회로부의 n형 TFT용 활성층(20) 및 p형 TFT용 활성층(20')을 각각 형성한다. 이때 다결정 실리콘층은 다결정 실리콘을 증착하여 형성하거나, 기판 위에 비정질 실리콘층을 증착한 후, 이 비정질 실리콘층에 레이저 등의 에너지를 조사하여 다결정화하여 형성한다.
이어서, 기판 전면에 절연막과 금속층을 연속적으로 형성한다. 이후, 금속층을 사진식각하여 화소부 TFT용 게이트전극(12)과 회로부의 n형 TFT용 게이트전극(22) 및 p형 TFT용 게이트전극(22')을 각각 형성한다. 이후, 이 게이트전극들을 마스크로 하여 그 하단에 있는 절연막을 식각하여 화소부 TFT용 게이트절연막(11)과 회로부의 n형 TFT용 게이트절연막(21) 및 p형 TFT용 게이트절연막(21')을 각각 형성한다. 이때 절연막은 화학기상증착(chemical vapor deposition)법 등에 의하여 산화 실리콘 혹은 질화실리콘을 증착하여 형성할 수 있다. 또한, 금속층은 스퍼터링(sputtering)법 등에 의하여 알미늄 혹은 크롬등을 증착하여 형성할 수 있다. 미설명 도면부호(10C)(20C)(20'C)는 각각의 게이트전극의 형성에 의하여 정의되는 각각의 활성층 영역에서의 채널영역을 나타낸다.
도 1b를 참조하면, 노출된 기판 전면에 감광막을 형성한 후, 선택노광 및 현상작업을 진행하여 화소부 TFT용 활성층(10) 상에 게이트전극(11) 및 그 주변부를 덮는 감광막패턴(P)과, 회로부 p형 TFT용 활성층(21')을 전부 덮는 감광막패턴(P)을 형성한다.
이후, 고농도 n형 이온을 사용하는 n+ 도핑 공정을 실시하여 화소부 TFT용 활성층(10)에 소오스영역(10S)과 드레인영역(10D)을 형성하고, 회로부의 n형 TFT용 활성층(20)에 소오스영역(20S)과 드레인영역(20D)을 형성한다. 이때 화소부 TFT용 활성층(10)과 회로부 p형 TFT용 활성층(21') 상에 형성된 감광막패턴(P)이 고농도 n형 이온을 블로킹하는 마스크로 작용한다. 따라서, 화소부 TFT용 활성층(10) 내의 소오스영역(10S)과 채널영역(10C) 사이, 및 드레인영역(10D)과 채널영역(10C) 사이에는 n+ 이온으로 도핑되지 않은 영역이 존재하게 된다. 이후, 다음 공정을 위해 감광막패턴(P)을 제거한다.
도 1c를 참조하면, 노출된 기판 전면에 감광막을 형성한 후, 선택노광 및 현상작업을 진행하여 화소부 TFT용 활성층(10)과 회로부의 n형 TFT용 활성층(20)을 전부 덮는 감광막패턴(P)을 형성한다.
이후, 고농도 p형 이온을 사용하는 p+ 도핑 공정을 실시하여 회로부 p형 TFT용 활성층(20')에 소오스영역(20'S)과 드레인영역(20'D)을 형성한다. 이때 화소부 TFT용 활성층(10)과 회로부 n형 TFT용 활성층(20) 상에 형성된 감광막패턴(P)은 고농도 p형 이온을 블로킹하는 마스크로 작용한다. 따라서, 회로부에서 감광막 패턴이 형성되지 않은 p형 TFT용 활성층(20')에만 채널영역(20'C)의 좌우에 접하는 소오스영역(20'S)과 드레인영역(20'D)이 형성된다. 이때 형성되는 소오스영역(20'S)과 드레인영역(20'D)은 p+이온으로 형성된다. 이후, 다음 공정을 위해 감광막 패턴을 제거한다.
도 1d를 참조하면, 저농도 n형 이온을 사용하는 n- 도핑 공정을 실시하여 화소부 TFT용 활성층(10)의 비도핑영역에 저농도 n형 이온으로 형성되는 엘디디영역(10L)을 형성한다. 화소부 TFT용 소오스영역(10S)과 드레인영역(10D) 및 회로부 n형 TFT용 소오스영역(20S)과 드레인영역(20D)은 이미 고농도 n형 이온으로 형성되어 있고, 회로부 p형 TFT용 소오스영역(20'S)과 드레인영역(20'D)은 이미 고농도 p형 이온으로 형성되어 있다. 이들 영역은 모두 고농도를 가지는 이온 영역이기 때문에, n- 도핑 공정시 그 농도변화에 영향을 받지 않는다.
이후, 화소부 TFT에는 소오스전극, 드레인전극 및 화소전극을 형성하고, 회로부에는 n형 TFT와 p형 TFT를 CMOS 구조로 연결되도록 형성하는 등의 후속공정을 진행하여 액정표시장치의 제조를 완료한다.
상술한 바와 같이, 종래의 기술에서는 도 1b에 보인 바와 같이, 화소부 TFT에 엘디디 영역이 고농도의 n형 이온으로 도핑되는 것을 블로킹하기 위한 감광막 패턴을 형성한다. 즉, 게이트 영역 주위의 활성층에 형성될 엘디디 영역을 고려하여 화소부 TFT용 활성층 상에 감광막 패턴을 형성한다. 이때, 채널영역의 좌우에 위치하는 엘디디 영역은 균일하도록 형성해야 하는데, 이는 액정표시장치의 전압인가 방식의 특성상, 주사선에 인가되는 바이어스의 극성이 일정 주기를 가지고 전환되기 때문이다. 그런데 감광막 패턴을 형성하는 공정은 감광물질을 도포하고, 여기에 포토 마스크를 정렬하여 노광하고, 현상하는 등의 일련의 포토 공정을 거쳐야 한다. 따라서 감광막 패턴을 형성하는 과정에서 포토 마스크의 정렬 에러로 인하여 최소 2㎛정도의 정렬마진을 고려해야 한다. 그러나 이 크기의 정렬 오차는 박막트랜지스터에서 채널영역의 좌우에 형성되는 엘디디 영역의 크기를 비대칭적으로 형성하게 한다. 또한, 엘디디 영역의 크기를 2㎛ 이하로 형성하는 것을 불가능하게 하기 때문에 온(on) 상태에서의 TFT의 전류를 감소시킨다. 이는 엘디디 영역이 온 상태에서는 저항역할을 하기 때문이다.
본 발명은 게이트전극 형성용 감광막 패턴과 이를 사용하여 형성된 게이트전극을 이용하여 좌우측이 균일한 엘디디 영역을 형성하고, 엘디디 영역을 최소 1㎛정도의 미세 크기를 가지도록 하는 액정표시장치의 제조방법을 제공하려 하는 것이다.
이를 위하여 본 발명은 기판 상에 화소부 TFT를 위한 활성층, 회로부 제1형 TFT를 위한 활성층 및 회로부 제2형 TFT를 위한 활성층을 형성하는 단계와, 상기 활성층들을 포함하는 기판의 노출된 전면에 제1절연막과 제1금속층을 순차적으로 형성하는 단계와, 상기 제1금속층 상에 상기 각 TFT의 게이트전극을 형성하기 위한 감광막패턴을 형성하는 단계와, 상기 감광막패턴을 마스크로하여 상기 제1금속층을 과도식각하여 에지부분이 상기 감광막패턴의 안쪽에 위치하도록 형성되는 게이트전극을 상기 각 활성층 상부에 각각 형성하는 단계와, 상기 감광막패턴을 마스크로 하여 상기 각 활성층에 제1도전형의 고농도 불순물을 도핑하는 단계와, 상기 감광막패턴을 제거하는 단계와, 상기 회로부 제1형 TFT의 활성층의 노출된 부분에 제1도전형의 고농도 불순물을 도핑하는 단계와, 상기 회로부 제2형 TFT의 활성층의 노출된 부분에 제2도전형의 고농도 불순물을 도핑하는 단계를 포함하는 액정표시장치 제조방법을 제공한다.
이때, 게이트전극용 감광막 패턴과 게이트전극의 크기 차이가 엘디디 영역의 크기가 된다. 따라서 금속층을 과도식각한 만큼 엘디디 영역의 크기가 결정되는 것이다.
제1a도 내지 제1d도는 종래 기술에 의한 액정표시장치의 제조공정도.
제2a도 내지 제2g도는 본 발명에 의한 액정표시장치의 제조공정도.
도 2a 부터 도 2e는 본 발명에 의한 액정표시장치 제조방법의 실시예를 나타낸 것이다. 도면에서 좌측은 화소부 TFT를, 우측은 회로부 TFT를 나타낸다. 회로부 TFT는 CMOS 구조를 가지고 있기 때문에, n형 TFT와 p형 TFT가 전기적으로 연결되는 구조로 형성된다.
도 2a를 참조하면, 절연기판(200) 상에 다결정 실리콘층을 형성한 후, 이 다결정 실리콘층을 사진식각하여 화소부 TFT용 활성층(50)과 회로부의 n형 TFT용 활성층(60) 및 p형 TFT용 활성층(60')을 각각 형성한다. 이 때 다결정 실리콘층은 다결정 실리콘을 증착하여 형성하거나, 기판 위에 비정질 실리콘층을 증착한 후, 이 비정질 실리콘층에 레이저 등의 에너지를 조사하여 다결정화하여 형성한다.
이어서, 기판 전면에 절연막(61ℓ), 금속층(62ℓ) 및 감광막을 연속적으로 형성한다. 절연막(61ℓ)은 화학기상증착(chemical vapor deposition)법등에 의하여 산화실리콘 혹은 질화실리콘을 증착하여 형성할 수 있다. 또한, 금속층(62ℓ)은 스퍼터링(sputtering)법등에 의하여 크롬, 탄탈륨 혹은 티타늄 등의 금속물질을 증착하여 형성하는데, 그 하부에 위치하는 절연막의 식각에 대하여 식각 선택비가 높은 물질을 사용하는 것이 좋다. 이후, 감광막을 노광 및 현상하여 금속층(62ℓ) 상에 감광막패턴(PG)을 형성한다. 이때 감광막패턴(PG)은 게이트 전극을 형성함과 동시에, 활성층에 엘디디 영역을 정의하기 위한 것이다.(이하 "게이트전극 형성용 감광막 패턴"이라 한다)
도 2b를 참조하면, 게이트전극 형성용 감광막패턴(PG)을 마스크로 하여 그 하부에 위치하는 금속층(62ℓ)을 습식식각하여 게이트전극(62)을 형성한다. 이때, 게이트전극(52)(62)(62')이 게이트 전극 형성용 감광막패턴(PG)에 대하여 그 안쪽에 형성되도록 금속층(62ℓ)을 과도식각한다. 또한, (인산 + 질산 + 초산 + 물)의 혼합으로 이루어진 통상적인 혼산을 사용하여 습식식각 공정을 진행한다. 습식식각을 진행한 결과, 게이트전극 형성용 감광막패턴(PG)은 각 게이트전극(52)(62)(62')의 상단에 캡(cap) 형상으로 위치한다. 금속층을 식각하는 식각액에 대해 그 하부에 있는 절연막은 식각선택비가 높기 때문에 게이트전극 형성용 감광막패턴(PG)의 에지부분에서부터 게이트전극의 에지부분까지의 길이, 즉, 활성층에 정의되는 엘디디 영역의 길이는 "t"로 같게 된다. 그리고 이 길이는 금속층의 식각되는 정도에 의해 결정되며, 결국, 이 길이는 식각시간에 의해 그 길이 조절이 가능하다. 따라서 엘디디 영역의 길이를 최소 1㎛정도로하여 형성할 수 있다. 미설명 도면부호(50C)(60C)(60'C)는 각각의 게이트전극의 형성에 의하여 정의되는 각각의 활성층 영역에서의 채널영역을 나타낸다.
도 2c를 참조하면, 고농도 n형 이온을 사용하는 n+ 도핑공정을 실시하여 각각의 활성층(50)(60)(60') 내에 n+ 영역을 형성한다. 통상적인 경우 n+ 도핑 공정은 1019~21/cm3정도의 이온 농도로 진행된다. 각 게이트전극의 상단에 위치하는 게이트전극 형성용 감광막패턴(PG)은 그 하단의 활성층 부분에 고농도의 n형 이온이 주입되는 것을 막고 있다. 따라서 n+ 도핑 결과, 각각의 활성층 내에 형성되는 n+ 영역과 채널영역(50C)(60C)(60'C) 사이에는 비도핑영역(*)이 존재하게 된다. 이는 게이트 전극 형성용 감광막패턴(PG)이 활성층 상부에서 채널영역보다 더 큰 범위를 블로킹하고 있기 때문이다. 이때 화소부 TFT용 활성층(50)에 형성되는 n+ 영역은 소오스영역(50S)과 드레인영역(50D)이 된다.
도 2d를 참조하면, 게이트전극의 상단에 형성된 감광막 패턴을 모두 제거한 후, 노출된 게이트전극을 마스크로 하여 그 하부에 있는 절연막(61ℓ)을 식각하여 게이트절연막(51)(61)(61')을 각각 형성한다. 이어서, 저농도의 n형 이온을 사용하는 n- 도핑공정을 실시하여 각각의 활성층의 비도핑영역(*)에 n- 영역을 형성한다. 통상적인 경우, n- 도핑 공정은 1015~18/cm3정도의 이온 농도로 진행된다. 도핑 결과, 각 활성층에는 채널영역(50C)(60C)(60'C) 양측에 n+ 영역과 n- 영역이 나란히 위치하게 된다. 즉, 고농도 n형으로 형성된 n+ 영역은 낮은 이온 농도로 진행되는 n- 도핑에 영향을 받지 않는다. 그대신, 비도핑 영역(*)에만 이온 도핑이 이루어져서 n-영역으로 된다. 이때 화소부 TFT용 활성층(50)에 형성되는 n- 영역은 엘디디 영역(50L)이 된다.
이때 n- 도핑 공정을 생략함으로써, 비도핑 영역(*)을 오프셋 영역으로하여 화소부 TFT를 오프셋 구조로 형성할 수 있다. 이 경우, 활성층에 n- 도핑을 하기 위하여 실시하는 절연막(61ℓ) 식각공정을 생략할 수 있다.
도 2e를 참조하면, 노출된 기판 전면에 감광막을 형성한후, 노광 및 현상 작업을 진행하여 회로부의 n형 TFT만을 노출시키는 감광막 패턴(P)을 형성한다. 이후, 전면에 고농도의 n형 이온을 사용하는 n+ 도핑 공정을 실시하여 회로부의 n형 TFT의 활성층 상에 n+로 형성되는 소오스(60S)와 드레인영역(60D)을 형성한다. 즉, 회로부의 n형 TFT의 활성층에 위치한 저농도의 이온 영역인 n- 영역을 고농도 이온 영역인 n+ 영역으로 전환한다. 이후, 다음 공정을 위해 감광막 패턴을 제거한다.
도 2f를 참조하면, 노출된 기판 전면에 감광막을 형성한후, 노광 및 현상 작업을 진행하여 회로부의 p형 TFT만을 노출시키는 감광막 패턴(P)을 형성한다. 이어서, 전면에 고농도 p형 이온을 사용하는 p+ 도핑 공정을 실시하여 회로부의 p형 TFT의 활성층 상에 p+로 형성되는 소오스영역(60'S)과 드레인영역(60'D)을 형성한다. 즉, 회로부의 p형 TFT의 활성층의 n+ 영역과 n- 영역을 p+ 영역으로 전환한다. 이때 n+ 영역이 p+ 영역으로 전환될 수 있도록 p+ 도핑시, p형 이온의 이온 농도를 충분히 높게 한다. 상술한 바와 같은 도핑방식을 카운터도핑(counter doping)방식이라 하는데, n+ 영역은 1019~21/cm3정도의 이온 농도로 진행되는 도핑공정에 의하여 형성한 것이므로, p+ 도핑 공정은 이보다 큰 이온 농도로 진행하는 것이 좋다.
도 2g를 참조하면, 상술한 공정을 진행한 후, 감광막 패턴을 제거한다.
이어서, 화소부 TFT에는 소오스전극, 드레인전극 및 화소전극을 형성하고, 회로부에는 n형 TFT와 p형 TFT를 CMOS 구조로 연결되도록 형성하는 등의 후속공정을 진행하여 액정표시장치의 제조를 완료한다.
본 발명은 도 2e 공정과 도 2f 공정의 순서를 바꾸어 진행함으로써, p+ 카운터 도핑을 먼저 실시하고, 다음에 n+ 도핑을 실시할 수 있다. 즉, 회로부에서 p형 TFT를 먼저 형성하고, n형 TFT를 그후에 형성할 수 있다.
또한, 도 2c와 도 2d 공정에서 p형 이온으로 도핑공정을 실시하여 화소부 TFT를 p형으로 형성할 수 있다. 물론 이 경우, 도 2f에서 보인 카운터 도핑은 p형 이온으로 진행하는 것이 아니라 n형 이온으로 진행하여야 한다.
상술한 바와 같이 본 발명은 엘디디 영역을 게이트전극 형성용 감광막 패턴과 이 감광막 패턴을 마스크로 하여 그 하부에 있는 금속층을 과도식각하여 형성되는 게이트전극을 이용하여 정의한다. 이러한 식각공정은 등방성으로 진행되고, 금속층을 식각하는 식각액에 대해 그 하부에 있는 절연막은 식각선택비가 높기 때문에 감광막패턴의 양끝에서부터 게이트전극까지의 길이는 같게 된다.
따라서 본 발명은 게이트 전극 형성용 감광막 패턴의 에지에서부터 게이트전극의 에지까지의 길이로 정의되는 엘디디 영역을 균일하게 형성할수 있다. 또한, 이 길이는 적절하게 조절할수 있기 때문에 최소 1㎛ 정도의 미세크기를 가지는 엘디디 영역을 형성할 수 있다.

Claims (6)

  1. 기판 상에 화소부 TFT를 위한 활성층, 회로부 제 1형TFT를 위한 활성층 및 회로부 제 2형 TFT를 위한 활성층을 각각 형성하는 단계와, 상기 활성층들을 포함하는 기판의 노출된 전면에 제 1절연막과 제 1금속층을 순차적으로 형성하는 단계와, 상기 제 1금속층 상에 상기 각 TFT의 게이트전극을 형성하기 위한 감광막패턴을 형성하는 단계와, 상기 화소부 및 회로부 각각의 활성층 상에 상기 감광막패턴을 마스크로 하여 상기 제 1금속층을 과도식각하여 에지부분이 상기 감광막패턴의 안쪽에 위치하는 게이트전극을 각각 형성하는 단계와, 상기 감광막패턴을 마스크로 하여 상기 각각의 활성층에 제 1도전형의 고농도 불순물을 도핑하는 단계와, 상기 감광막패턴을 제거하는 단계와, 상기 화소부 및 회로부를 포함한 기판 전면에 제 1도전형의 저농도 불순물을 도핑하는 단계와, 상기 회로부 제 1형 TFT의 활성층의 노출된 부분에 제 1도전형의 고농도 불순물을 도핑하는 단계와, 상기 회로부 제 2형 TFT의 활성층의 노출된 부분에 제 2도전형의 고농도 불순물을 도핑하는 단계를 포함하는 액정표시장치 제조방법.
  2. 청구항 1 에 있어서, 상기 감광막 패턴을 제거한 후, 상기 제 1절연막에 상기 각각의 게이트전극을 마스크로 하는 식각공정을 실시하여 상기 화소부 및 회로부 각각의 활성층 상에 게이트절연막을 각각 형성하는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치 제조방법.
  3. 청구항 1에 있어서, 상기 제 1금속층에 실시되는 식각공정은 (인산 + 질산 + 초산 + 물)의 혼합으로 이루어진 혼산액을 식각액으로 사용하여 등방성 습식식각으로 하는 것을 특징으로 하는 액정표시장치 제조방법.
  4. 청구항 1 에 있어서, 상기 회로부 제 1형 TFT는 n형 채널을 가지는 것이 특징인 액정표시장치 제조방법.
  5. 청구항 1 에 있어서, 상기 제 1 도전형은 n형인 것이 특징인 액정표시장치 제조방법.
  6. 청구항 1에 있어서, 상기 제 1도전형 고농도 불순물의 도핑단계 및 상기 제 2도전형 고농도 불순물의 도핑단계는, 상기 화소부 TFT의 활성층 및 상기 회로부 제 2형 TFT의 활성층을 덮되, 상기 회로부 제 1형 TFT의 활성층을 노출시키는 제 1감광막패턴을 형성하는 공정과, 상기 제 1감광막패턴을 도핑마스크로 하여 상기 회로부 제 1형 TFT의 활성층의 노출된 부분에 상기 제 1도전형의 고농도 불순물을 도핑하는 공정과, 상기 제 1감광막패턴을 제거하는 공정과, 상기 화소부 TFT의 활성층 및 상기 회로부 제 1형 TFT의 활성층을 덮되, 상기 회로부 제 2형 TFT의 활성층을 노출시키는 제 2감광막패턴을 형성하는 공정과, 상기 제 2감광막패턴을 도핑마스크로 하여 상기 회로부 제 2형 TFT의 활성층의 노출된 부분에 상기 제 2도전형의 고농도 불순물을 도핑하는 공정과, 상기 제 2감광막패턴을 제거하는 공정을 포함하여 이루어지는 액정표시장치 제조방법.
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