KR0161737B1 - 모스 전계 효과 트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 모스 전계 효과 트랜지스터의 제조 방법에 관한 것으로, 트랜지스터의 채널영역에 다수의 홈을 그 홈의 표면을 따라 게이트 전극을 형성하여 트랜지스터의 유효 게이트 넓이를 증가시킴으로써, 트랜지스터의 특성열화 없이도 구동전류의 사용량을 크게 개선한다.
Description
제1a도 및 제1b도는 종래의 모스 전계 효과 트랜지스터의 평면도 및 단면도.
제2a도 및 제2b도는 본 발명의 실시예에 따른 모스 전계 효과 트랜지스터의 평면도 및 단면도.
제3a도 내지 제3e도는 본 발명의 실시예에 따른 모스 전계 효과 트랜지스터의 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
1, 11 : p형의 반도체 기판 2, 12 : 소자분리막
3, 13 ; 소오스 4, 14 : 드레인
5, 15 : 게이트 6, 16 : 콘택홀
17 : 트랜치
본 발명은 모스 전계 효과 트랜지스터의 제조 방법에 관한 것으로, 특히 트랜지스터의 채널영역에 다수의 홈을 파서 그 홈의 표면을 따라 게이트 전극을 형성하여 트랜지스터의 유효 게이트 넓이를 증가시킴으로써, 트랜지스터의 특성열화 없이도 구동전류의 사용량을 크게 개선할 수 있는 모스 전계 효과 트랜지스터의 제조 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 트랜지스터의 구동능력을 높이기 위한 노력이 계속되고 있다. 모스 전계 효과 트랜지스터의 경우, 구동전류는 채널길이에 반비례하고 게이트 너비에 비례하며, 게이트 절연막의 두께에 반비례하는 값을 갖는다.
트랜지스터의 크기가 작아짐에 따라 게이트의 길이는 소자의 집적도 및 구동전류 향상에 밀접한 관계를 가지게 되었으며 게이트의 구동능력 향상을 위해 게이트의 절연막을 감소시키는 데 주력해 왔다.
여기서, 구동전류와 정비례하는 관계를 갖는 게이트 너비에 관하여 살펴보기로 하자.
많은 양의 구동전류를 필요로 하며 트랜지스터의 게이트 너비가 게이트 길이베 비해 통상 1000 - 100000배 가량되는 출력버퍼, 클럭구동회로 및 반도체 기억소자의 블럭 셀(block cell) 및 블럭 셀 사이의 여유공간이 좁은 주변회로와 같은 경우에 상기 게이트 너비를 배가한다면, 원하는 구동전류를 배가하게 되어 결국 장치의 집적도 개선에 큰 효과를 볼 수 있다.
특히, 상보형 모스 전계 효과 트랜지스터의 경우에 있어서 N형의 트랜지스터의 전자 이동도가 P형 트랜지스터의 전자 이동도에 비하여 2배 가량 크기 때문에 N형 트랜지스터의 게이트 너비에 비하여 통상 2 - 2.5배의 게이트 너비를 갖는 P형 트랜지스터를 사용하였다. 따라서, 이 경우에도 주어진 면적에서 게이트 너비를 배가 시키는 노력이 필요하다고 할 것이다.
종래의 모스 전계 효과 트랜지스터를 설명하면 다음과 같다.
제1a도 내지 제1b도는 종래의 모스 전계 효과 트랜지스터의 평면도 및 단면도이다.
제1a도는 반도체 기판(1)의 상부에 소자분리막(2)으로 둘러싸이는 액티브 영역이 구비되고, 좌우 방향으로 길게 연장되는 게이트(5)가 구비되고, 게이트(5) 양측에 소오스(3) 및 드레인(4) 영역이 형성된다.
상기 소오스(3)와 드레인(4)은 다수의 콘택홀(6)을 통해 금속배선과 각각 연결하여 전극을 형성하게 된다. 여기에서 트랜지스터의 구동전류에 영향을 주는 게이트 넓이와 채널 길이는 각각 W와 L로 표시되어 있다.
제1b도는 제1a도의 A - A' 방향을 따라서 도시한 단면도로서, 반도체 기판(1)에 트렌치형 소자분리막(2)이 형성되고, 전체 표면에 게이트 절연막(7)과 게이트(5)가 형성된 것을 도시하며 게이트 넓이는 W로 표시되어져 있다.
그러나, 상기와 같은 종래의 모스 전계 효과 트랜지스터는 구동전류와정비례하는 관계를 갖는 게이트 넓이가 반도체 기판의 평면부에 형성되어 반도체 기판의 많은 면적을 차지하는 문제점이 있다.
따라서, 본 발명의 목적은 상기 문제점을 해결하기 위한 것으로, 본 발명은 통상으로 모스 전계 효과 트랜지스터를 제조한 후 마스크를 이용하여 게이트의 하부에다수의 홈을 형성하여 트랜지스터의 게이트 넓이를 증가함으로써, 트랜지스터의 특성열화 없이도 구동전류의 사용량을 크게 개선할 수 있는 모스 전계 효과 트랜지스터의 제조 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 모스 전계 효과 트랜지스터의 제조 방법은 반도체 기판의 소자분리영역에 트렌치형 소자분리막을 형성하는 단계와, 전체 구조의 상부에 감광막 패턴을 형성하고, 노출된 반도체 기판을 식각하여 다수의 홈을 형성하는 단계와, 상기 감광막 패턴을 제거하고, 게이트 절연막을 형성하고, 그 상부에 폴리실리콘층을 형성하는 단계와, 게이트 마스크를 이용한 식각 공정으로 폴리실리콘과 게이트 절연막을 식각하여 게이트를 형성하는 단계와, 인 또는 비소를 이온 주입하여 상기 게이트 양측의 반도체 기판에 고농도 영역의 소오스와 드레인을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대한 상세한 설명을 하기로 한다.
제2a도 내지 제2b도는 본 발명의 실시예에 따른 모스 전계 효과 트랜지스터를 도시한 평면도 및 단면도이다.
제2a도는 소자분리막(12)에 의해 둘러싸인 액티브 영역에서 게이트(15) 하부에 의 사각형 홈(16)이 구비된 것을 도시하며 상기 제1a도와 같이 게이트(15) 양측에 소오스(13), 드레인(14)이 구비되고, 상기 소오스(13)와 드레인(14)에 다수의 콘택홀(17)이 구비됨을 도시한다.
제2b도는 제2a도를 A- A' 방향으로 자른 단면도로서, 반도체 기판(11)의 채널영역에 다수의 홈(16)을 형성하고, 그 상부면에 게이트 절연막(17)과 게이트(15)를 형성하여 게이트 넓이 W'는 게이트 넓이 W에 비해 대폭 커지게 함으로써 모스 전계 효과 트랜지스터의 구동전류를 크게 늘일 수가 있다.
제3a도 내지 제3e도는 상기 제2b도의 구조를 제조하는 제조 공정도이다.
제3a도는 반도체 기판(21)의 소자분리영역에 트렌치형 소자분리막(22)을 형성한 단면도이다.
또, 제3b도와 같이 전체 반도체 기판 위에 감광막을 도포한 후, 다수의 홈을 형성하기 위해 감광막 패턴(23)을 형성한 다음, 노출된 반도체 기판(21)을 식각하여 제3c도와 같이 다수의 홈(24)을 형성한다.
이후에 상기 감광막 패턴(23)을 제거하고, 제3d도와 같이 게이트 절연막(25)을 산화막으로 형성하고, 그 상부에 제3e도와 같이 폴리실리콘층을 형성하고, 게이트 마스크를 이용한 식각 공정으로 폴리실리콘과 게이트 절연막(25)을 식각하여 게이트(26)을 형성한다. 이후 인 또는 비소를 이온 주입하여 게이트(26) 양측의 반도체 기판(21)에 고농도 영역의 소오스와 드레인(도시안됨)을 형성한다.
상술한 바와 같이 본 발명의 모스 전계 효과 트랜지스터의 제조방법에 의하면 트랜지스터의 채널영역에 홈을 파서 유효채널영역의 표면적을 증대시킴으로 인하여 트랜지스터의 구동전류를 증가시켜 반도체 장치의 집적도를 증가하는 이점이 있다.
Claims (2)
- 반도체 기판의 소자분리영역에 트렌치형 소자분리막을 형성하는 단계와, 전체 구조의 상부에 감광막 패턴을 형성하고, 노출된 반도체 기판을 식각하여 다수의홈을 형성하는 단계와, 상기 감광막 패턴을 제거하고, 게이트 절연막을 형성하고, 그 상부에 폴리시리콘층을 형성하는 단계와, 게이트 마스크를 이용한 식각 공정으로 폴리실리콘과 게이트 절연막을 식각하여 게이트를 형성하는 단계와, 인 또는 비소를 이온 주입하여 상기 게이트 양측의 반도체 기판에 고농도 영역의 소오스와 드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 모스 전계 효과 트랜지스터의 제조 방법.
- 제1항에 있어서, 게이트 길이 양측에 홈이 구비되도록 홈의 길이가 큰 것을 특징으로 하는 모스 전계 효과 트랜지스터의 제조 방법.
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| US7465985B2 (en) | 2005-10-14 | 2008-12-16 | Samsung Electronics Co., Ltd. | Non-volatile memory device and methods of forming the same |
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1995
- 1995-06-16 KR KR1019950016022A patent/KR0161737B1/ko not_active IP Right Cessation
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