KR950005487B1 - 박막트랜지스터 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명에 의해 요철모양의 채널을 갖는 박막트랜지스터를 제조하는 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 산화막 2 : TFT 게이트
3 : TET 게이트 산화막 4 : TET 채널
5A,5B : TET 소오스/드레인
본 발명은 고집적 반도체의 박막트랜지스터(Thin Film Transistor:TFT)에 관한 것으로, 특히 좁은 면적에서도 충분한 채널길이를 확보할 수 있도록 요철모양의 게이트 및 채널을 갖는 박막트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로 박막트랜지스터는 SRAM 및 LCD(Liquid Crystal Display) 등에 사용되고 있으며 평판형 채널을 갖는다.
그 제조방법은 연막 상부에 박막트랜지스터의 게이트전극을 형성한 후, 그 상부에 게이트 절연막을 형성하고, 게이트 절연막 상부에 실리콘층을 형성하여 이온주입함으로써 박막트랜지스터의 채널, 소오스 및 드레인을 각각 형성하여 이루어진다.
그러나 상기 평판형 채널을 갖는 박막트랜지스터는 셀이 차지하는 면적이 증대되어 차세대 고집적 SRAM에는 적용하기 어렵고, 고해상도를 요구하는 LCD 제조시 셀의 면적이 최소화되어야 하는데 평판형태의 채널을 갖는 박막트랜지스터는 해상도가 떨어지는 문제점이 있다. 또한 셀의 크기를 최소화하기 위해 채널길이를 최소화할 경우 박막트랜지스터가 오프동작 상태일 때 누설전류가 증가되는 문제점이 발생되었다.
상기 문제점을 해결하기 위하여 인출된 본 발명은 박막트랜지스터가 차지하는 면적을 최소화하고 채널길이를 증대시켜 박막트랜지스터 오프동작시에 누설전류를 최소화시키기 위하여 요철모양의 채널을 갖는 박막트랜지스터 및 그 제조방법을 제공하는데 그 목적이 있다.
따라서 상기 목적을 달성하기 위하여 본 발명은 요철모양의 박막트랜지스터의 게이트, 상기 요철모양의 박막트랜지스터의 게이트상에 증착되어 있는 박막트랜지스터 게이트 산화막, 상기 박막트랜지스터 게이트 산화막상에 증착되어 있는 박막트랜지스터 채널, 상기 박막트랜지스터 채널 양끝단에 형성되어 있는 박막트랜지스터의 소오스/드레인으로 구성되어져 있는 것을 특징으로 한다.
또한 본 발명은 실리콘 산화막 상부에 예정된 두께의 게이트전극용 실리콘층을 증착하여 게이트전극 마스크 패턴공정으로 상기 게이트전극용 실리콘층의 예정된 부분을 제거하여 요철모양의 TFT 게이트전극을 형성하는 제1단계, 상기 제1단계후에 요철모양의 TFT 게이트전극 전체구조 상부에 TET 게이트 산화막을 형성하고 실리콘층을 증착하여 박막트랜지스터 채널을 형성한 후 이온주입을 행하여 TET 소오스/드레인을 형성하는 제2단계를 특징으로 한다.
이하 첨부된 도면을 참고하여 본 발명을 상세히 설명하면, 제1도는 본 발명에 의해 요철모양의 채널을 갖는 박막트랜지스터를 제조하는 도시한 단면도로서, 1은 실리콘 산화막, 2는 TFT 게이트, 3은 TET 게이트 산화막, 4는 TET 채널, 5A,5B는 TET 소오스/드레인을 각각 나타낸다.
우선, 제1도는(a)는 실리콘 산화막(1) 또는 절연막 상부에 예정된 두께의 게이트전극용 실리콘층, 예를들어 다결정 실리콘층, 비정질 실리콘층, 또는 실리사이드층을 증착한 상태의 단면도이다.
제1도(b)는 게이트전극 마스크 패턴공정으로 상기 다결정 실리콘(2)층의 예정된 부분을 제거하여 요철모양의 TFT 게이트(2) 전극을 형성한 상태의 단면도이다.
제1도(c)는 요철모양의 게이트전극을 포함하는 전체구조 상부에 TET 게이트 산화막(3)을 형성하고 TET 채널(4)인 실리콘층을 형성하고 박막트랜지스터 채널을 덮는 마스크를 형성한 후 이온주입을 행하여 TET 소오스/드레인(5A,5B)을 형성한 상태의 단면도이다.
상기 요철모양의 채널을 갖는 박막트랜지스터의 동작설명을 하면 다음과 같다.
게이트전극에 전원이 인가되면 요처모양의 실리콘층에 채널이 형성된다. 따라서 소오스 및 드레인간에 전류가 흐르게 되어 박막트랜지스터가 온(on)동작을 하게 되며, 게이트전극에 전원을 끊어주면 소오스 및 드레인간에는 채널이 형성되지 않으므로 박막트랜지스터가 오프(off)동작을 하게 된다.
상기한 바와 같이 본 발명에 의하면 좁은 면적에서도 충분한 채널길이를 갖는 박막트랜지스터를 제조할 수 있고, 그로 인하여 박막트랜지스터 오프동작시 누설전류를 감소시킬 수 있으며, 또한 차세대 고집적 SRAM 및 LCD 제조시 박막트랜지스터가 차지하는 면적을 줄일 수 있으므로 일반적인 평판형 박막트랜지스터 보다 더 높은 해상도를 얻을 수 있는 효과가 있다.
Claims (3)
- 박막트랜지스터에 있어서, 요철모양의 박막트랜지스터의 게이트(2), 상기 요철모양의 박막트랜지스터의 게이트(2)상에 증착되어 있는 박막트랜지스터 게이트 산화막(3), 상기 박막트랜지스터 게이트 산화막(3)상에 증착되어 있는 박막트랜지스터 채털(4), 상기 박막트랜지스터 채널(4) 양끝단에 형성되어 있는 박막트랜지스터 소오스/드레인(5A,5B)으로 구성되어져 있는 것을 특징으로 하는 박막트랜지스터.
- 박막트랜지스터 제조방법에 있어서, 실리콘 산화막(1) 상부에 예정된 두께의게이트전극용 실리콘층을 증착하여 게이트전극 마스크 패턴공정으로 상기 게이트전극용 실리콘층의 예정된 부분을 제거하여 요철모양의 TFT 게이트(2) 전극을 형성하는 제1단계, 및 상기 제1단계후에 요철모양의 TFT 게이트(2) 전극 전체구조 상부에 TET 게이트 산화막(3)을 형성하고 실리콘층을 증착하여 박막트랜지스터 채널(4)을 형성한후 이온주입을 행하여 TET 소오스/드레인(5A,5B)을 형성하는 제2단계를 구비하여 이루어지는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제2항에 있어서, 상기 제1단계의 게이트전극용 실리콘층은 다결정 실리콘층, 비정질 실리콘층, 또는 실리사이드층중 어느 하나로 이루어지는 것을 특징으로 하는 박막트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920019169A KR950005487B1 (ko) | 1992-10-19 | 1992-10-19 | 박막트랜지스터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920019169A KR950005487B1 (ko) | 1992-10-19 | 1992-10-19 | 박막트랜지스터 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR950005487B1 true KR950005487B1 (ko) | 1995-05-24 |
Family
ID=19341355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920019169A KR950005487B1 (ko) | 1992-10-19 | 1992-10-19 | 박막트랜지스터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950005487B1 (ko) |
-
1992
- 1992-10-19 KR KR1019920019169A patent/KR950005487B1/ko not_active IP Right Cessation
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