KR100257072B1 - 박막트랜지스터 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 셀프-얼라인으로 채널영역 및 오프셋영역을 형성하므로 공정을 간략화하고 공정에 따른 오프셋영역이 변화되는 것을 방지하는데 적당한 박막트랜지스터에 관한 것으로서 제 1 및 제 2 측면, 그리고 하면을 가지는 트랜치가 형성된 기판과, 트랜치의 일측면상에 형성된 게이트전극과, 게이트전극상에 형성된 게이트절연막과, 게이트절연막과 트랜치의 제 2 측면, 그리고 기판상에 형성된 활성층과, 트랜치의 제 1 및 제 2 측면으로 부터 연장된 활성층에 형성된 소오스 및 드레인영역을 포함하여 구성됨을 특징으로 한다.

Description

박막트랜지스터 및 그의 제조방법
본 발명은 반도체소자에 관한 것으로서, 특히 박막트랜지스터 제조시 채널(Channel) 및 오프셋(Offset)영역을 셀프-얼라인으로 형성하는데 적당하도록 한 박막트랜지스터 및 그의 제조방법에 관한 것이다.
일반적으로 박막트랜지스터는 1M급 이상의 에스램(SRAM)셀의 CMOS로드 트랜지스터나 로드 레지스터 대신에 사용하기도 한다.
또한 액정표시소자에서 각 픽셀(Pixel)영역의 화상데이타 신호를 스위칭하는 스위칭소자로도 사용한다.
특히, PMOS박막 트랜지스터를 로드 트랜지스터로 사용하는 SRAM셀에서 PMOS의 오프-전류(Off-current)를 감소시키고 온-전류(On-current)를 증가시켜서 SRAM셀의 소비전력을 감소시키고 기억특성을 향상시킴으로서 고품질의 SRAM셀을 얻을 수 있다.
오프셋 영역은 SRAM셀의 안정된 동작을 위해 중요한 요소로 작용한다. 따라서 이러한 오프셋 영역을 얼마만큼 정확성있게 형성하느냐는 중요한 문제이다.
이하, 종래 박막트랜지스터 및 그의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 종래 박막트랜지스터를 설명하기 위한 구조단면도이다.
종래기술에 따른 박막트랜지스터는 도 1에 도시한 바와같이 절연층(11), 게이트전극(13), 게이트절연막(15), 소오스 및 드레인전극(S/D), 오프셋 영역(Ⅰ)과 채널영역(Ⅱ)으로 구성된다.
여기서, 게이트전극(13)은 상기 절연층(11)상의 소정부위에 형성된다.
게이트절연막(15)은 게이트전극(13)을 포함한 절연층(11)상에 형성된다.
소오스전극(S)은 게이트절연막(15)상에 형성되고 상기 게이트전극(13)의 일측 모서리부분에 오버랩되어 형성된다.
드레인전극(D)은 소오스전극(S)과 마찬가지로 게이트절연막(15)상에 형성되고 상기 게이트전극(13)의 다른 일측으로부터 일정거리를 두고 형성된다.
이때 상기 소오스전극(S)의 종단부에서부터 게이트전극(13)의 종단부까지의 영역을 채널(channel)영역(Ⅱ)이라 하고, 상기 게이트전극(13)의 종단부에서부터 상기 드레인전극(D)이 시작되는 영역까지를 오프셋 영역(Ⅰ)이라 한다.
이와같은 종래 박막트랜지스터 제조방법을 첨부도면을 참조하여 설명하기로 한다.
도 2a 내지 2e는 종래 박막트랜지스터 제조방법을 설명하기 위한 공정단면도이다.
먼저, 도 2a에 도시한 바와같이 절연층(11)상에 제 1 폴리실리콘층(12)을 형성한다.
그리고 제 1 폴리실리콘층(12)상에 포토레지스트(도면에 도시하지 않음)를 도포한 후 노광 및 현상공정을 통해 포토레지스트를 패터닝하여 게이트패턴을 형성한다.
이어, 도 2b에 도시한 바와같이 상기 게이트패턴을 마스크로 이용한 식각공정으로 상기 제 1 폴리실리콘층(12)을 선택적으로 제거하여 게이트전극(13)을 형성한다.
그리고 도 2c에 도시한 바와같이 상기 게이트전극(13)을 포함함 절연층(11)상에 게이트절연막(15)을 증착하고 상기 게이트절연막(15)상에 제 2 폴리실리콘층(17)을 형성한다.
여기서, 상기 제 2 폴리실리콘층(17)은 소오스 및 드레인전극(S/D)으로 사용되며 동시에 채널영역(Ⅱ) 및 오프셋영역(Ⅰ)으로도 사용된다.
이어서, 도 2d에 도시한 바와같이 상기 제 2 폴리실리콘층(17)상에 포토레지스트(19)를 도포한 후 노광 및 현상공정으로 포토레지스트를 패터닝하여 채널영역 및 오프셋영역을 형성하기 위한 패턴을 형성한다.
그리고 패터닝된 포토레지스트(19)를 마스크로 이용하여 그 양측의 제 2 폴리실리콘층(17)에 불순물 이온주입을 실시함으로써 소오스전극(S) 및 드레인전극(D)을 형성한다.
이후, 도 2e에 도시한 바와같이 상기 포토레지스트(19)를 제거하면 종래기술에 따른 박막트랜지스터 제조공정이 완료된다.
도 2e에 도시한 바와같이 드레인전극(D)과 게이트전극(13)사이의 제 2 폴리실리콘층(17)은 오프셋영역(Ⅰ)이고 상기 게이트전극(13)상측의 제 2 폴리실리콘층(17)은 채널영역(Ⅱ)이다.
그러나 상기와 같은 종래 박막트랜지스터는 다음과 같은 문제점이 있었다.
채널영역 및 오프셋영역을 형성하기 위해 마스크공정이 필요하며 이때 불안정한 마스크 얼라인으로 인해 오프셋영역이 변화하게 되어 셀의 안정화를 저해시킨다.
본 발명은 상기한 문제점을 해결하기 위해 안출한 것으로서, 셀프-얼라인으로 채널영역 및 오프셋영역을 형성하므로서 공정을 간략화하고 더욱이 오프셋영역의 변화를 방지하여 안정된 셀을 구현하는데 적당한 박막트랜지스터 및 그의 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 박막트랜지스터의 구조단면도
도 2a 내지 2e는 종래 박막트랜지스터의 제조방법을 설명하기 위한 공정단면도
도 3은 본 발명의 박막트랜지스터의 구조단면도
도 4a 내지 4e는 본 발명의 박막트랜지스터 제조방법을 설명하기 위한 공정단면도
도면의 주요부분에 대한 부호의 설명
31 : 기판 12 : 제 1 폴리실리콘층
13,33 : 게이트전극 15,35 : 게이트절연막
17 : 제 2 폴리실리콘층 19 : 포토레지스트
36 : 활성층 37 : 절연층
상기의 목적을 달성하기 위한 본 발명의 박막트랜지스터는 제 1 및 제 2 측면, 그리고 하면을 가지는 트랜치가 형성된 기판과, 트랜치의 일측면상에 형성된 게이트전극과, 게이트전극상에 형성된 게이트절연막과, 게이트절연막과 트랜치의 제 2 측면, 그리고 기판상에 형성된 활성층과, 트랜치의 제 1 및 제 2 측면으로 부터 연장된 활성층에 형성된 소오스 및 드레인영역을 포함하여 구성되고 본 발명의 박막트랜지스터 제조방법은 기판내에 제 1 및 제 2 측면, 그리고 하면을 가지는 트랜치를 형성하는 공정과, 트랜치의 하면과 제 1 측면상에 게이트전극을 형성하는 공정과, 게이트전극을 포함하는 상기 기판상에 게이트절연막을 형성하는 공정과, 게이트절연막상에 활성층을 형성하는 공정과, 트랜치의 제 1 및 제 2 측면으로 부터 연장된 활성층내에 소오스 및 드레인영역을 형성하는 공정으로 이루어지는 것을 특징으로 한다.
이하, 본 발명의 박막트랜지스터 및 그의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 박막트랜지스터를 설명하기 위한 구조단면도이다.
본 발명에 따른 박막트랜지스터는 도 3에 도시한 바와같이 제 1 및 제 2 측면, 그리고 하면을 가지는 트랜치가 형성된 기판(31)과, 상기 트랜치의 일측면상에 형성된 게이트전극(33)과, 상기 게이트전극(33)상에 형성된 게이트절연막(35)과, 상기 게이트절연막(35)과 상기 트랜치의 제 2 측면, 그리고 기판(31)상에 형성된 활성층(36)과, 상기 트랜치의 제 1 및 제 2 측면으로 부터 연장된 상기 활성층(36)에 형성된 소오스(S) 및 드레인영역(D)을 포함하여 구성된다.
여기서, 상기 기판(31)은 절연물질이고 상기 트랜치의 제 2 측면에 대응되는 상기 활성층에 오프셋영역(Ⅰ)이 형성되며 상기 게이트전극(33)과 대응되는 활성층(36)에 채널영역(Ⅱ)이 형성된다.
그리고 상기 게이트전극(33)과 소오스(S)는 서로 중첩되어 있다.
상기 오프셋영역(Ⅰ)은 상기 소오스 및 드레인영역과 수직한 구조를 갖는다.
이와같이 구성된 본 발명의 박막트랜지스터 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 4a 내지 4f는 본 발명의 박막트랜지스터 제조방법을 설명하기 위한 공정단면도이다.
먼저, 도 4a에 도시한 바와같이 식각공정을 통해 기판(31)의 소정부위에 트랜치를 형성한다.
여기서, 상기 기판(31)은 절연물질이거나 또는 반도체물질상에 절연층이 형성되어 있는 것을 포함한다.
상기 트랜치를 포함한 기판(31)의 전면에 폴리실리콘층(32)을 형성한다.
이때 상기 폴리실리콘층(32)은 불순물이 도핑되지 않은 폴리실리콘이다.
이어, 폴리실리콘층(32)상에 포토레지스트(도면에 도시하지 않음)를 도포한 후 노광 및 현상공정으로 포토레지스트를 패터닝한다.
패터닝된 포토레지스트를 마스크로 이용한 식각공정으로 상기 폴리실리콘층(32)을 선택적으로 제거하여 도 4b에 도시한 바와같이 트랜치의 일측면상에 게이트전극(33)을 형성한다.
이때 상기 게이트전극(33)은 트랜치의 하면을 전부 포함하지 않으면서 일측의 기판(31)상의 소정부위까지 형성하므로서 계단형상을 갖는다.
이어서, 도 4c에 도시한 바와같이 상기 게이트전극(33)을 포함한 기판(31)상에 게이트절연막(35)을 증착한다.
이후, 게이트절연막(35)상에 활성층(36)을 형성한다.
이때 활성층(36)은 반도체층으로서 불순물이 도핑되지 않은 폴리실리콘을 포함한다.
그리고 도 4d에 도시한 바와같이 활성층(36)상에 충분한 두께의 절연층(37)을 도포한 후 에치백하여 상기 트랜치를 절연층(37)으로 매립한다.
이어, 도 4e에 도시한 바와같이 전면에 소오스/드레인전극을 형성하기 위한 불순물 이온주입을 실시한다.
이때 불순물 이온주입 에너지를 조절하여 활성층(36)의 하부까지 주입되지 않도록 한다.
이와같이 마스크를 사용하지 않고 소오스/드레인전극을 형성하기 위한 불순물 이온주입을 실시하므로서 매립된 절연층(37)의 양측의 활성층(36)에 소오스(S) 및 드레인영역(D)이 형성된다.
여기서, 상기 트랜치의 측면 및 하면에 형성된 활성층(36)에는 불순물이 주입되지 않는다.
따라서 상기 게이트전극(33)에 대응되는 활성층(36)이 채널영역(Ⅱ)이 되고, 상기 상기 채널영역(Ⅱ)을 제외한 트랜치의 일측면에 형성된 활성층이 오프셋영역(Ⅰ)이 된다.
이와같이 별도의 마스크공정을 거치지 않고 오프셋영역(Ⅰ) 및 채널영역(Ⅱ)을 형성하면 본 발명에 따른 박막트랜지스터 제조공정이 완료된다.
이상 상술한 바와같이 본 발명의 박막 트랜지스터 및 그의 제조방법은 다음과 같은 효과가 있다.
채널영역 및 오프셋영역을 셀프-얼라인공정을 이용하여 형성하므로서 공정이 간략화되고 오프셋영역의 변동이 없다.

Claims (5)

  1. 제 1 및 제 2 측면, 그리고 하면을 가지는 트랜치가 형성된 기판;
    상기 트랜치의 일측면상에 형성된 게이트전극;
    상기 게이트전극상에 형성된 게이트절연막;
    상기 게이트절연막과 상기 트랜치의 제 2 측면, 그리고 기판상에 형성된 활성층;
    상기 트랜치의 제 1 및 제 2 측면으로 부터 연장된 상기 활성층에 형성된 소오스 및 드레인영역을 포함하는 것을 특징으로 하는 박막트랜지스터.
  2. 제 1 및 제 2 측면, 그리고 하면을 가지는 트랜치가 형성된 기판;
    상기 트랜치의 하면, 제 1 측면, 그리고 제 1 측면으로 연장된 상기 기판상에 형성된 게이트전극;
    상기 게이트전극상에 형성된 게이트절연막;
    상기 게이트절연막과 상기 트랜치의 제 2 측면, 그리고 기판상에 형성된 활성층;
    상기 트랜치의 제 1 및 제 2 측면으로 부터 연장된 상기 활성층에 형성된 소오스 및 드레인영역;
    상기 소오스 및 드레인영역 사이의 상기 활성층상에 형성된 절연층을 포함하는 것을 특징으로 하는 박막트랜지스터.
  3. 제 2 항에 있어서,
    상기 트랜치의 제 2 측면에 대응되는 상기 활성층상에 오프셋영역이 형성되는 것을 특징으로 하는 박막트랜지스터.
  4. 기판내에 제 1 및 제 2 측면, 그리고 하면을 가지는 트랜치를 형성하는 공정;
    상기 트랜치의 하면과 제 1 측면상에 게이트전극을 형성하는 공정;
    상기 게이트전극을 포함하는 상기 기판상에 게이트절연막을 형성하는 공정;
    상기 게이트절연막상에 활성층을 형성하는 공정;
    상기 트랜치의 제 1 및 제 2 측면으로 부터 연장된 상기 활성층내에 소오스 및 드레인영역을 형성하는 공정을 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  5. 제 4 항에 있어서,
    상기 불순물영역을 형성하는 공정은, 트랜치와 대응하는 상기 활성층상에 절연층을 형성하는 공정과,
    상기 절연층을 마스크로 하여 상기 활성층에 불순물을 주입하여 소오스 및 드레인영역을 형성하는 공정을 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
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DE19800919A DE19800919B4 (de) 1997-07-25 1998-01-13 Dünnfilmtransistor und Verfahren zu seiner Herstellung
JP10034540A JP2896365B2 (ja) 1997-07-25 1998-02-17 薄膜トランジスタ及びその製造方法
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* Cited by examiner, † Cited by third party
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JP3061994B2 (ja) * 1994-01-19 2000-07-10 キヤノン株式会社 インクジェット装置
KR100273250B1 (ko) 1997-12-17 2001-01-15 김영환 박막트랜지스터 및 그 제조방법
EP2178126A4 (en) * 2007-08-07 2011-09-14 Panasonic Corp SEMICONDUCTOR DEVICE, METHOD FOR MANUFACTURING THE SAME, AND IMAGE DISPLAY DEVICE
KR101274719B1 (ko) * 2010-06-11 2013-06-25 엘지디스플레이 주식회사 박막트랜지스터 기판 및 그 제조 방법과 그를 가지는 평판 표시 소자
CN102544095B (zh) * 2010-12-24 2014-10-22 中国科学院微电子研究所 Mos晶体管及其制作方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2837014B2 (ja) * 1992-02-17 1998-12-14 三菱電機株式会社 半導体装置及びその製造方法
US5266507A (en) * 1992-05-18 1993-11-30 Industrial Technology Research Institute Method of fabricating an offset dual gate thin film field effect transistor
KR950007358B1 (ko) * 1992-07-01 1995-07-10 현대전자산업주식회사 박막트랜지스터의 제조방법
US5334862A (en) * 1993-08-10 1994-08-02 Micron Semiconductor, Inc. Thin film transistor (TFT) loads formed in recessed plugs
KR100305877B1 (ko) * 1993-08-19 2001-12-15 김영환 반도체박막트랜지스터(tft)제조방법

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