KR100243954B1 - Mos 및 바이폴라 디바이스를 가진 반도체 구조체 제조 방법 - Google Patents
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Abstract
MOS 및 바이폴라 디바이스를 가진 반도체 구조체 제조 방법은 도핑 웰을 포함하는 MOS 및 바이폴라 활성영역을 가진 이이솔레이션 구조체를 제공하는 것을 포함한다. 콜렉터 영역은 바이폴라 활성영역 웰내에 형성되고, 다음에 제1반도체 층은 MOS 및 바이폴라 활성영역 위에 형성된다. 활성 베이스 영역은 바이폴라 활성 영역웰내에 형성되고 유전체층은 바이폴라 활성 영역의 일부분 위의 제1반도체층상에 형성된다. 윈도우는 유전체 층을 개재해서 형성되며 제1반도체층까지 연장한다. 다음에 제2반도체층은 MOS 및 바이폴라 활성영역위에 형성된다. 게이트 전극은 MOS 활성영역 위에 형성되고, 에미터 및 콜렉터 전극은 바이폴라 활성영역상에 형성된다. 게이트, 에미터 및 콜렉터 전극은 제1 및 제2반도체층에서 형성되며 에미터 전극은 윈도우내로 연장한다. 에미터 및 콜렉터 전극 도핑후, 셀프 얼라인 소스 및 드레인 영역은 MOS 활성 영역내로 확산되며 에미터 영역은 에미터 전극과 윈도우를 거쳐 바이폴라 활성 영역내로 확산된다.
Description
제1a, b도 내지 제5a, b도는 공정간 반도체 구조체의 확대 단면도이며, 제1a도 내지 제5a도는 구조체의 MOS 부분을 도시하며, 제1b도 내지 제5b도는 바이폴라 부분을 도시하며, 도면에 도시된 구조체 부분은 아이숄레이션 모듈을 나타내는 도면.
제6a, b도 내지 10a, b도는 본 발명에 따른 공정간 BICMOS 반도체 구조체의 확대된 단면도이며, 제6a도 내지 제10a도는 구조체의 MOS 부분을 도시하고, 제6b 내지 제10b도는 바이폴라 부분을 나타내는 도면.
제11a, b도는 본 발명에 따른 BICMOS 반도체 구조체의 확대 단면도이며, 제11a도는 구조체의 MOS 부분을 나타내고, 제11b도는 바이폴라 부분을 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 구조체 12 : MOS 부분
14 : 바이폴라 부분 16 : 기판
18, 20 : 매립층
본 발명은 일반적으로 반도체 기술에 관한 것으로서, 특히 MOS 및 바이폴라 디바이스를 가진 반도체 구조체를 제조하는 방법에 관한 것이다.
MOS 및 바이폴라 디바이스를 사용한 반도체 기술은 매우 바람직한데, 이는 각 기술의 매우 매력적인 특징을 가지는 집적 회로를 가능하게 하기 때문이다. 예를 들면, BICMOS 집적회로는 바이폴라 디바이스를 사용하므로, 속도 및 전류 구동 능력이 고성능이며, CMOS 디바이스를 사용함으로써 동일 회로가 고밀도이면서, 소비 전력이 작은 특징을 갖게 된다.
단일 회로로 바이폴라 및 CMOS 디바이스를 집적하는 것과 관련하여 많은 문제점이 있었다. 일반적으로 통상의 바이폴라 구조체에서 CMOS를 제조하는 것과 그역으로 CMOS 디바이스에서 바이폴라 구조체를 제조하는 것은 비실용적이다. 그 결과, BICMOS 집적회로를 제조하기 위해 사용된 공정들은 종종 매우 복잡했었다. 공정이 복잡하다는 것 이외에, 많은 종래의 BICMOS 공정들에 의한 결과는 각종 기술을 통합하기 위해 행해진 희생으로 인해 바이폴라 디바이스의 성능이 제한된다는 것이다. 집적 회로에서 바이폴라 디바이스를 갖는 주 이유는 고성능을 위해서이다. 따라서, BICMOS 집적회로내에서 바이폴라 디바이스의 성능은 손상되어서는 않된다. 마지막으로 많은 기존의 BICMOS 집적회로들은 극히 큰 면적을 필요로 하는데, 이는 바람직하지 못하다.
따라서, 공정 집적도가 유연성이 있고 향상된 스케일러빌러티 특성을 가지며, 바이폴라 디바이스 성능을 희생하지 않는 MOS와 바이폴라 디바이스를 가진 반도체 구조체를 제조하기 이한 방법이 매우 바람직하다.
MOS 및 바이폴라 디바이스를 가진 반도체 구조를 제조하는 방법은 도핑된 웰(well)들을 포함하는 MOS 및 바이폴라 활성영역을 가진 분리 구조체를 제공하는 것을 포함한다. 초기에 콜렉터 영역은 바이폴라 활성 영역 웰내에 형성된 다음, 제1반도체층은 MOS 및 바이폴라 활성 영역위에 형성된다. 이어서, 바이폴라 활성 영역 웰내에 활성 베이스 영역을 형성한 다음, 유전체층은 바이폴라 활성 영역의 일 부분 위에 있는 제1반도체층에서 형성된다. 제1반도체층까지 연장하는 윈도우는 유전체층을 개재해서 형성된다. 제1반도체층은 MOS 및 바이폴라 활성영역 위에 형성된다. MOS 활성 영역상에서 게이트 전극이 형성되며 에미터 및 콜렉터 전극은 바이폴라 활성 영역상에 형성된다. 게이트, 에미터 및 콜렉터 전극은 제1 및 제2반도체층으로 형성된다. 에미터 및 콜렉터 전극을 도핑한후, 에미터는 윈도우를 통해 도핑된 에미터 전극으로부터 바이폴라 활성영역내로 확산된다.
제1도 내지 5도는 공정간 반도체 구조체(10)의 확대 단면도이며, 제1a도 내지 제5a도는 구조체(10)의 MOS 부분(12)를 나타내며, 제1b도 내지 제6b도는 구조체(10)의 바이폴라 부분(14)을 나타낸다. 제1도 내지 제5도에 도시한 부분은 아이솔레이션 모듈을 나타낸다. 특정재료, 전도형태, 두께 및 다른 파라미터들이 여기서 설명되었지만, 이들에만 제한되는 것으로 의미되지는 않으며 단지 본 발명의 양호한 실시예를 보여주기 위한 것이라고 이해하여야 한다.
처음에, 기판(16)이 준비된다. 기판(16)은 〈100〉 결정 방위의 단결정 실리콘을 포함한다. 기판(16)은 P 전도형이며 6 내지 8 오옴 센티미터 정도의 저항성을 가진다. 기판(16)상에 스크린 산화물층(도시하지 않음)이 형성된다. 스크린 산화물층은 열적으로 성장되며, 200Å정도의 두께를 가진다. 스크린 산화물층은 기판(16)의 표면을 오염으로부터 보호하는 역할을 한다. N+매립층(N+ buried layer)(18)은 기판(16)에 형성된다. N+매립층(18)은 비소 또는 다른 N형도펀트를 기판(16)으로 주입함으로써 형성된다. 매립층(18)은 P 채널 MOS 트랜지스터가 제조되는 전체 바이폴라 부분(14)과 MOS 부분(12)의 부분을 통해 주입된다. 일단 매립층(18)이 주입된 다음, 원하는 도펀트 종단면을 얻기 위하여 어닐된다. 여기서 개시된 바와 같이 N+ 매립층(18)은 1019atom/cc 정도의 표면 도펀트 농도를 가진다.
매립층(18)의 어닐과 동시에 추가 산화물이 스크린 산화물층에서 성장된다. 스크린 산화물층의 두께는 매립층(18)위에서 3000 내지 4000Å 정도로 된다. 이 스크린 산화물층은 매립층(18)위에 배열되지 않는 경우 빠르게 성장하지 않을 것이다. 그러므로, 매립층(18)을 포함하지 않는 MOS 부분(12)의 부분위에 배열된 스크린 산화물층의 부분은 500 내지 600Å 정도의 두께를 가질 것이다.
P+ 매립층(20)은 매립층(18)이 형성되지 않는 MOS 부분(12)의 부분에서 형성된다. N-채널 MOS 트랜지스터가 형성되는 MOS 부분(12)의 부분에 P+ 매립층(20)이 형성된다. 매립층(20)은 붕소 또는 다른 유형의 도펀트를 기판(16)에 주입함으로써 형성된다. 매립층(20)을 주입한후, 어닐된다. 도시한 바와 같이, 매립층(20)은 1017내지 1018atom/cc 정도의 표면 도펀트 농도를 가진다.
매립층(18,20)을 형성한 다음, 기판(16)을 노출하기 이해 스크린 산화물층 전체가 제거된다. 스크린 산화물층은 HF 화학 작용을 이용한 습식 에칭으로 제거될 수 있다. 일단 스크린 산화물이 완전히 제거되어 기판(16)이 노출되면 에피택셜층(22)은 기판(16)상에 형성된다. 에피택셜층(22)은 종래의 공지된 방법으로 형성된다. 에피택셜층(22)은 1015내지 1016atoms/cc 정도의 도펀트 농도를 가진 엷게 도핑된 P-형이며, 그 곳에 도핑이 가능하다. 에피택셜층(22)의 두께는 1.6 마이크로미터 정도이다.
웰 산화물층(24)은 에피택셜층(22)(22)에 형성된다. 웰 산화물층(24)은 500Å 두께를 가지며, 열적으로 성장되거나 증착할 수있다. 다음에 웰 질화물층(26)은 웰 산화물층(24)상에 증착된다. 웰 질화물층(26)은 1400Å 정도의 두께를 가진다. 도시한 바와 같이, 에피택셜층(22), 웰 산화물층(24)과 웰 질화물층(26)은 MOS 부분(12)과 바이폴라 부분(14)의 전체 표면위에 균일하게 형성된다.
제2a도 및 제2b도와 관련하여, N+ 매립층(18)위에 배치된 웰 질화물층(26)(제1도 참조)부분은 양호하게는 반응성 이온 에칭(reactive ion etching : RIE)에 의해 제거된다. 이때 웰 질화물층(26)은 P+매립층(20)위에 배치되어 남아있다. 인 또는 다른 N형 도펀트는 매립층(18)위 에피택셜층(22) 부분으로 주입된다. 다음에 주입된 부분은 MOS 부분(12)과 바이폴라 부분(14)에서 N 웰(28)을 형성하기 위해 어닐된다. N 웰(28)의 어닐과 동시에, N 웰(28)위에 배치된 웰 산화물층(24) 부분(제1도 참조)은 또한 3000 내지 4000Å 정도의 두께로 열적으로 산화된다.
산화 및 어닐 단계 다음에 P+ 매립층(20)위에 배치된 웰 질화물층(26)의 잔류뷰뷴이 제거된다. 그사이에 배치된 웰 산화물층(24)을 에칭하지 않고 웰 질화물층(26)을 선택적으로 제거하는 에칭이 이용된다. 일단, 질화물층(26) 부분이 제거되면, 붕소 또는 다른 P형 도펀트가 매립층(20)위 에피택셜층(22)내로 주입된다. N 웰(28)위의 웰 산화물층(24)의 두께는 P형 도펀트를 N 웰(28)로 못들어 가게 할 정도로 충분히 두껍다. P형 도펀트의 주입후, 구조체(10)는 MOS 부분(12)내 매립층(20)위에서 P 웰(30)을 형성하도록 어닐된다. P 웰(30)을 형성한 다음, 웰 산화물층(24)은 에피택셜층(22)의 표면에서 완전히 제거되며, P 웰(28)과 N 웰(30)이 형성된다.
웰 산화물층(24)의 제거후, 에피택셜층(22)의 표면위에 패드 산화물층(32)이 형성된다. 패드 산화물층(32)은 150Å 정도의 두께를 가지며 열적으로 에피택셜층(32)을 산화함으로써 형성된다. 패드 산화물층(32)에는 폴리실리콘(34)이 형성된다. 폴리실리콘층(34)은 증착되어 500Å 정도의 두께를 갖게 된다. 폴리실리콘(34)상에는 질화물층(36)이 증착된다. 질화물층(36)은 1500Å 정도의 두께를 가진다. 산화물층(38)은 질화물층(36)상에 형성된다. 산화물층(38)은 2600Å 정도의 두께를 가지며, TEOS 산화물 증착 공정과 같은 공지의 공정에 의해 형성된다.
아이솔레이션 트랜치(isolation trench)(40)는 매립층(18)을 개재해서 바이폴라부분(14)에서 형성된다. 트랜치(40)는 이 트랜치(40)가 형성되는 영역위의 포토레지스트(도시하지 않음)내 개구를 형성하고 산화물층(38)과 질화물층(36)을 통해 우선 에칭함으로써 형성된다. 이는 RIE에 의해서 양호하게 행해진다. 일단 이것이 행해지면, RIE 에칭은 폴리실리콘(34), 패드 산화물층(32), 에피택셜 실리콘(22)을 통해 행해지며 매립층(18) 아래 기판(16)에서 행해진다.
제3a도 및 제3b도와 관련하여, 산화물층(38)을 제거하여 트랜치(40)를 세정한 후, 트랜치 라이너 산화물(trench linear oxide)(42)은 트랜치(40)에 형성된다. 처음에 트랜치 라이너 산화물(42)은 400Å 정도의 두께를 가진다. 일단 트랜치 라이너 산화물(42)이 형성된 다음, 채널 지지부(44)가 형성된다. 도시한 바와 같이, 채널 지지부(44)는 붕소 또는 다른 P형 도펀트를 트랜치(40) 아래 기판(16)으로 주입함으로써 형성된다. 채널 지지부 주입 다음에 2600Å 정도의 생성하기 위해 트랜치 라이너 산화물(42)상에 부가 산화물이 형성된다. 트랜치(40)에서 형성되는 부가 산화 이외에 바이폴라 부분(14)과 MOS 부분(12)의 표면에 꼭 들어맞게 형성(도시되지 않음)됨을 알 수 있다.
트랜치 충전 폴리실리콘(46)은 트랜치(40)에 형성된다. 트랜치 충전 폴리실리콘(46)은 또한 바이폴라 부분(14)과 MOS 부분(12)의 표면에 꼭 맞게 형성된다. 스핀-온(spin-on) 글래스가 바이폴라 부분(14)과 MOS 부분(12)의 표면위에 도포된다. 스핀 온 글래스는 표면을 평탄화하는 역할을 한다. 트랜치내에 놓이지 않는 스핀-온 글래스와 트랜치 충전 폴리실리콘(46) 부분은 트랜치 라이너 산화물(42)이 노출될 때까지 RIE에 의해 다시 에칭된다. 트랜치 충전 폴리실리콘(46)이 트랜치(40)의 상부에서 리세스(recess) 되도록 트랜치 충전 폴리실리콘(46)은 트랜치(40)에서 다시 에칭된다. 일단 트랜치 충전 폴리실리콘이 다시 에칭된 다음, 트랜치내에 놓이지 않은 트랜치 라이너 산화물(42) 부분이 제거된다. 이는 RIE에 의해 바람직하게 행해진다.
제4a도 및 제4b도와 관련하여, 일단 트랜치 라이너 산화물(42)이 질화물층(36)을 노출하기 위하여 MOS 부분(12)과 바이폴라 부분(14)의 표면에서 제거되며, 단지 질화물 부분(48)만 남아있도록 질화물층(36) 부분이 제거된다. 이때 질화물 스페이서(50)는 질화물 부분(48)의 단부에서 형성된다. 질화물 스페이서(50)는 MOS 부분(12)과 바이폴라 부분(14)의 표면위에 일정 질화물층(도시하지 않음)을 증착하여 형성되며, 질화물 스페이서(50)를 형성하기 위해 일정 질화물층을 비등방 반응성 이온 에칭을 한다.
스페이서(50)를 형성한 다음, 필드영역(52)은 P 웰(30)내에 주입되어 필드 산화물 영역(54)아래의 반전을 제어한다. 필드영역(52)의 주입은 P 웰(30)위에 배치된 질화물 부분(48)과 질화물 스페이서(50)에 셀프 얼라인된다. 필드 영역(52)을 형성하기 위해 붕소 또는 다른 P형 도펀트가 주입된다. 필드영역(52)은 107atoms/cc 정도의 도펀트 농도를 가진다. 폴리실리콘층(34)의 노출된 부분(질화물 부분(48) 아래에 배치되지 않은 부분)은 필드 산화물 영역(54)을 형성하도록 산화된다. 필드 산화물 영역(54)은 6000 내지 7000Å 정도의 두께를 가진다. 필드영역(52)은 필드 산화물 영역(54)의 형성동안 어닐된다.
필드 산화물 영역(54)을 형성한 다음, 질화물 부분(48)과 질화물 스페이서(50)는 제거된다. 일단 질화물 부분(48)과 질화물 스페이서(50)가 제거된 다음 제5a도 및 제5b도에 도시한 바와 같이 구조체(10)의 아이솔레이션 모듈이 완성된다. 여기서는 특정 아이솔레이션 모듈(10)이 도시되었지만, 본 발명이 여러 상이한 분리 모듈로 사용될 수 있음을 알 수 있을 것이다.
일단 제5a도 및 제5b도에 도시한 아이솔이션 모듈이 제조된 다음, 바이폴라 및 MOS 디바이스의 실제 제조가 시작된다. 제6도 내지 제10도는 본 발명에 따른 디바이스 공정간 BICMOS 반도체 구조체(10)의 확대 단면도이며, 제6a도 내지 제10a도는 구조체(10)의 MOS 부분(12)을 나타내며, 제6b도 내지 제10b도는 바이폴라 부분(14)을 나타낸다. 제6a도 및 제6b도와 관련하여, 콜렉터 영역(56)은 바이폴라 부분(14)의 N 웰(28)내로 주입된다. 콜렉터 영역(56)은 여기서 N+ 전도형이고, 1018내지 1019atoms/cc 범위의 도펀트 농도를 가진다. 주입에 의해 야기된 결함 문제점이 최소화될지라도 매우 높은 도펀트 농도가 콜렉터 영역(56)을 위해서 바람직하다. 비록 분리 주입된 콜렉터 영역(56)이 도시되고 설명되었지만, 부가 주입된 영역이 없이 N 웰(28) 그 자체는 콜렉터로서 작용할 수 있다.
MOS 부분(12)의 N 웰(28)과 P 웰(30) 위에 게이트 산화물층(58)이 형성된다. 게이트 산화물층(58)은 100Å 정도의 두께를 가지며 공지의 기술에 의한 방법에 의해서 증착될 수 있지만 열적으로 성장된다. 게이트 보호 폴리실리콘(60) (폴리실리콘층(62)의 부분으로서 도시)은 게이트 산화물층(58)상에 형성된다. 폴리실리콘(60)은 약 500Å의 두께를 가지며 차후 공정 동안에 게이트 산화물층(58)을 보호하는 역할을 한다. 게이트 산화물층(58)과 폴리실리콘층(60)은 BICMOS 구조체(10)의 전체 표면위에 형성된다.
문턱(treshold) 및 펀치 드로우 주입(punch-through implant)은 MOS 부분(12)의 N 웰(128) 및 P 웰(30)에서 실행된다. 붕소와 같은 P형 도펀트는 P 웰(30)내에 주입되고, 인과 같은 N형 토펀트 N 웰(28)내에 주입된다. 이 주입은 디바이스의 문턱을 제어하고 펀치 드로우를 보호하는 역할을 한다.
문턱 및 펀치 드로우 주입 다음에, 게이트 산화물층(58)과 폴리실리콘층(60) 부분은 종래 방법에 의해 제거된다. 바이폴라 부분(14)상에서 게이트 산화물층(58)과 폴리실리콘층(60)이 아이솔레이션 트랜치(40) 사이의 N 웰(28)위 부분이 완전히 제거된다. 게이트 산화물층(58)과 폴리실리콘층(60) 부분은 웰(28,30)이 제1전극 폴리실리콘(62)에 의해서 접촉되는 경우 선택적으로 제거된다.
제1전극 폴리실리콘층(60)은 전체 BICMOS 구조체(10)위에 꼭맞게 형성된다. 제1전극 폴리실리콘(62)은 종래 방법으로 형성되며, 2000Å 정도의 두께를 가진다. 제1전극 폴리실리콘층(62)은 증착 시 도핑되지 않는다. 제1전극 폴리실리콘층(62)을 증착한 다음, 스크린 산화물층(64)이 BICMOS 구조체(10)의 전체 표면 위에서 형성된다. 스크린 산화물층(64)이 열적으로 성장되며 100Å 정도의 두께를 가진다.
활성 베이스(66)은 바이폴라 부분(14)의 N 웰(28)내에 형성된다.
붕소 또는 붕소 디플루라이드(difluoride)는 제1전극 폴리실리콘층(62)의 일부분내에 주입된다. 다음에 도펀트가 활성 베이스(66)를 형성하기 위해 제1전극 폴리실리콘층(62)의 부분에서 N 웰(28)내로 구동되도록 구조체(10)가 어닐된다. 물론 활성 베이스(66)는 P형이며, 109atoms/cc 정도의 피크 도펀트 농도를 가진다. 활성 베이스(66)가 형성된 다음에는 질화물층(68)과 폴리실리콘(70)이 BICMOS 구조체(10)위에 형성된다. 제6a도 및 제6b도에 도시한 바와 같이, 질화물층(68)과 폴리실리콘층(70)이 형성된다. 원하는 목적을 위해서는 또 다른 층이 폴리실리콘층상에 형서되로 수 있다.
제7a 및 7b도를 참조하여, 스크린 산화물층(64), 질화물층(68)과 폴리실리콘층(70)이 콜렉터 영역(56)과 떨어진 바이폴라 부분(14)의 N 웰(28) 위에만 배치되도록 패턴화되고 에칭된다. 윈도우(72)는 스크린 산화물층(64), 질화물층(68) 및 폴리실리콘층(70)의 잔류 부분을 개재해서 형성된다. 윈도우(72)는 에미터 영역을 한정한다. 잔류 부분의 스크린 산화물층(64), 질화물층(68)과 폴리실리콘층(70)은 베이스 전극을 한정한다.
윈도우(72)에 포함되는 스크린 산화물(64), 질화물층(68) 및 폴리실리콘층(70)의 잔류부분의 단부에 질화물 스페이서(74)가 형성된다. 질화물 스페이서(74)는 BICMOS 구조체(10)위에 질화물층을 증착함으로써 형성되며, 스페이서(74)를 형성하는 질화물층을 반응성 이온 에칭함으로써 형성한다.
윈도우(72)내 스페이서(74)간 거리는 공지의 리소그래픽 방법을 이용하여 얻어질 수 있는 것보다 작다. 양호하게는 이 거리는 0.4 마이크로미터 정도이다.
렌즈 산화물층(76)은 MOS 부분(12)의 모든 노출된 폴리실리콘과 BICMOS 구조체(10)의 바이폴라 부분(14)에서 형성된다. 이는 제1전극 폴리실리콘층(62)의 노출부분과 폴리실리콘층(70)의 노출 부분상에서의 형성을 포함한다. 렌즈 산화물층(76)의 부분은 스페이서(74) 사이의 윈도우(72)내에 배치된다. 렌즈 산화물층(76)은 열적으로 성장되고, 600Å 두께 정도이다.
제8a도 및 8b도를 참조하여, 렌즈 산화물층(76)을 형성한 다음에, 질화물 스페이서(74)는 그 아래에 배치된 제1전극 폴리실리콘층(62)의 부분을 남겨두고 제거된다. 다음에, 제1전극 폴리실리콘층(62)의 노출부분은 질화물 스페이서(74)가 배치된 슬롯(70)을 형성하기 위하여 에칭 제거된다. 내부 윈도우(72)에 배치되지 않은 슬롯(78)은 필드 산화물 영역(54)까지 확장하며, 윈도우(72)내에 배치된 슬롯(78)은 활성 베이스 영역(66)의 실리콘내로 확장한다. 슬롯(78)을 형성한 다음에, 스크린 산화물층(도시 않됨)은 MOS 부분(12)과 바이폴라 부분(14)의 표면상에 형성된다.
링크 베이스 영역(80)은 스크린 산화물층을 형성한 다음에 윈도우(72)내 슬롯(78) 아래에 형성된다. 링크 베이스 영역(80)은 윈도우(72)에 배치된 슬롯(78)을 통해 붕소 또는 붕소 디플루라이드와 같은 P형 도펀트를 주입함으로써 형성된다. 링크 베이스 영역(80)은 활성 베이스 영역(66)을 외인성(extrinsic) 베이스 접촉부(82)에 연결하는 역할을 한다. 링크 베이스 영역(80)은 1018atoms/cc 정도의 도펀트 농도를 가진다. 여기서는 링크 베이스 영역(80)이 주입되었지만, 베이스 영역은 종래의 다른 방법에 의해서도 형성될 수 있다. 링크 베이스 영역(80)을 형성한 다음에, 산화물 스페이서(84)는 슬롯(78)에서 형성된다. 산화물 스페이서(84)는 스크린 산화물층에서 산화물층을 형성함으로써 제조되며, 다음에 산화물 스페이서(84)를 제외한 스크린 산화물층과 전체 산화물층이 에칭된다. 산화물층을 농도 강화하기 위한 농도 강화 어닐이 산화물층과 스크린 산화물층으로 부터 산화물 스페이서(84)를 에칭하기 전 실행된다.
제9a도 및 9b도와 관련하여, 제2전극 폴리실리콘층(86)이 MOS 부분(12)과 바이폴라 부분(14)위에 형성된다. 제2전극 폴리실리콘층(86)은 스크린 산화물층(64), 질화물층(68) 및 폴리실리콘층(70) 부분이 제2전극 폴리실리콘층(86)의 증착시(이전도면을 참조)에 남아있는 경우를 제외하고 제1전극 폴리실리콘층(62)상에 직접 형성된다. 제2전극 폴리실리콘층(86)은 증착시 도핑되지 않으며, 1200Å 정도의 두께를 갖는다.
제2전극 폴리실리콘층(86)을 증착한 다음에, 제2전극 폴리실리콘층(86)과 제1전극 폴리실리콘층(62)의 패턴화 되고 에칭된다. 게이트 전극(88) 및 매립 접촉 전극(90)이 MOS 부분(12)에서 형성된다. 에미터 전극(92) 및 콜렉터 전극(94)은 바이폴라 부분(14)에 형성된다. 게이트 전극(88), 매립 접촉 전극(90), 에미터 전극(92) 및 콜렉터 전극(94)은 각각 제1전극 실리콘층(62)과 제2전극 폴리실리콘층(86) 부분으로 이루어진다.
바이폴라 분분(14)의 필드 산화물 영역(54)상에 배치된 폴리실리콘 저항기 본체(96)는 전극(88,90,92,94)과 동시에 패턴화되고 에칭된다. 저항기 본체(96) 또한 제1전극 폴리실리콘층(62)과 제2전극 폴리실리콘층(86) 부분으로 구성된다. 저항기 본체(96)에 대해서는 이후 보다 상세히 설명하기로 한다. 부가적으로 제1 및 제2전극 폴리실리콘층(62,86)의 에칭은 폴리실리콘층(70)의 잔류부분을 동시에 제거하여 질화물층(68)의 잔류부분을 노출한다.
제1 및 제2전극 폴리실리콘층(62,86)의 패턴화 및 에칭 다음에, 보호 산화물층(98)이 MOS 부분(12)과 바이폴라 부분(14)의 노출된 실리콘 영역상에 형성된다. 여기서 보호 산화물층(98)이 열적으로 성장되었지만, 보호 산화물층은 증착될 수 있다. 보호 산화물층(98)은 100Å 정도의 두께를 가진다.
에미터 전극(92)과 콜렉터 전극(94)이 도핑된다. 전극(92,94)의 도핑은 보호 산화물층(98)의 형성 전후에 발생한다. 비소 또는 유사 N형 도펀트는 1020atoms/cc 정도의 도펀트 농도를 얻기 위해 전극(92,94)내로 주입된다. 전극(92,94)의 주입 다음, 질화층(68)의 잔류 노출부분 (이전도면을 참조)은 에미터 전극(92)의 측면 확장 부분 아래에 배치되고, 산화물 스페이서(84)와 접하는 질화물 부분(100)만을 남기고 제거된다.
제10a도 및 10b도를 참조하여, 엷게 도핑된 드레인 영역(102)은 MOS 부분(12)의 N 웰(28)과 P 웰(30)내로 도펀트를 주입함으로써 형성된다. 엷게 도핑된 드레인 영역(102)은 인과 같은 N형 도펀트를 주입함으로써 P 웰(30)에 형성되고, 엷게 도핑된 드레인 영역은 붕소와 같은 P형 도펀드를 주입함으로써 N 웰(28)에 형성된다. 주입은 게이트 전극(88)과 셀프 얼라인된다. 엷게 도핑된 드레인 영역(102)은 1018atoms/cc 정도의 표면 도펀트 농도를 가진다.
엷게 도핑된 드레인 영역(102)의 형성과 동시에 게이트 전극(88) 및 매립 접촉 전극(90) 또한 도핑된다. P 웰(30)위에 배치된 매립 접촉 전극(90)부분과 게이트 전극(88)은 N 형으로 도핑되고 N 웰(28) 위에 배치된 매립 접촉 전극(90) 부분과 게이트 전극(88)이 P형으로 도핑된다.
엷게 도핑된 드레인 영역(102)과 도핑 전극(88,90)을 형성한 후, 폴리실리콘 저항기 본체(96)가 도핑된다. 양호한 실시예에 있어서, 2KΩ/스퀘어 정도의 양호한 저항성을 얻기 위하여 저항기 본체(96)내로 주입된다. 저항기 본체(96)는 특정 응용에 따라 도핑된다. 저항기 본체(96)의 초기 도핑 다음에, 저항기 본체(96)의 단부내로 추가 도펀트가 주입된다. 이러한 단부 인핸스먼트에 의해 저항기 본체(96)와의 양호한 접촉이 이루어지고, 또한 보다 낮은 저항기의 제조가 가능하게 된다. 저항기 본체(96)의 단부 인해스먼트 도핑동안, 외인성 베이스 전극(82)내로 추가 도펀트(붕소)를 주입하는 것이 바람직하다. 이는 베이스 전극(82)을 향상하는 것이다.
질화물 스페이서(104)는 MOS 부분(12)과 바이폴라 부분상에 형성된다. MOS 부분(12)상에서, 질화물 스페이서 (104)는 각 게이트 전극(88)의 측면과 매립 접촉 전극(90)의 측면과 접경한다. 바이폴라 부분(14)에서 질화물 스페이서 (104)는 저항기 본체(96), 콜렉터 전극(94)의 측면과 윈도우(72)에 배치되지 않은 산화물 스페이서(84)와 접경한다. 질화물 스페이서(104)는 또한 에미터 전극(92)의 측면과 접경한다. 에미터 전극(92)과 접경하는 질화물 스페이서 (104)는 질화물 부분(100)에 결합된다. 질화물 스페이서(104)는 MOS 부분(12)과 바이폴라 부분(14)의 표면 위에 질화물층을 형성하므로써 형성되고, 질화물 스페이서(104)를 형성하기 위해 질화물층의 비소망 부분을 에칭 제거한다. 질화물 저항기 캡(106)의형성은 질화물 스페이서(104)의 형성과 동시에 이루어진다. 질화물 저항기 캡(106)은 또한 질화물 스페이서(104)를 형성하기 위해 사용된 질화물층에서 형성된다. 여기서는 스페이서(104)가 질화물로 이루어졌지만, 다른 유전체 재료로 치환될 수 있다.
제11도는 본 발며에 따른 BICMOS 구조체(10)의 확대 단면도이며 제11a도는 구조체(10)의 MOS 부분(12)을 나타내며, 제11b도는 바이폴라 부분(14)을 나타낸다. 소스 및 드레인 영역(108)은 MOS 부분(12)의 N 웰(28) 및 P 웰(30)내로 주입된다. 소스 및 드레인 영역(108)은 붕소와 같은 P 형 도펀트를 주입함으로써 N 웰(28)에서 형성되며 소스 및 드레인 영역은 비소와 같은, N 형 도펀트를 주입함으로써 P 웰(30)에 형성된다. 소스 및 드레인 영역(108)은 최소 1020atoms/cc의 표면 도펀트 농도를 형성한다. 소스 및 드레인 영역(108)을 N 웰(28)내로 주입하는 동안, 추가 P 형 도펀트(붕소)는 외인성 베이스 전극(82)내로 주입된다. 게이트 전극(88)가 매립 접촉 전극(90)은 또한 소스 및 드레인 영역(108)의 형성 동안 도핑된다.
소스 및 드레인 영역(108)을 형성한 다음에, BICMOS 구조체(10)가 어닐된다. 급속한 열적 어닐이 사용되는 것이 바람직하다. 어닐 동안, 소스 및 드레인 영역(108)은 적절히 확산되고 에미터 영역(110)은 링크 베이스 영역(80) 사이의 에미터 전극(92)에서 확산된다. 또한 어닐동안, 추가 도펀트가 외인성 베이스 전극(82)에서 활성 베이스로 확산된다. 어닐 다음에, 보호 산화물층(98)은 MOS 부분(12)의 표면과 BICMOS 구조체(10)의 바이폴라 부분에서 제거된다.
일단 산화물층(98)이 제거된 다음, 규화물(112)은 BICMOS 구조체(10)의 노출 전극상에 형성된다. 가상적으로 임의 규화물이 형성될 수 있지만, 여기서는 티탄 디실리사이드가 사용되었다. 티탄 디실리사이드(112)는 MOS 부분(12)과 바이폴라 부분(14)상에 티탄층을 증착함으로써 형성된다. 다음에 BICMOS 구조체(10)는 증착된 티탄이 티탄 디실리사이드를 형성하도록 노출 실리콘과 반응한다. 어닐 다음에, 증착된 티탄의 비규화물 부분이 에칭 제거되고, BICMOS 구조체(10)가 2회 어닐된다. 도시한 바와 같이, 티탄 디실리사이드(112)는 MOS 부분(12)의 게이트 전극(88)과, 매립 접촉 전극(90)와, 소스 및 드레인 영역(108)상에 형성된다. 부가적으로 티탄 디실리사이드(112)는 외인성 베이스 전극(82), 에미터 전극(92), 콜렉터 전극(94) 및 바이폴라 부분(14)의 저항기 본체(96)의 인핸스된 단부상에 형성된다.
규화물(112)을 형성한 다음에, 산화물과 같은 층간 유전체는 BICMOS 구조체(10)의 표면상에 형성되어 다층 메탈리제이션이 이용될 수가 있다.
여기에 도시한 MOS와 바이폴라 디바이스를 가진 반도체 구조체를 제조하는 방법은 분할 폴리실리콘 전극을 사용하며, 게이트 전극(88), 매립 전극(90), 에미터 전극(92) 및 저항기 본체(96)는 폴리실리콘층의 2개의 뚜렷한 분리 증착층에서 형성한다. 이는 고성능의 BICMOS 기술을 가능케하며, 고성능의 바이폴라 디바이스는 개선된 CMOS와 결합된다.
CMOS만의 플로우는 CMOS 디바이스 특성의 최소 변화로 여기서 설명한 BICMOS 플로우로부터 용이하게 도출될 수가 있다.
Claims (3)
- MOS 및 바이폴라 디바이스를 가진 반도체 구조체를 제조하기 위한 방법으로, 제1반도체 층을 제공하는 단계와, 상기 제1반도체 층에서 MOS 활성 영역과 바이폴라 활성 영역을 형성하는 단계에서, 상기 MOS 및 바이폴라 활성 영역은 상기 제1반도체 층에서 도핑된 웰을 포함하며, 상기 바이폴라 활성 영역 웰에서 콜렉터 영역을 형성하는 단계와, 상기 MOS 및 바이폴라 활성 영역위에, 상기 제1반도체 층 위에 제2반도체 층을 형성하는 단계와, 상기 바이폴라 활성 영역 웰에서 활성 베이스 영역을 형성하는 단계와, 상기 제2반도체 층상에, 상기 바이폴라 활성 영역의 일부분 위에 유전체 층을 형성하고, 상기 제2반도체 층까지 연장하는 상기 유전체 층에서 윈도우를 형성하는 단계와, 상기 MOS 및 바이폴라 활성 영역 위에, 상기 제1반도체 층 위에 제3반도체 층을 형성하는 단계와, 상기 MOS 활성 영역 위에, 상기 제1반도체 층 위에 게이트 전극을 형성하고, 상기 바이폴라 활성 영역 위에, 상기 제1반도체 층 위에 에미터와 콜렉터 전극을 형성하는 단계에서, 상기 게이트, 에미터, 콜렉터 전극은 상기 제2 및 제3반도체 층에서 형성되고, 상기 제3반도체 층과 상기 에미터 전극은 상기 윈도우로 연장하며, 상기 에미터와 콜렉터 전극을 도핑하는 단계와, 상기 MOS 활성 영역에서 셀프 얼라인된 소스 및 드레인 영역을 형성하는 단계와, 상기 에미터 전극에서 상기 윈도우를 통해서 상기 에미터 전극으로부터 상기 바이폴라 활성 영역으로 에미터 영역을 확산하는 단계를 포함하는 MOS 및 바이폴라 디바이스를 가진 반도체 구조체를 제조하기 위한 방법.
- 상보형 MOS 및 바이폴라 디바이스를 가진 반도체 구조체 제조방법으로, P 도핑 웰과 N 도핑 웰을 포함하는 상보형 MOS 활성영역과 도핑 웰을 포함하는 바이폴라 활성영역을 가진 아이솔레이션 구조체를 제공하는 단계와, 상기 바이폴라 활성 영역 웰에서 콜렉터 영역을 형성하는 단계와, 상기 MOS 및 바이폴라 활성 영역 위에 제1실리콘층을 형성하는 단계와, 상기 바이폴라 활성 영역 웰에서 활성 베이스 영역을 형성하는 단계와, 상기 바이폴라 활성 영역의 일부분 위의 상기 제1실리콘 층상에 유전체층을 형성하고, 상기 제1실리콘까지 연장하는 상기 유전체층에서 윈도우를 형성하는 단계와, 상기 윈도우에서 유전체 스페이서들을 형성하고 상기 유전체 스페이서들 사이에 산화물 렌즈들을 형성하는 단계와, 상기 유전체 스페이서들을 제거하여 상기 유전체 스페이서들이 정형적으로 배치된 상기 윈도우내의 상기 제1실리콘층을 개재해서 연장하는 슬롯들을 형성하는 단계와, 상기 슬롯들을 거쳐서 상기 바이폴라 활성 영역에서 링크 베이스 영역을 형성하는 단계와, 유전체 재료로 상기 슬롯들을 채우는 단계와, 상기 MOS 및 바이폴라 활성 영역 우에 제2실리콘층을 형성하는 단계와, 상기 MOS 활성 영역의 상기 P 도핑웰과 상기 N 도핑웰상에 게이트 전극을, 상기 바이폴라 활성 영역 웰상에 에미터 및 콜렉터 전극을 형성하는 단계에서, 상기 게이트, 에미터 및 콜렉터 전극은, 상기 제1 및 제2실리콘층에서 형성되며, 상기 에미터 전극이 상기 윈도우로 연장하며, 상기 에미터 및 콜렉터 전극을 도핑하는 단계와, 상기 MOS 활성 영역의 상기 P 도핑 웰에서 셀프 얼라인된 N 형 소스 및 드레인 영역과 상기 MOS 활성 영역의 상기 N 도핑 웰에서 셀프 얼라인된 P 형 소스 및 드레인 영역을 형성하는 단계와, 상기 바이폴라 활성 영역에서 외인성 베이스 영역을 형성하는 단계와, 에미터 영역을 상기 에미터 전극에서 윈도우를 거쳐 상기 바이폴라 활성 영역내로 확산하는 단계를 포함하는 상보형 MOS와 바이폴라 디바이스를 가진 반도체 구조체 제조 방법.
- 저항 영역을 가진 BICMOS 구조체를 제조하기 위한 방법으로, P 웰 및 N 웰과, 도핑 웰을 가진 바이폴라 활성 영역과, 저항기 영역을 포함하는 상보형 MOS 및 바이폴라 활성 영역을 가진 아이솔레이션 구조를 제공하는 단계와, 상기 바이폴라 활성 영역의 상기 도핑 웰내로 콜렉터 영역을 주입하는 단계와, 상기 MOS 및 바이폴라 활성 영역과, 상기 저항 영역 위에 제1폴리실리콘층을 형성하는 단계와, 상기 바이폴라 활성 영역의 상기 도핑 웰에서 활성 베이스 영역을 형성하는 단계와, 상기 바이폴라 활성 영역의 일부분 위에 있는 상기 제1폴리실리콘 층상에 유전체층을 형성하고, 상기 제1폴리실리콘 층까지 연장하는 상기 유전체층에서 윈도우를 형성하는 단계와, 상기 윈도우의 측벽과 접경하는 상기 윈도우에서 제1유전체 스페이서들을 형성하고, 상기 제1유전체 스페이서들 사이에 있는 상기 제1폴리실리콘층상에 산화물 렌즈들을 형성하는 단계와, 상기 제1유전체 스페이서들을 제거하여 상기 제1유전체 스페이서들이 정형적으로 배치된 상기 윈도우에서 상기 제1폴리실리콘층을 개재해서 슬롯들을 형성하는 단계와, 상기 슬롯들을 통해 상기 바이폴라 활성 영역내에 링크 베이스 영역을 주입하는 단계와, 상기 슬롯에서 제2유전체 스페이서들을 형성하는 단계와, 상기 MOS 및 바이폴라 활성 영역과 상기 저항기 영역위에 제2폴리실리콘층을 형성하는 단계와, 상기 MOS 활성 영역의 상기 P 웰 및 상기 N 웰상에 게이트 전극을, 상기 바이폴라 활성영역상에 에미터 및 콜렉터 전극을 형성하는 단계에서, 상기 게이트, 에미터 및 콜렉터 전극은 상기 제1 및 제2폴리실리콘층에서 형성되며, 상기 에미터 전극은 상기 윈도우내로 연장하는 상기 단계와, 상기 에미터 및 콜렉터 전극을 도핑하는 단계와, 저항 영역을 형성하기 위해 상기 저항기 영역위에 배치된 상기 제1 및 제2폴리실리콘층 부분을 도핑하는 단계와, 상기 저항 영역의 중심부보다 작은 저항성을 갖도록 상기 저항 영역의 적어도 하나의 단부를 도핑하는 단계와, 베이스 전극을 형성하기 위해 에미터 접촉부와 인접하는 제1폴리실리콘층의 최소 부분을 도핑하는 단계와, 상기 N 웰에 P 형 소스 및 드레인 영역을, 상기 P 웰에 N 형 소스 및 드레인 영역을 주입하는 단계와, 상기 에미터 전극에서 상기 윈도우를 거쳐서 에미터 영역을 상기 바이폴라 활성 영역웰내로 확산하는 단계를 포함하는 저항 영역을 가진 BICMOS 구조체 제조 방법.
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