KR920005511B1 - 반도체장치와 그 제조방법 - Google Patents

반도체장치와 그 제조방법 Download PDF

Info

Publication number
KR920005511B1
KR920005511B1 KR1019890005546A KR890005546A KR920005511B1 KR 920005511 B1 KR920005511 B1 KR 920005511B1 KR 1019890005546 A KR1019890005546 A KR 1019890005546A KR 890005546 A KR890005546 A KR 890005546A KR 920005511 B1 KR920005511 B1 KR 920005511B1
Authority
KR
South Korea
Prior art keywords
region
buried
conductive
semiconductor device
epitaxial layer
Prior art date
Application number
KR1019890005546A
Other languages
English (en)
Other versions
KR900017202A (ko
Inventor
다케오 마에다
Original Assignee
가부시키가이샤 도시바
아오이 죠이치
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP63104861A external-priority patent/JP2889246B2/ja
Priority claimed from JP63170683A external-priority patent/JP2573319B2/ja
Application filed by 가부시키가이샤 도시바, 아오이 죠이치 filed Critical 가부시키가이샤 도시바
Publication of KR900017202A publication Critical patent/KR900017202A/ko
Application granted granted Critical
Publication of KR920005511B1 publication Critical patent/KR920005511B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

내용 없음.

Description

반도체장치와 그 제조방법
제1도는 종래 바이폴라 트랜지스터와 CMOS트랜지스터가 혼재된 LSI의 단면도.
제2도는 바이폴라 트랜지스터와 PMOS트랜지스터에 형성된 N웰영역의 불순물농도 프로우파일을 나타낸 도면.
제3도는 NMOS트랜지스터에 형성된 P웰영역의 불순물농도 프로우파일을 나타낸 도면.
제4도(a)내지 제4도(j)는 본 발명의 1실시예에 따른 반도체장치의 제조 공정을 나타낸 도면.
제5도는 제4도(j)에 도시된 PMOS트랜지스터에 형성된 제2N웰영역의 불순물농도 프로우파일을 나타낸 도면.
제6도는 제4도(j)에 도시된 NMOS트랜지스터에 형성된 P웰영역의 불순물 농도 프로우파일을 나타낸 도면.
제7도는 제4도(j)에 도시된 바이폴라 트랜지스터에 형성된 제1웰영역의 불순물농도 프로우파일을 나타낸 도면.
제8도(a) 내지 제8도(j)는 본 발명의 다른 실시예에 따른 반도체장치의 제조공정을 나타낸 도면.
제9도는 제8도(j)에 도시된 주변회로부의 PMOS트랜지스터에 형성된 제2N웰여영역의 불순물농도 프로우파일을 나타낸 도면.
제10도는 제8도(j)에 도시된 메모리셀부의 NMOS트랜지스터에 형성된 P웰영역의 불순물농도 프로우파일을 나타낸 도면.
제11도는 제8도(j)에 도시된 주변회로부의 바이폴라 트랜지스터에 형성된 제1웰영역의 불순물농도 프로우파일을 나타낸 도면.
제 12 도는 제 8 도(j)에 도시된 주변회로부의 NMOS트랜지스터에 형성된 P웰영역의 불순물농도 프로우파일을 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체기판(P형 실리콘) 11 : 절연막
12 : 개구부(開口部 ; 구멍트인부)
13, 13a : N+매립영역(N+매립 콜렉터영역)
14 : N형 에피택셜층 (제1N웰영역) 15 : N웰영역
16 : P웰영역 16a : P+매립영역
17 : 필드산화막 18 : 이온주입영역
19 : 더미게이트 산화막 20,21 : 챈널이온주입영역
22 : 이온주입영역 23 : 게이트 산화막
24 : 다결정 실리콘층 25 : 소오스영역
26 : 드레인영역 27 : 외부 베이스영역
28 : 소오스영역 29 : 드레인영역
30 : CVD-SiO2막 31 : 소오스영역
32 : 드레인영역 33 : 후산화막
34 : 드레인영역 35 : CVD-SiO2막
36,37,44,45,46 : 접촉구멍 38,39 : 다결정 실리콘층
43 : 층간절연막 47,48,49 : 알루미늄배선
[산업상의 이용분야]
본 발명은 반도체장치와 그 제조방법에 관한 것으로, 특히 바이폴라 트랜지스터와 CMOS트랜지스터가 혼재된 대규모 집적회로(LSI)를 구성하는 반도체장치와 그 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
종래에는 바이폴라 트랜지스터소자와 CMOS트랜지스터소자가 동일 반도체기판에 갖추어진 반도체장치가 다음과 같이 형성되고 있다. 즉, P형 실리콘기판상에 N+형 매립영역을 선택적으로 형성한 다음 그 전체 표면상에 P형 에피택셜층을 2.0~5.0㎛정도의 두께로 형성하고, 바이폴라 트랜지스터 형성영역과 PMOS 트랜지스터 형성영역에 N웰(Well)영역을, NMOS트랜지스터 형성영역과 바이폴라 트랜지스터의 소자분리영역에 P웰영역을 각각 이온주입법과 리소그래피법을 이용해서 선택적으로 불순물을 주입하고, 1100℃ 이상의 열처리에 의한 웰확산을 수행해서 형성한 다음, MOS트랜지스터소자와 바이폴라 트랜지스터소자를 통사의 방법을 이용하여 형성하게 된다.
제1도는 종래 기술에 의해 형성된 바이폴라 트랜지스터와 CMOS트랜지스터가 혼재된 LSI의 단면구조를 나타낸 도면이고, 제2도는 바이폴라 트랜지스터와 PMOS트랜지스터에 형성된 N웰영역의 불순물농도 프로우파일을 나타낸 도면이며, 제3도는 NMOS트랜지스터에 형성된 P웰영역의 불순물농도 프로우파일을 나타낸 도면으로, 제1도에 있어서 도면중 참조부호 51은 P형 반도체기판, 52는 N+매립영역, 53은 N웰영역, 54는 소자분리영역, 55는 N+매립 인출전극, 56은 P형웰영역, 57은 N웰영역, 58은 게이트 산화막, 59는 게이트 다결정 실리콘층, 60은 층간절연막, 61은 에미터 다결정 실리콘층, 62는 N+에미터영역, 63은 내부 베이스영역, 64는 P-필드층, 65는 LDD구조의 N-영역, 66은 N+영역, 67은 P+영역, 68은 외부 베이스영역, 69는 N+영역 형성용 측벽, 70은 층간절연막, 71은 알루미늄(A1)전극을 나타낸다.
여기서, 상기 제1도에 도시된 반도체장치를 제조함에 있어서 상기한 종래 기술을 이용하면 MOS트랜지스터가 미세화됨에 따라, 예컨대 MOS트랜지스터의 쇼트챈널효과가 발생되는 것을 방지하기 위해 PMOS트랜지스터에 형성된 N웰영역(57)의 불순물농도가 증가되고, 이 N웰영역(57)과 동시에 형성되는 N웰영역(53)에 바이폴라 트랜지스터소자가 형성되는 경우 바이폴라 트랜지스터소자의 콜렉터 불순물농도가 증대되게 되며, 이와 같이 바이폴라 트랜지스터소자의 콜렉터 불순물농도가 증대되면, 바이폴라 트랜지스터소자의 기본성능인 베이스-콜렉터 사이의 내압(BVCBO)과 어얼리(Early) 전압(VAF)이 열화된다.
또, 상기한 종래 기술에서는 P형 에피택셜층이 형성된 다음 그 에피택셜층에 N웰영역(53,57)이 형성되므로, 이 N웰영역(53,57)이 PMOS트랜지스터 또는 바이폴라 트랜지스터에 필요한 불순물농도 프로우파일을 갖도록 하기 위해 웰확산이 필요하게 되는데, 이 웰확산을 수행하게 되면 N웰영역(53,57)사이의 펀치드로우를 방지하기 위해 N웰영역(53,57)사이에 P+매립영역(56)을 형성해 줄 필요가 있고, 이 P+매립영역(56)을 형성하게 되면 웰확산중에 P+매립영역(56)으로부터 윗쪽에 위치하는 영역에 대한 불순물 확산이 과격하게 일어나게 되어 NMOS트랜지스터의 특성에 영향을 미치게 되므로 이 P+매립영역의 불순물농도는 그다지 높게 할 수 없게 된다.
또, 웰확산을 수행해서 바이폴라 트랜지스터소자의 콜렉터를 형성한 경우에는 콜렉터 불순물농도 프로우파일이 표면부로부터 내부로 향해 불순물 농도가 낮아지는 기울기를 갖기 때문에 고전류측에서의 바이폴라 특성이 열화되기 쉽다는 결점이 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 동일 반도체기판에 바이폴라 트랜지스터와 CMOS트랜지스터가 동시에 형성되어도 전기적 특성이 우수한 바이폴라 트랜지스터와 CMOS트랜지스터를 얻을 수 있게 됨과 더불어 소프트에러 내성에 대해서도 강안 반도체장치와 그 제조방법을 제공함에 그 목적이 있다.
[발명의 구성 및 작용]
상기 목적을 달성하기 위한 본 발명은, 바이폴라 트랜지스터와 CMOS트랜지스터가 혼재된 LSI를 구성하는 반도체장치에 있어서, 바이폴라 트랜지스터와 PMOS트랜지스터가 형성되는 각 제1, 제2N웰영역의 농도가 서로 다르게 설정되고, 바이폴라 트랜지스터가 형성되는 제1N웰영역을 구성하는 에피택셜층내의 N형 불순물농도를 5×1015㎝-3~2×1016㎝-3범위로 설정해 주면서 이 불순물농도를 갖는 에피택셜층을 바이폴라 트랜지스터의 콜렉터로 사용하며, 바이폴라 트랜지스터의 아래쪽에 위치하는 N+매립영역 이외에 P+매립영역을 NMOS트랜지스터에 형성된 P웰영역의 아래쪽에 위치하도록 형성한 것을 특징으로 한다.
특히, 본 발명의 제1실시예는 바이폴라 트랜지스터와 CMOS트랜지스터가 혼재된 LSI를 구성하는 반도체장치에 있어서, 바이폴라 트랜지스터와 PMOS트랜지스터에 사용되는 제1, 제2N웰영역의 불순물농도가 서로 다른 반도체장치를 실현하는 경우 P형 반도체기판에 N형 에피택셜층을 형성한 다음 PMOS트랜지스터영역에 N웰영역, NMOS트랜지스터영역에 P웰영역을 형성하기 위한 불순물을 이온주입법에 의해 주입시켜 불순물농도를 2×1016㎝-3~2×1017㎝-3로 설정한 제2웰영역과 제2P웰영역을 형성한 것을 특징으로 한다.
또한, 본 발명의 제2실시예는 바이폴라 트랜지스터와 CMOS트랜지스터가 혼재된 LSI를 구성하는 반도체장치에 있어서, 양 트랜지스터에 사용되는 제1, 제2N웰영역의 불순물농도가 서로 다른 반도체장치를 실현하는 경우, P형 반도체기판과 N형 에피택셜층 사이의 P+매립영역의 농도를 1×1016㎝-3~5×1017㎝-3으로 설정해 주고, 그후의 열처리를 1050℃이상에서는 10분 이상 수행하지 않음으로써 P+매립영역으로부터 불순물확산이 이루어지지 않도록 한 것을 특징으로 한다.
즉, 본 발명에서는 P형 반도체기판상에다 바이폴라 트랜지스터의 콜렉터(제1N웰영역)에 적합한 불순물 농도를 갖는 에피택셜층을 형성하고, 이 에피택셜층의 PMOS트래지스터 형성영역에 불순물을 이농주입시켜 PMOS트랜지스터에 적합한 불순물농도를 갖는 제2웰영역을 형성하며, 에피택셜층내의 바이폴라 트랜지스터의 콜렉터로 형성되는 부분에는 에피택셜층의 형성후 이온을 주입시키지 않고, 또 종래와 같이 바이폴라 트랜지스터와 CMOS트랜지스터의 웰영역을 형성하기 위한 웰확산을 수행하지 않게 된다. 이에 따라 펀치드로우 방지용 P+매립영역의 불순물농도를 높게 하여도 위쪽으로 그 P+매립영역의 불순물이 확산되지 않게 된다. 이와 같이 해서 고성능의 CMOS트랜지스터와 바이폴라 트랜지스터를 동시에 실현할 수 있으면서, 소프트에러에 대해 강한 반도체장치를 실현할 수 있게 된다.
(실시예)
이하, 본 발명에 따른 반도체장치와 그 제조방법에 대해 예시도면을 참조해서 상세히 설명한다.
제4도(a)내지 제4도(j)는 본 발명의 1실시예에 따른 반도체장치와 그 제조방법을 제조공정순으로 나타낸 단면도로서, 먼저 제4도(a)에 도시된 바와 같이 P형 실리콘 반도체기판(10)의 면지수(面指數)가 (100)인 결정면상에 절연막(11)을 퇴적시키고, 사진식각법에 의해 N+매립 콜렉터영역(13, 13a)이 형성될 예정위치에서만 절연막(11)을 선택적으로 제거해서 개구부(12)를 형성한 다음, 이 개구부(12)로부터 안티몬(Sb)을 기상확산시키거나 비소(As)또는 안티몬(Sb)의 이온주입에 의해 N+매립영역(13,13a ; N-매립 콜렉터영역)을 형성한다.
다음에, 제4도(b)에 도시된 바와 같이 상기 절연막(11)을 전면적으로 제거한 다음 사진식각법을 이용해서 N+매립 콜렉터영역(13) 이외에 P-매립영역(16a)를 보론(b)의 이온주입에 의해 형성하는데, 이 경우 보론의 이온주입조건은 예컨대 가속에너지를 100KeV로 하면서 도우즈량을 1.5×1013㎝-2으로 하고, 이때 N+매립 콜렉터영역(13,13a)과 P+매립영역(16a)은 자기정합법을 이용해서 형성해도 된다. 이후, 제4도(c)에 도시된 바와 같이 에피택셜성장방법에 의해 반도체기판(10)상에 불순물로서 인(P)을 1×1016㎝-3정도로 함유한 N형 에피택셜층(14)을 형성하는데, 이 경우 성장온도는, 예컨대 1130℃로 하면서 그 N형 에피택셜층(14)의 두께는 1.2㎛로 설정한다.
이어, 사진식각법을 이용해서 이온주입용 마스크(도시되지 않았음)를 형성하고, 이 마스크를 이용해서 제4도(d)에 도시된 바와 같이 N형 에피택셜층(14)의 PMOS트랜지스터 형성영역에 인(P) 이온을 160KeV의 가속에너지와 5×1012/㎝2의 도우즈량으로 이온주입시킴으로써 N웰영역(15)을 선택적으로 형성하고, 계속해서 다른 이온주입용 마스크를 이용해서 NMOS트랜지스터 형성영역에 보론(B)이온을 100KeV의 가속에너지와 6×1012/㎝2의 도우즈량으로 이온주입시킴으로써 P웰영역(16)을 선택적으로 형성하는데, 이 공정에서는 P웰영역(16)을 먼저 형성한 다음 N웰영역(15)을 형성해도 된다.
이어, 제4도(e)에 도시된 바와 같이 선택산화법에 의해 PMOS트랜지스터와 NMOS트랜지스터, 양MOS트랜지스터와 양 바이폴라 트랜지스터를 분리시키기 위한 필드산화막(17)을 형성하는데, 이 필드산화막(17)의 형성에 앞서 필드반전 방지용 이온주입영역(18)을 자기정합적으로 형성한다. 계속해서 그 전체면에 150Å정도 두께의 더미(dummy)게이트 산화막(19)을 열산화법에 의해 형성한 다음 이 더미게이트 산화막(19)을 통해 N웰영역(15)과 P웰영역(16)의 각 표면에 P챈널 MOS트랜지스터와 N챈널 MOS트랜지스터의 임계치조정용 및 펀치드로우 방지용 챈널이온주입영역(20,21)을 형성하는데, 이 경우 N웰영역(15)측의 챈널이온주입영역(20)은 보론이온을 20KeV의 가속에너지와 3×1012/㎝2의 도우즈량으로 이온주입시킴에 이어 인(P)이온을 240KeV의 가속에너지와 2×1012/㎝2의 도우즈량으로 이온주입시키는 2회의 이온주입에 의해 형성하는 반면, P웰영역(16)측의 챈널이온주입영역(21)은 보론이온을 20KeV의 가속에너지와 4×1012/㎝2의 도우즈량으로 이온주입시킴으로써 형성한다. 이어, N형 에피택셜층(14)에 인이온을 320KeV의 가속에너지와 1×1012/㎝2의 도우즈량으로 이온주입시킴으로써 그 N형 에피택셜층(14)을 돌출시켜 N+매립 콜렉터영역(13)에 도달되는 디프(Deep) N+형 이온주입영역(22)을 형성한다.
이어 제4도(f)에 도시된 바와 같이 더미게이트 산화막(19)을 전면 박리(剝離)시킨 다음 산화법에 의해 전체면에 150Å정도 두께의 게이트 산화막(23)을 형성하고, 또 그 전체면에 CVD법(화학적 기상성장법)에 의해 다결정 실리콘층(24)을 소정의 두께로 퇴적시킨 다음 계속해서 인을 확산시킴으로써 다결정 실리콘층(24)에 불순물을 도입시켜 저저항화한다.
그후, 제4도(g)에 도시된 바와 같이 사진식각법을 이용해서 다결정 실리콘층(24)과 게이트 산화막(23)을 패터닝하여 MOS트랜지스터의 게이트전극을 N웰영역(15) 및 P웰영역(16)상에 각각 잔존시키고, 계속해서 900℃의 온도로 산소분위기중에서 30분동안 산화를 수행해서 전체면에 후(後) 산화막(50)을 형성한 다음 포토레지스트막을 전체면에 도포시킨 후, 그 포토레지스트막을 패터닝해서 소정영역을 노출시켜 필드산화막(17)과 게이트전극으로서의 다결정 실리콘층(24)을 마스크로 해서 BF+ 2이온을 50KeV의 가속에너지와 5×1015/㎝2의 도우즈량으로 이온주입을 수행하여 N웰영역(15)의 표면에 P+형 소오스영역(25)과 드레인영역(26)을 형성하고, 이와 동시에 N+매립 콜렉터영역(13)상의 N형 에피택셜층(14)에도 BF+ 2이온의 이온주입을 수행해서 바이폴라 트랜지스터의 외부 베이스영역(27)을 형성한다. 이어 필드산화막(17)과 게이트전극을 마스크로해서 인이온을 60KeV의 가속에너지와 4×1013/㎝2의 도우즈량으로 이온주입을 수행하여 P웰영역(16)의 표면에 N-형 소오스영역(28)과 드레인영역(29)을 형성한다. 다음에 제4도(h)에 도시된 바와 같이 전체면에 CVD-SiO2막(30)을 2000Å의 두께로 퇴적시키고, 이어 RIE(반응성 이온에칭법)등과 같은 이방성 에칭기술에 의해 이 CVD-SiO2막 (30)을 에칭시켜 CVD-SiO2막 (30)을 게이트전극의 측면에만 잔존시킨다. 그리고, P웰영역(16)만 노출되도록 포토레지스트 마스크(도시되지 않았음)를 형성한 다음 As이온을 50KeV의 가속에너지와 5×1015/㎝2의 도우즈량으로 이온주입을 수행해서 P웰영역(16)의 표면에 N+형 소오스영역(31)과 드레인영역(32)을 형성한다.
즉, 이 P웰영역(16)에는 소위 LDD구조의 N챈널 MOS트랜지스터가 형성하게 된다. 이어 도시되지 않은 포토레지스트 마스크를 제거시킨 다음 900℃의 온도로 O2분위기중에서 30분간의 산화를 수행함으로써 후산화막(33)을 형성하고, 또 계속해서 포토레지스트(51)등에 의해 P웰영역(16)과 N웰영역(15)의 표면을 덮은 다음 BF+ 2이온을 30KeV의 가속에너지와 5×1013/㎝2의 도우즈량으로 이온주입을 수행하여 N-매립 콜렉터영역(13)상의 N형 에피택셜층(14)에 P형의 내부 베이스영역(34)을 형성한다.
이어, 제4도(i)에 도시된 바와 같이 전체면에 층간절연막으로서의 CVD-SiO2막(35)을 2000Å의 두께로 퇴적시킨 다음 이 DVD-SiO2막(35)을 선택적으로 에칭해서 내부 베이스영역(34)의 표면에 이르는 접촉구멍(36)과 N챈널 MOS트랜지스터측의 N+형 드레인영역(32)의 표면에 이르는 접촉구멍(37)을 각각 열어주고, 이후 다결정 실리콘층을 2000Å의 두께로 퇴적시켜 패터닝하여 에미터전극과 고저항소자 및 배선영역으로 되는 위치에만 다결정 실리콘층(38,39)으로서 잔존시킨 다음 그중 다결정 실리콘층(39)의 일부분을 포토레지스트 마스크(40)로 덮고서 상기 다결정 실리콘층(38,39)에 대해 As이온을 50KeV의 가속에너지와 5×1015/㎝2의 도우즈량으로 이온주입을 수행하여 내부 베이스영역(34)내에 N형 에미터영역(41)을 형성함과 동시에 다결정 실리콘층(38)을 저저항화해서 바이폴라 트랜지스터의 에미터전극을 형성한다. 또, 그와 동시에 다결정실 리콘층(39)을 포토레지스트 마스크(40)로 덮여져 있는 일부를 제외하고 저저항화해서 N챈널 MOS트랜지스터의 드레인배선(39)과 고저항소자(42)를 형성하는데, 이 경우 상기한 이온주입공정후 950℃~1100℃의 온도로 5초~1분간 열처리를 수행하는, 소위 고속어닐링(rapid annealing)을 수행함으로써 더욱 양호한 접촉특성을 얻을 수 있다.
계속해서, 제4도(j)에 도시된 바와 같이 전체면에 CVD-SiO2막과 BPSG막으로 이루어진 층간절연막(43)을 퇴적시켜 표면의 평탄화를 수행한 다음 이 층간절연막(43)에 대해 에미터전극으로서의 다결정 실리콘층(38)의 표면에 이르는 접촉구멍(44)과 드레인배선으로서의 다결정 실리콘층(39)의 표면에 이르는 접촉구멍(45)을 열어줌과 더불어, 층간절연막(43) 및 그 하부의 CVD-SiO2막(35)에 대해 P챈널 MOS트랜지스터의 소오스영역(25)의 표면에 이르는 접촉구멍(46)을 열어주고, 이어 그 전체면에 배선용 알루미늄을 진공증착법등에 의해 퇴적시킨 다음 그 알루미늄을 패터닝해서 알루미늄배선(47,48,49)을 형성함으로써 반도체 장치가 완성된다.
이와 같이 해서 제조되는 반도체장치에 있어서, 다결정 실리콘층(39)의 일부에 의해 고저항소자(42)가 구성되고, 이 고저항소자(42)는 스태틱형 메모리셀의 부하저항으로 사용된다.
또, 본 실시예에서는 N챈널 MOS트랜지스터를 LDD구조, P챈널 MOS트랜지스터를 통상적인 구조로 형성하였지만, 각 소자의 크기에 따라 MOS트랜지스터에 대해서는 가장 적당한 구조를 채용하면 된다. 그리고, 제5도는 상기한 구조에 대해 MOS트랜지스터부의 N웰 불순물분포를 도시한 것이고, 제6도는 P웰 불순물분포를 도시한 것이며, 제7도는 바이폴라 트랜지스터부의 N웰 불순물분포를 도시한 것이다.
여기서, 상기 제4도(j)와 같은 구조로 한 경우의 이점은 다음과 같다.
즉, 종래 기술에서는 0.8㎛이하의 게이트 길이를 갖는 바이폴라·CMOS구조에서는 바이폴라 트랜지스터소자의 전류증폭률(hfe)이 100일때 콜렉터-베이스간 내압(BVCBO)이 15V, 에미터-콜렉터간 내압((BVCBO)이 5V, 어얼리전압(VAF)이 10V, 콜렉터 전류(Ic)가 10mA시 차단주파수(fT)=1GHz밖에 달성할 수 없었는 바, 이는 콜렉터층인 N웰영역(63)의 불순물농도가 높고, 또 N웰영역(63)의 표면으로부터 내부측을 향함에 따라 불순물 농도가 연속적으로 낮아지게 된다. 즉, 불순물농도 프로우파일에 기울기가 생기는 등의 이유 때문이다.
그러나, 본 발명에서는 상기와 같이 전류증폭율(hfe)이 100일때 콜렉터-베이스간 내압(BVCBO)이 41V, 에미터-콜렉터간 내압((BVCBO)이 13V, 어얼리전압(VAF)이 51V, 콜렉터전류(Ic)가 10mA시 차단주파수(fT)는 3GHz를 달성할 수 있는데, 그 이유는 콜렉터층인 N형 에피택셜층(14)이 에피택셜층의 자체에서 불순물농도가 낮고, 또 그 N형 에피택셜층(14)의 전체에서 불순물농도가 균일, 즉 불순물농도 프로우파일의 기울기가 없는 등에 기인한다.
또, NMOS트랜지스터를 구성하는 P웰 영역(16)은 이온주입에 의해 형성되고, 그후의 열처리가 저온에서 단시간동안 수행되므로 P+매립영역(16a)으로부터 P웰영역(16)에 대한 불순물확산이 이루어지지 않게 됨에 따라 고성능의 MOS트랜지스터를 얻을 수 있다. 또, P+매립영역(16a)의 불순물농도를 높게 할 수 있음에 따라 메모리 LSI와 같이 소프트에러가 일어나서는 않되는 장치를 형성하는 경우 소프트웨어 내성이 강한 반도체장치를 실현할 수 있게 된다.
본 발명에 있어서는 바이폴라 트랜지스터를 형성하기 위한 에피택셜층(제1N웰영역)을 형성하는 경우 에피택셜층내의 N형 불순물농도를 5×1015/㎝-3~2×1016/㎝-3로 설정함이 실용적인 범위로 되고, 또 에피택셜층의 형성후 PMOS트랜지스터 형성영역에 제2N웰영역, NMOS트랜지스터 형성영역에 P웰영역을 형성하기 위한 이온주입을 수행하고 있는데, 이들 각 웰영역의 농도를 4×1016㎝-3~2×1016㎝-3으로 설정함이 실용범위로 되며, 이와 같이 설정한 제2N웰영역과 P웰영역을 상기한 공정에 의해 형성한다. 또, 메모리 LSI와 같이 소프트에러가 일어나서는 않되는 장치를 형성하는 경우에는 P+매립영역(16a)의 농도를 1×1016㎝-3~5×1018㎝-8으로 설정하고, 에피택셜층 형성후의 열처리를 1050℃이상에서 10분 이상 수행하지 않음으로써 P+매립영역(16a)으로부터 NMOS트랜지스터의 P웰영역에 불순물이 확산되지 않도록 한다.
이어, 본 발명의 다른 실시예에 따른 반도체장치와 그 제조방법에 대해 예시도면을 참조해서 설명한다.
제8도(a)내지 제8도(j)는 본 발명의 다른 실시예에 따른 반도체장치의 제조방법을 공정순으로 나타낸 단면도로서, 먼저 제8도(a)에 도시된 바와 같이 P형 실리콘 반도체기판(10)의 면지수가(100)인 결정면상에 절연막(11)을 퇴적시켜 사진식각법에 의해 N+고농도 매립영역(13a, 13b, 13c)이 형성될 예정위치에서만 절연막(11)을 선택적으로 제거해서 개구부(12a, 12b, 12c)를 형성하고, 이어 이 개구부(12a, 12b, 12c)로부터 안티몬(Sb)을 기상확산 또는 고상(固相)확산시키거나 비소(As)또는 안티몬(Sb)의 이온주입에 의해 N+고농도 매립콜렉터영역(13a, 13b, 13c)을 형성한다.
다음에, 제8도(b)에 도시된 바와 같이 상기 절연막(11)을 전면적으로 제거한 다음 웨이퍼 전체면에 B+를 가속전압 100KeV의 도우즈량 6×1012㎝2으로 이온주입함으로써 불순물농도 1×1016㎝-3~7×1016㎝-3인 제1P+고농도 매립영역(9a, 9b, 9c)을 형성함에 이어 사진식각법을 이용해서 메모리셀 어레이 형성예정위치에만, 예컨대 B+를 가속전압 100KeV와 도우즈량 3×1013㎝2으로 이온주입함에 따라 불순물농도 8×1016㎝-3~1×108㎝-3의 제2P+고농도 매립영역(8)을 형성한다. 이 제1, 제2P+고농도 매립영역(8, 9a, 9b, 9c)의 형성전에 50Å이상의 산화막을 기판 전체면에 형성하여 이온주입시 오염을 방지할 수 있도록 해도 되고, 또 이온주입후 이온주입에 의한 기판의 손상을 회복시키면서 주입불순물의 활성화를 수행하기 위해 850℃이상의 열처리를 실시해도 된다. 또한, 전체면에 주입된 제1P+고농도 매립영역(9a, 9b, 9c)은 선택적으로 주입형성해도되고, 제2P+고농도 매립영역(8)은 N+매립영역(13)으로부터 2㎛이상 떨어지도록 주입해도 되는데, 이는 N+매립영역(13)으로부터 불순물이 삐어져 나오는 것을 고려한 것이다. 이후, 제4도(c)에 도시된 바와 같이 에피택셜 성장법에 의해 반도체기판(10)상에 불순물로서 인을 5×1015㎝-3~2×1015㎝-3정도 함유하는 N형 에피택셜층(14)을 형성하는데, 이때의 성장온도는 예컨대 1130℃이고, 그 N형 에피택셜층(14)의 두께는 1.2㎛이다.
이어, 사진식각법을 이용해서 이온주입용 마스크(도시되지 않음)를 형성하고, 이 마스크를 이용해서 제8도(d)에 도시된 바와 같이 N형 에피택셜층(14)의 PMOS트랜지스터 형성영역 또는 PMOS트랜지스터에 인(P)이온을 160KeV의 가속에너지와 5×1012/㎝2의 도우즈량으로 이온주입시킴으로써 불순물농도 2×1016㎝-3~2×1018㎝-3정도의 N웰영역(15a, 15b)을 선택적으로 형성하고, 계속해서 다른 이온주입용 마스크를 이용해서 보존이온을 CMOS트랜지스터의 NMOS트랜지스터 형성영역 및 메모리셀부의 NMOS트랜지스터 형성영역에 100Kev의 가속에너지와 6×1012/㎝2의 도우즈량으로 이온주입시킴으로써 불순물농도 2×1016㎝-3~2×1018㎝-3정도의 P웰영역(16b)를 먼저 형성한 다음 N웰영역(15a, 15b)을 형성해도 된다.
이어, 선택산화법에 의해 PMOS트랜지스터와 NMOS트랜지스터, 양 MOS트랜지스터와 바이폴라 트랜지스터를 분리시키기 위한 필드산화막(17)을 형성하는데, 이 필드산화막(17)의 막두께는 6000Å정도이다. 또, 이 필드산화막(17)의 형성에 앞서 필드반전 방지용 이온주입영역(18)을 자기정합적으로 형성한다. 계속해서 제8도(e)에 도시된 바와 같이 그 전체면에 150Å정도 두께의 더미게이트 산화막(19)을 열산화법에 의해 형성한 다음 이 더미게이트 산화막(19)을 통해 N웰영역(15a, 5b)과 P웰영역(16a, 16b)의 각 표면에 PMOS트랜지스터와 NMOS트랜지스터의 임계치조정용 및 펀치드로우 방지용 챈널이온주입영역(20, 21)을 형성하는데, N웰영역(15a, 15b)측의 챈널이 챈널이온주입영역(20)은 보론이온을 20KeV의 가속에너지와 3×1012/㎝2의 도우즈량으로 이온주입시킴에 이어 인이온을 240KeV의 가속에너지와 2×1012/㎝2의 도우즈량으로 이온주입시키는 2회의 이온주입에 의해 형성하는 반면, P웰영역(16a, 16b)측의 챈널이온주입영역(21)은 보론이온을 20KeV의 가속에너지와 4×1012/㎝2의 도우즈량으로 이온주입시킴에 의해 형성하는 한편, N형 에피택셜층(14)에 인이온을 320KeV의 가속에너지와 1×1016/㎝2의 도우즈량으로 이온주입시킴으로써 그 N형 에피택셜층(14)을 돌출시켜 N+고농도 매립영역(13b)에 도달되는 디프(Deep) N+형 이온주입영역(22)을 형성한다.
이어, 제8도(f)에 도시된 바와 같이 더미게이트 산화막(19)을 전체면에 걸쳐 박리시킨 다음 산화법에 의해, 전체면에 150Å정도 두께의 게이트 산화막(23)을 형성하고, 또 게이트 산화막(23)과 필드산화막(17)상에서 전체면에 걸쳐 CVD법(화학적 기상성장법)에 의해 다결정 실리콘층(24)을 소정의 두께로 퇴적시키며, 계속해서 인을 확산시킴으로써 다결정 실리콘층(24)에 불순물을 도입시켜 저저항화한다.
그후, 제8도(g) 도시된 바와 같이 사진식각법을 이용해서 다결정 실리콘층(24)과 게이트 산화막(23)을 패터닝해서 MOS트랜지스터의 게이트전극(24)을 N웰영역(15a, 15b)상 및 P웰영역(16a, 16b)상에 형성한다. 이어 900℃의 온도로 O2분위기 중에서 30분 동안 산화를 수행해서 후산화막(50)을 형성한 다음 사진식각법에 의한 마스크와 필드산화막(17)과 게이트전극(24)을 마스크로 해서 BF+ 2이온을 50KeV의 가속에너지와 5×1015/㎝2의 도우즈량으로 이온주입을 수행하여 N웰영역(15a)의 표면에 P+형 소오스영역(25)과 드레인영역(26)을 형성하고, 이와 동시에 N+고농도 매립영역(13b)상의 N형 에피택셜층(14)에도 BF+ 2이온주입을 수행해서 바이폴라 트랜지스터의 외부 베이스영역(27)을 형성한다. 이어, 사진식각법에 의한 마스크와 필드산화막(17) 및 게이트전극(24)을 마스크로 P+이온을 60KeV의 가속에너지와 4×1013/㎝2의 도우즈량으로 이온주입을 수행하여 P웰영역(16a, 16b)의 표면에 N-형 소오스영역(28)과 드레인영역(29)을 형성한다.
다음에 제8도(h)에 도시된 바와 같이 전체면에 CVD-SiO2막(30)을 2000Å의 두께로 퇴적시킴에 이어 RIE(반응성 이온에칭법)등과 같은 이방성 에칭기술에 의해 CVD-SiO2막 (30)을 에칭시켜 CVD-SiO2막 (30)을 게이트전극의 측면에만 잔존시킨다. 그리고, P웰영역(16a, 16b)만 노출되도록 포토레지스트 마스크(도시되지 않았음)를 형성한 다음 As이온을 50KeV의 가속에너지와 5×1015/㎝2의 도우즈량으로 이온주입을 수행해서 P웰영역(16a, 16b)의 표면에 N+형 소오스영역(31)과 드레인영역(32)을 형성한다. 즉, P웰영역(16a, 16b)에는 소위 LDD구조의 N챈널 MOS트랜지스터가 형성되게 된다. 이어 900℃의 온도로 O2분위기중에서 30분간의 산화를 수행함으로써 후산화막(33)을 형성하고, 또 계속해서 포토레지스트(51)에 의해 P웰영역(16a, 16b)과 N웰영역(15a, 15b)의 표면을 덮은 다음 BF+ 2이온을 30KeV의 가속에너지와 5×1013/㎝2의 도우즈량으로 이온주입을 수행하여 N+매립 콜렉터영역(13)상의 N형 에피택셜층(14)에 P형의 내부 베이스영역(34)을 형성한다.
이어, 제8도(i)에 도시된 바와 같이 전체면에 층간절연막으로서의 CVD-SiO2막(35)을 2000Å의 두께로 퇴적시킨 다음 이 CVD-SiO2막(35)에 대해 내부 베이스영역(34)의 표면에 이르는 접촉구멍(36)과 메모리셀부의 MOS트랜지스터측의 N+형 드레인영역(32)의 표면에 이르는 접촉구멍(37)을 각각 열어주고, 이후 다결정 실리콘층을 2000Å의 두께로 퇴적시켜 패터닝하여 에미터전극과 고저항소자로 되는 위치에만 다결정 실리콘층(38,39)으로서의 잔존시키며, 이어 다결정 실리콘층(39)의 일부분을 포토레지스터등의 마스크(40)로 덮은 다음 다결정 실리콘층(38,39)의 대해 As이온을 50KeV의 가속에너지와 5×1015/㎝2의 도우즈량으로 이온주입을 수행하여 내부 베이스영역(34)내에 N형 에미터영역(41)을 형성함과 동시에 다결정 실리콘층(38)을 저지항화해서 바이폴라 트랜지스터의 에미터전극을 형성한다. 또, 그와 동시에 마스크(40)로 덮여져 있는 다결정 실로콘층(39)의 일부를 제외하고 저저항화해서 N챈널 MOS트랜지스터의 드레인배선(3)과 마스크(40)로 덮여진 부분의 다결정 실리콘층을 고저항소자(42)로 형성하고, 상기한 이온주입 공정후 950℃~1100℃의 온도로 5초~1분간 열처리를 수행하는 소위 고속어닐링을 수행함으로써 바이폴라 트랜지스터의 에미터 전극 밑 N챈널 MOS트랜지스터의 드레인배선에 대해 더욱 양호한 접촉특성을 얻을 수 있게 된다.
계속해서, 제8도(j)에 도시된 바와 같이 전체면에 CVD-SiO2막과 BPSG막으로 이루어진 층간절연막(43)을 퇴적시켜 표면의 평탄화를 수행한 다음 이 층간절연막(43)에 대해 에미터전극으로서의 다결정 실리콘층(38)의 일부를 노출시키는 접촉구멍(44)과 드레인배선으로서의 다결정 실리콘층(39)의 일부를 노출시키는 접촉구멍(45)을 열어줌과 더불어, 층간절연막(43) 및 그 하부의 CVD-SiO2막(35)을 관통하여 P챈널 MOS트랜지스터의 소오스영역(25)의 일부를 노출시키는 접촉구멍(46)을 열어주고, 이어 그 전체면에 배선용 알루미늄을 진공증착법등에 의해 퇴적시킨 다음 그 알루미늄을 패터닝해서 알루미늄배선(47,48,49)을 형성함으로써 반도체 장치가 완성된다.
이와 같이 해서 제조된 반도체장치에 있어서 다결정 실리콘층(39)의 일부에 의해 고저항소자(42)가 구성되고, 이 고저항소자(42)는 스태틱형 메모리셀의 부하저항으로 사용된다.
제9도는 PMOS트랜지스터에 형성된 N웰영역(15a)의 불순물농도 프로우파일을 도시한 것이고, 제10도는 메모리셀부에 형성된 NMOS트랜지스터의 P웰영역(16b)의 불순물농도 프로우파일을 도시한 것이며, 제11도는 바이폴라 트랜지스터에 형성된 N웰영역(14)의 불순물농도 프로우파일을 도시한 것이고, 제12도는 주변회로부에 형성된 NMOS트랜지스터의 P웰영역(15b)의 불순물농도 프로우파일을 도시한 것이다.
또, 본 발명에서는 P+고농도 매립영역(8)과 N+고농도 매립영역(13c)사이에 P+고농도 매립영역(8)에 비해 저농도의 P+매립영역(9c)이 끼워져 있으므로 영역(8, 13c)사이의 브레이크다운 전압내성이 향상된다. 또 P+고농도 매립영역(8)의 불순물농도를 8×1018㎝-3~1×1016㎝-3으로 하고 있으므로 종래 기술에서는 10000FIT밖에 얻을 수 없었음에 비해 본 발명에서는 10FIT의 소프트에러내성을 갖는 스태틱 RAM을 실현할 수 있다.
한편, 본 발명은 상기 실시예에만 한정되지 않고 여러가지로 응용할 수 있는데, 상기 실시예에서는 MOS트랜지스터를 LDD구조로 하고 있지만, 각 소자의 크기에 따라 MOS트랜지스터에 대해서는 가장 적당한 구조를 채용하면 되고, 상기 LDD구조를 형성하는 경우에 이용되는 측벽은 다결정실리콘을 이용해도 된다. 또한, PMOS트랜지스터의 소오스영역(25)과 드레인영역(26)은 NMOS트랜지스터의 소오스영역(31)과 드레인영역(32)의 형성후에 형성해도 된다. 또, 본 발명의 LSI가 구성되는 에피택셜층(14)의 두께는 1.5㎛이하이고, 이 에피택셜층(14)내의 N형 불순물농도는 5×1015~2×10 16㎝-3의 범위가 적당하다.
그리고, 본 발명에서는 P+고농도 매립영역(9a, 9b, 9c)의 농도가 1×1016~7×1016㎝-3의 범위이고, P+고농도 매립영역(8)의 농도는 8×1016㎝-1~1×1016㎝-3의 범위가 적당한 것으로 되고, 또 P+고농도 매립영역(8)을 형성하는 경우 N+고농도 매립영역(13c)으로부터 2㎛이상 떨어지게 불순물주입을 수행하는 것이 적당하게 되며, LSI가 구성되는 에피택셜층의 형성후 1050℃이하의 열처리밖에 수행하지 않으므로 P+고농도 매립영역(9a, 8)으로부터 불순물이 위쪽으로 확산되는 것을 방지할 수 있게 된다.
[발명의 효과]
상기한 바와 같이 본 발명에 의하면, 동일 반도체기판상에 바이폴라 트랜지스터와 MOS트랜지스터가 동시에 혼재되어도 전기적 특성이 우수한 바이폴라 트랜지스터와 MOS트랜지스터를 얻을 수 있게 됨과 더불어 소프트에러내성에 대해서도 강한 반도체장치와 그 제조방법을 제공할 수 있다.

Claims (11)

  1. 바이폴라 트랜지스터와 CMOS트랜지스터를 갖춘 반도체장치에 있어서, 제1도전형 반도체기판(10)과 ; 이 반도체기판(10)상에 형성된 펀치드로우 방지 및 소프트에러 방지용 제1도전용 제1매립영역(16a) ; 이 제1매립영역(16a)의 양측에 각각 인접되면서 상기 반도체기판(10)상에 형성된 제2도전형 제2, 제3매립영역(13a, 13) ; 이 제2도전형 제3매립영역(13)상에 형성되면서 그 표면부에 바이폴라 트랜지스터가 형성되는 제2도전형 제1웰영역(14) ; 상기 제2도전형 제2매립영역(13a)상에 형성되면서 그 표면부에 제1챈널형 MOS트랜지스터가 형성됨과 더불어 상기 제1웰영역(14)의 불순물농도보다 불순물농도가 높은 제2도전형 제2웰영역(15) 및 ; 상기 제1도전형 제1매립영역(16a)상에 형성되면서 그 표면부에 제1챈널형 MOS트랜지스터가 형성되는 제1도전형 제3웰영역(16)을 구비하여 구성된 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 제1웰영역(14)은 상기 제1, 제2, 제3고농도 매립영역(13a, 13, 16a)상에 형성된 에피택셜층을 형성한 다음 불순물을 도입하지 않고서 형성되도록 된 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서, 상기 에피택셜층은 N형 불순물이 5×1015㎝-3~2×1016㎝-3의 범위로 설정되도록 된 것을 특징으로 하는 반도체장치.
  4. 제3항에 있어서, 상기 N형 불순물로서 인(P)이 사용되는 것을 특징으로 하는 반도체장치.
  5. CMOS트랜지스터 및 바이폴라 트랜지스터를 구비한 주변회로부와 메모리셀부를 갖춘 반도체장치에 있어서, 제1도전형 반도체기판(10)과 ; 이 반도체기판(10)의 주변회로부로 되는 부분상에 형성된 펀치드로우 방지용 제1도전형 제1고농도 매립영역(9a) ; 상기 반도체기판(10)의 메모리셀부로 되는 부분상에 형성되면서 상기 제1고농도 매립영역(9a)의 불순물농도보다도 불순물농도가 높은 소프트에러 방지용 제1도전형 제2고농도 매립영역(8) ; 상기 제1고농도 매립영역(9a)의 양측에 각각 인접되면서 상기 반도체기판(10)상에 형성된 제2도전형 제3, 제4고농도 매립영역(13a, 13b) ; 이 제4고농도 매립영역(13b)상에 형성되면서 그 표면부에 바이폴라 트랜지스터가 형성되는 제2도전형 제1웰영역(14) ; 상기 제3고농도 매립영역(13a)상에 형성되면서 그 표면부에 제1챈널형 MOS트랜지스터가 형성됨과 더불어 상기 제1웰영역(14)의 불순물농도보다도 불순물농도가 높은 제2도전형 제2웰영역(15a, 15b) 및 ; 상기 제1, 제2고농도 매립영역(9a, 8)상에 각각 형성되면서 각 표면부에 제2챈널형 MOS트랜지스터가 형성되는 제1도전형 제3, 제4웰영역(16a, 16b)을 구비하여 구성된 것을 특징으로 하는 반도체장치.
  6. 제5항에 있어서, 상기 제1웰영역(14)은 상기 제1, 제2, 제3, 제4 고농도 매립영역(9a, 8, 13a, 13b)상에 형성되는 에피택셜층을 형성한 다음 불순물을 도입하지 않고서 형성되도록 한 것을 특징으로 하는 반도체장치.
  7. 제6항에 있어서, 상기 에피택셜층은 N형 불순물이 5×1015㎝-3~2×1016㎝-3의 범위로 설정되도록 된 것을 특징으로 하는 반도체장치.
  8. 제6항에 있어서, 상기 N형 불순물로서 인(P)이 사용되는 것을 특징으로 하는 반도체장치.
  9. 제5항에 있어서, 상기 제2고농도 매립영역(8)은 근접되는 제1도전형 매립영역(13c)으로부터 2㎛이상 떨어져 형성되는 것을 특징으로 하는 반도체장치.
  10. 바이폴라 트랜지스터와 CMOS트랜지스터를 갖춘 반도체장치의 제조방법에 있어서, 제1도전형 반도체기판(10)을 준비하는 단계와, 이 반도체기판(10)상에 제1도전형 제1매립영역(16a)과, 이 제1매립영역(16a)의 양측에 제2도전형 제2, 제3매립영역(13a, 13)을 형성하는 단계, 상기 제1, 제2, 제3 매립영역(16a, 13a, 13)상에 제2도전형 에피택셜층을 형성하는 단계, 이 에피택셜층내의 상기 제2고농도 매립영역(13a)상의 부분에 제2도 전형 불순물을 도입시키고, 상기 에피택셜층내의 상기 제1고농도 매립영역(16a)상의 부분에 제1도전형 불순물을 도입시키며, 상기 제3매립영역(13)상의 상기 에피택셜층부분을 제1웰영역(14)으로 형성하고, 상기 제1매립영역(13a)상의 상기 에피택셜층의 부분을 상기 제1웰영역(14)의 불순물농도보다도 불순물농도가 높은 제2웰영역(15)으로 형성하며, 상기 제2매립영역(16a)상의 상기 에피택셜층부분을 제3웰영역(16)으로 형성하는 단계 및, 상기 제1웰영역(14)에 바이폴라 트랜지스터를, 상기 제2, 제3웰영역(15, 16)에 CMOS트랜지스터를 각각 1050℃의 온도 이상에서 10분 이하의 열처리를 수행함으로써 형성하는 단계를 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제10항에 있어서, 상기 제1고농도 매립영역(16a)에 함유되는 불순물로서 보론(B)를 사용하는 것을 특징으로 하는 반도체 장치의 제조방법.
KR1019890005546A 1988-04-27 1989-04-27 반도체장치와 그 제조방법 KR920005511B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP63-104861 1988-04-27
JP63104861A JP2889246B2 (ja) 1988-04-27 1988-04-27 半導体装置
JP63-170683 1988-07-08
JP63170683A JP2573319B2 (ja) 1988-07-08 1988-07-08 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR900017202A KR900017202A (ko) 1990-11-15
KR920005511B1 true KR920005511B1 (ko) 1992-07-06

Family

ID=26445235

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890005546A KR920005511B1 (ko) 1988-04-27 1989-04-27 반도체장치와 그 제조방법

Country Status (4)

Country Link
US (1) US5093707A (ko)
EP (2) EP0339637B1 (ko)
KR (1) KR920005511B1 (ko)
DE (2) DE68929131T2 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3282172B2 (ja) * 1994-07-29 2002-05-13 ソニー株式会社 ＢｉＭＯＳ半導体装置の製造方法
JPH03296260A (ja) * 1990-04-16 1991-12-26 Toshiba Corp Ｍｏｓ型半導体装置
US5001073A (en) * 1990-07-16 1991-03-19 Sprague Electric Company Method for making bipolar/CMOS IC with isolated vertical PNP
EP0809286B1 (en) * 1996-05-14 2003-10-01 STMicroelectronics S.r.l. A process for the fabrication of semiconductor devices having various buried regions
GB2374456A (en) * 2000-12-09 2002-10-16 Esm Ltd High-voltage metal oxide semiconductor device and method of forming the device
JP2003197908A (ja) * 2001-09-12 2003-07-11 Seiko Instruments Inc 半導体素子及びその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56155562A (en) * 1980-05-06 1981-12-01 Nec Corp Manufacture of semiconductor device
JPS5994861A (ja) * 1982-11-24 1984-05-31 Hitachi Ltd 半導体集積回路装置及びその製造方法
JPS59177960A (ja) * 1983-03-28 1984-10-08 Hitachi Ltd 半導体装置およびその製造方法
JPS6080267A (ja) * 1983-10-07 1985-05-08 Toshiba Corp 半導体集積回路装置の製造方法
EP0197948A4 (en) * 1984-09-28 1988-01-07 Motorola Inc PROTECTION AGAINST THE DISCHARGE OF A DEPLETION AREA OF A LOAD MEMORY.
JPH073811B2 (ja) * 1985-04-12 1995-01-18 株式会社日立製作所 半導体記憶装置
JPH0834244B2 (ja) * 1985-06-19 1996-03-29 三洋電機株式会社 半導体集積回路装置
JPH0671067B2 (ja) * 1985-11-20 1994-09-07 株式会社日立製作所 半導体装置
JPH0628296B2 (ja) * 1985-10-17 1994-04-13 日本電気株式会社 半導体装置の製造方法
JPH0770606B2 (ja) * 1985-11-29 1995-07-31 株式会社日立製作所 半導体装置
JPS62291165A (ja) * 1986-06-11 1987-12-17 Nec Corp 半導体装置
US4929570A (en) * 1986-10-06 1990-05-29 National Semiconductor Corporation Selective epitaxy BiCMOS process
JPS63304657A (ja) * 1987-06-04 1988-12-12 Fujitsu Ltd 半導体装置の製造方法
JPS6410656A (en) * 1987-07-03 1989-01-13 Hitachi Ltd Complementary type semiconductor device

Also Published As

Publication number Publication date
DE68929131D1 (de) 2000-02-10
DE68929131T2 (de) 2000-06-15
DE68929415D1 (de) 2002-08-14
EP0339637B1 (en) 2000-01-05
US5093707A (en) 1992-03-03
EP0339637A2 (en) 1989-11-02
EP0723295B1 (en) 2002-07-10
KR900017202A (ko) 1990-11-15
EP0723295A1 (en) 1996-07-24
DE68929415T2 (de) 2003-01-16
EP0339637A3 (en) 1992-09-23

Similar Documents

Publication Publication Date Title
KR100230610B1 (ko) 자기정렬된 웰탭을 지니는 bicmos 디바이스 및 그 제조방법
US4345366A (en) Self-aligned all-n+ polysilicon CMOS process
US4135955A (en) Process for fabricating high voltage cmos with self-aligned guard rings utilizing selective diffusion and local oxidation
US4663825A (en) Method of manufacturing semiconductor device
US5091760A (en) Semiconductor device
US5554554A (en) Process for fabricating two loads having different resistance levels in a common layer of polysilicon
JPH02237160A (ja) 半導体装置
US4931407A (en) Method for manufacturing integrated bipolar and MOS transistors
KR100199465B1 (ko) 반도체 디바이스용으로 제조되는 접점구조물 및 이를 제조하는 방법
EP0135243B1 (en) A method of producing a semiconductor structure on a substrate and a semiconductor device manufactured thereby
JPH0348457A (ja) 半導体装置およびその製造方法
US5814541A (en) Method for manufacturing semiconductor device
KR0178551B1 (ko) 반도체 집적 회로 제조 방법
KR970000720B1 (ko) 반도체 장치 및 그 제조 방법
EP0239216A2 (en) CMOS compatible bipolar transistor
KR970005146B1 (ko) Bi-CMOS 반도체장치
KR920005511B1 (ko) 반도체장치와 그 제조방법
JPS60163452A (ja) バイポーラデバイスおよび電界効果デバイスを有する集積回路およびその製造方法
KR930005508B1 (ko) 반도체장치 및 그 제조방법
US5014106A (en) Semiconductor device for use in a hybrid LSI circuit
KR930008022B1 (ko) 반도체장치
KR950001955B1 (ko) 반도체장치와 그 제조방법
JP2573319B2 (ja) 半導体装置の製造方法
JPH056961A (ja) 半導体装置の製造方法
KR100266694B1 (ko) 반도체소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070629

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee