KR20160023632A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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유이치 오노자와
히로시 타키시타
타카시 요시무라
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후지 덴키 가부시키가이샤
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Abstract

우선, n-형 반도체 기판의 표면(front surface)측에 표면 소자 구조를 형성한다. 다음으로, 전자선 조사 및 퍼니스 어닐링(furnace annealing)에 의해, n-형 반도체 기판 전체에 결함(12)을 형성하여 캐리어 라이프 타임(carrier lifetime)을 조정한다. 그런 다음, n-형 반도체 기판의 이면(rear surface)을 연삭하여 n-형 반도체 기판의 두께를 얇게 한다. 그런 다음, n-형 반도체 기판의 연삭 후의 이면측으로부터 n형 불순물을 이온 주입하여, n-형 반도체 기판의 이면의 표면층(surface layer)에 n+형 캐소드층(4)을 형성한다. n-형 반도체 기판의 이면측으로부터 수소 이온 주입(14)하여, n-형 반도체 기판의 이면의 표면층에, 벌크 기판(bulk substrate)의 수소 농도 이상의 수소 농도를 가지는 수소 주입 영역을 형성한다. 그런 다음, 레이저 어닐링에 의해 n+형 캐소드층(4)을 활성화시킨 후, 캐소드 전극을 형성한다. 이에 의해, 누설 전류의 증가나 제조 라인의 오염을 일으키게 하는 일 없이, 염가로, 국소적인 캐리어 라이프 타임 제어를 행하는 것이 가능하다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
전력용 반도체 장치에 이용되는 반도체 장치로서, 400V, 600V, 1200V, 1700V, 3300V 또는 그 이상의 내압(耐壓)을 가지는 다이오드나 IGBT(Insulated Gate Bipolar Transistor：절연 게이트형 바이폴러 트랜지스터) 등이 공지되어 있다. 이들 다이오드나 IGBT 등은, 컨버터나 인버터 등의 전력 변환 장치에 이용되고 있으며, 저손실, 저노이즈, 높은 파괴내량 등이 요구되는 동시에, 저비용일 것이 요구되고 있다. 전력용 반도체 장치에 이용되는 반도체 장치로서, 예컨대 pin(p-intrinsic-n) 다이오드를 예로 들어 설명한다.
도 36은, 종래의 다이오드의 주요부를 나타낸 단면도이다. 도 36에 나타낸 바와 같이, 종래의 다이오드에 있어서, n-형 드리프트층(101)이 되는 n-형 반도체 기판의 표면(front surface)측에는, p형 애노드층(102)이 선택적으로 설치되고, p형 애노드층(102)의 주위를 둘러싸는 외주(外周)에 종단(終端) 내압 구조를 구성하는 p형층(미도시)이 선택적으로 설치되어 있다. n-형 반도체 기판의 이면(rear surface)측에는, p형 애노드층(102)에 대해 반대측의 위치에 n+형 캐소드층(104)이 설치되어 있다. 부호 103은 애노드 전극이며, 부호 105는 캐소드 전극이다.
또한, 종래의 다이오드에서는, n-형 드리프트층(101) 내에 중금속이나 결함을 도입하여 n-형 드리프트층(101)의 캐리어 라이프 타임(carrier lifetime)을 짧게 함으로써, 역회복(逆回復, reverse recovery) 시의 캐리어의 소멸을 앞당겨 역회복 손실을 저감시키고 있다. 이때, n-형 드리프트층(101)의 캐소드측의 캐리어 라이프 타임을 애노드측의 캐리어 라이프 타임보다 길게 한 캐리어 라이프 타임 분포로 함으로써, 역회복 시의 전류·전압 파형의 발진이나, 전압 파형의 발진에 의한 서지(surge, 과도적(過渡的)인 이상 전압에 의해 생기는 전류)가 생기기 어렵고 소프트하게 회복하는(soft recovery) 역회복 전류·전압 파형이 얻어진다.
이와 같이 캐리어 라이프 타임이 제어된 반도체 장치로서, 실리콘 기판의 이면으로부터 수소 이온을 조사하였을 때 드리프트 영역 내에 형성된 결함이 기판 표면으로부터 드리프트 영역의 중간 깊이보다 깊은 위치에 피크를 가지며, 기판 표면으로부터 드리프트 영역의 중간 깊이보다 깊은 위치에 있어서의 캐리어의 재결합이 촉진됨으로써, 캐리어의 라이프 타임 제어 기능을 실현한 장치가 제안된 바 있다(예컨대, 하기 특허 문헌 1(제 0037 단락) 참조).
또한, 다른 장치로서, n-형 드리프트층의, p형 애노드층과 n-형 드리프트층 간의 pn 접합 근방의 캐리어의 라이프 타임 제어, 및, n-형 드리프트층과 n+형 캐소드층 간의 n-n+접합 근방의 캐리어의 라이프 타임 제어를, 각각 프로톤(proton)의 양면 조사 또는 프로톤과 전자선의 이중 조사에 의해 제어하고, pn 접합 근방의 캐리어 라이프 타임을 n-n+접합 근방의 캐리어 라이프 타임보다 짧게 제어한 장치가 제안된 바 있다(예컨대, 하기 특허 문헌 2 참조).
일본 특허공개공보 제2011-049300호 일본 특허공개공보 H08-102545호
그러나, 헬륨(He)이나 프로톤과 같은 경(輕)이온을 n-형 드리프트층의 애노드측에 선택적으로 조사하고, 경이온을 조사한 부분의 캐리어 라이프 타임을 짧게 함으로써 상술한 소정의 캐리어 라이프 타임 분포를 얻는 방법이 있는데, 이 경우, 경이온 조사 장치 자체가 고가이기 때문에 제조 비용의 증대로 이어지거나, 누설 전류가 증가될 우려가 있다. 또한, 백금(Pt) 등의 중금속 확산에 의해서도 국소적으로 캐리어 라이프 타임을 짧게 하는 것이 가능하지만, 역회복 전류-전압(I-V) 곡선의 온도 특성이 네거티브(negative)가 되는 문제나, 중금속 오염 방지를 위해 제조 라인을 전용화할 필요가 있다는 문제가 있다.
이러한 경이온 조사나 중금속 확산에 의한 문제를 일으키는 일 없이, 염가(廉價)로 캐리어의 라이프 타임을 제어하는 방법으로서, 전자선 조사에 의해 반도체 기판 내에 결함을 형성함으로써 캐리어의 라이프 타임을 짧게 하는 방법이 있다. 그러나, 전자선 조사의 경우는, 가속 에너지가 높기 때문에, 전자선이 반도체 기판을 빠져 나가 버려, 균일한 캐리어 라이프 타임이 되어 버린다. 또한, 국소적으로 캐리어 라이프 타임을 낮추기 위해 가속 에너지를 낮게 한 경우, 전자의 질량이 작아서 결함이 형성되지 않을 우려가 있다. 이와 같이, 전자선 조사의 경우는, 반도체 기판 내에 선택적으로 결함을 형성하는 것이 어렵고, 캐리어 라이프 타임을 국소적으로 제어하는 것이 어렵다는 문제가 있다.
본 발명은, 상술한 종래 기술에 의한 문제점을 해소하기 위해, 누설 전류의 증가나 제조 라인의 오염을 일으키는 일 없이, 염가로, 국소적인 캐리어 라이프 타임 제어를 행하는 것이 가능한 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
상술한 과제를 해결하여, 본 발명의 목적을 달성하기 위해, 본 발명에 따른 반도체 장치의 제조 방법은, 캐리어의 라이프 타임이 국소적으로 제어된 반도체 장치의 제조 방법으로서, 다음의 특징을 가진다. 반도체 기판의 표면(front surface)측으로부터 전자선을 조사하여, 상기 반도체 기판을 구성하는 원자의 원자간 결합을 절단해서 댕글링 본드(dangling bonds)를 발생시킴으로써 상기 반도체 기판에 결함을 형성하는 전자선 조사 공정을 행한다. 상기 전자선 조사 공정 후, 상기 반도체 기판의 이면측으로부터 수소 원자를 주입하여, 상기 반도체 기판의 이면측의 수소 농도를 상기 반도체 장치의 제조를 개시하기 전의 상기 반도체 기판의 수소 농도보다 높게 함으로써, 상기 수소 원자를 주입한 영역 내의 상기 결함을 회복시켜, 상기 수소 원자를 주입한 영역의 캐리어의 라이프 타임을 길게 하는 제 1 주입 공정을 행한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상술한 발명에 있어서, 상기 전자선 조사 공정 후, 상기 반도체 기판의 이면측으로부터 불순물을 주입하는 제 2 주입 공정을 추가로 포함하며, 상기 제 1 주입 공정은, 상기 제 2 주입 공정과 동시에 행하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상술한 발명에 있어서, 상기 제 1 주입 공정 후, 또한 상기 제 2 주입 공정 후에, 상기 반도체 기판의 이면측으로부터 레이저를 조사하여 상기 불순물을 활성화시키는 레이저 조사 공정을 추가로 포함하며, 상기 제 1 주입 공정에서는, 상기 레이저의 침입 깊이 이하의 깊이로 상기 수소 원자를 주입하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상술한 발명에 있어서, 제 1 도전형의 상기 반도체 기판의 표면의 표면층에 제 2 도전형층을 형성하는 공정을 추가로 포함하며, 상기 제 2 주입 공정에서는, 제 1 도전형의 상기 불순물을 주입하여, 상기 반도체 기판의 이면의 표면층에 제 1 도전형층을 형성하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상술한 발명에 있어서, 상기 전자선 조사 공정 전, 또는 상기 전자선 조사 공정 후, 상기 제 1 주입 공정 전에, 상기 반도체 기판의 이면측으로부터 헬륨을 주입하여 상기 헬륨을 주입한 영역의 캐리어의 라이프 타임을 짧게 하는 제 2 주입 공정을 추가로 행한다. 그리고, 상기 제 1 주입 공정에서는, 상기 헬륨을 주입한 영역의 적어도 일부의 캐리어의 라이프 타임을 길게 하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상술한 발명에 있어서, 상기 제 1 주입 공정에서는, 온(ON)일 때 공핍화(空乏化)하는 영역의 캐리어의 라이프 타임을 길게 하는 것을 특징으로 한다.
또한, 상술한 과제를 해결하여, 본 발명의 목적을 달성하기 위해, 본 발명에 따른 반도체 장치는, 캐리어의 라이프 타임이 국소적으로 제어된 반도체 장치로서, 다음의 특징을 가진다. 반도체 기판 내에는, 상기 반도체 기판을 구성하는 원자의 원자간 결합이 절단되어 생긴 댕글링 본드에 의해 결함이 형성되어 있다. 상기 반도체 기판의 이면의 표면층에는, 수소 원자가 도입되어 이루어지는, 상기 반도체 기판의 표면측보다 수소 농도가 높은 고(高)수소 농도 영역이 형성되어 있다. 그리고, 상기 고수소 농도 영역에서는, 상기 반도체 기판의 표면측보다 상기 결함이 적고, 상기 반도체 기판의 표면측보다 캐리어의 라이프 타임이 길게 되어 있다.
또한, 본 발명에 따른 반도체 장치는, 상술한 발명에 있어서, 제 1 도전형의 상기 반도체 기판의 표면의 표면층에 설치된 제 2 도전형층과, 상기 반도체 기판의 이면의 표면층에 설치된 제 1 도전형층을 더 구비하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치는, 상술한 발명에 있어서, 상기 고수소 농도 영역의 수소 농도는, 벌크 단결정(bulk single crystals)의 수소 농도보다 높은 것을 특징으로 한다.
상술한 발명에 의하면, 전자선 조사에 의해 반도체 기판 전체에 결함을 형성한 후에, 기판 이면으로부터의 수소 이온 주입에 의해 기판 이면측의 결함을 국소적으로 회복시킴으로써, 기판 이면측의 캐리어 라이프 타임을 기판 표면측의 캐리어 라이프 타임보다 길게 할 수 있다. 이 때문에, 전자선 조사를 이용한 캐리어 라이프 타임 제어를 행하는 경우라 하더라도, 캐리어 라이프 타임을 국소적으로 제어할 수 있다.
본 발명에 따른 반도체 장치 및 반도체 장치의 제조 방법에 의하면, 누설 전류의 증가나 제조 라인의 오염을 일으키는 일 없이, 염가로, 국소적인 캐리어 라이프 타임 제어를 행하는 것이 가능하다는 효과를 나타낸다.
도 1은, 실시형태 1에 따른 반도체 장치의 제조 방법의 개요를 나타낸 플로우 챠트이다.
도 2는, 실시형태 1에 따른 반도체 장치의 제조 도중의 상태를 나타낸 단면도이다.
도 3은, 실시형태 1에 따른 반도체 장치의 제조 도중의 상태를 나타낸 단면도이다.
도 4는, 실시형태 1에 따른 반도체 장치의 제조 도중의 상태를 나타낸 단면도이다.
도 5는, 실시형태 1에 따른 반도체 장치의 제조 도중의 상태를 나타낸 단면도이다.
도 6은, 실시형태 1에 따른 반도체 장치의 제조 도중의 상태를 나타낸 단면도이다.
도 7은, 실시형태 1에 따른 반도체 장치의 제조 도중의 상태를 나타낸 단면도이다.
도 8A는, 실시형태 1에 따른 반도체 장치의 불순물 농도 분포를 나타낸 특성도이다.
도 8B는, 실시형태 1에 따른 반도체 장치의 불순물 농도 분포를 나타낸 특성도이다.
도 9는, 실시형태 1에 따른 반도체 장치의 온(ON) 전압의 수소 도스량 의존성을 나타낸 특성도이다.
도 10은, 실시형태 1에 따른 반도체 장치의 역회복 파형의 수소 도스량 의존성을 나타낸 특성도이다.
도 11은, 실시형태 2에 따른 반도체 장치의 제조 방법의 개요를 나타낸 플로우 챠트이다.
도 12A는, 실시형태 2에 따른 반도체 장치의 불순물 농도 분포를 나타낸 특성도이다.
도 12B는, 실시형태 2에 따른 반도체 장치의 불순물 농도 분포를 나타낸 특성도이다.
도 13은, 실시형태 3에 따른 반도체 장치의 제조 방법의 개요를 나타낸 플로우 챠트이다.
도 14는, 실시형태 4에 따른 반도체 장치의 제조 방법의 개요를 나타낸 플로우 챠트이다.
도 15는, 실시형태 5에 따른 반도체 장치의 제조 방법의 개요를 나타낸 플로우 챠트이다.
도 16은, 실시형태 6에 따른 반도체 장치의 제조 방법의 개요를 나타낸 플로우 챠트이다.
도 17은, 실시형태 7에 따른 반도체 장치의 제조 방법의 개요를 나타낸 플로우 챠트이다.
도 18은, 실시형태 7에 따른 반도체 장치의 제조 도중의 상태를 나타낸 단면도이다.
도 19는, 실시형태 7에 따른 반도체 장치의 제조 도중의 상태를 나타낸 단면도이다.
도 20은, 실시형태 7에 따른 반도체 장치의 제조 도중의 상태를 나타낸 단면도이다.
도 21은, 실시형태 7에 따른 반도체 장치의 제조 도중의 상태를 나타낸 단면도이다.
도 22는, 실시형태 7에 따른 반도체 장치의 제조 도중의 상태를 나타낸 단면도이다.
도 23은, 실시형태 7에 따른 반도체 장치의 제조 도중의 상태를 나타낸 단면도이다.
도 24는, 실시형태 7에 따른 반도체 장치의 제조 도중의 상태를 나타낸 단면도이다.
도 25는, 실시형태 8에 따른 반도체 장치의 제조 방법의 개요를 나타낸 플로우 챠트이다.
도 26은, 실시형태 9에 따른 반도체 장치의 제조 방법의 개요를 나타낸 플로우 챠트이다.
도 27은, 실시형태 10에 따른 반도체 장치의 제조 방법의 개요를 나타낸 플로우 챠트이다.
도 28은, 실시형태 11에 따른 반도체 장치의 제조 방법의 개요를 나타낸 플로우 챠트이다.
도 29A는, 실시형태 12에 따른 반도체 장치의 제조 방법의 개요를 나타낸 플로우 챠트이다.
도 29B는, 실시형태 12에 따른 반도체 장치의 구조의 일례를 나타낸 평면도이다.
도 29C는, 도 29B에 있어서의 절단선 A-A'의 단면 구조를 나타낸 단면도이다.
도 30은, 실시형태 13에 따른 반도체 장치의 제조 방법의 개요를 나타낸 플로우 챠트이다.
도 31은, 실시형태 14에 따른 반도체 장치의 제조 방법의 개요를 나타낸 플로우 챠트이다.
도 32는, 실시형태 14에 따른 반도체 장치의 제조 방법에 따라 제조되는 반도체 장치의 일례를 나타낸 단면도이다.
도 33은, 실시형태 15에 따른 반도체 장치의 제조 방법의 개요를 나타낸 플로우 챠트이다.
도 34는, 실시형태 16에 따른 반도체 장치의 제조 방법의 개요를 나타낸 설명도이다.
도 35는, 실시형태 16에 따른 반도체 장치의 제조 방법의 개요를 나타낸 설명도이다.
도 36은, 종래의 다이오드의 주요부를 나타낸 단면도이다.
이하에서는, 첨부 도면을 참조하면서, 본 발명에 따른 반도체 장치 및 반도체 장치의 제조 방법의 바람직한 실시형태에 대해 상세히 설명한다. 본 명세서 및 첨부 도면에 있어서는, n 또는 p를 관기(冠記)한 층이나 영역에서는, 각각 전자 또는 정공이 다수 캐리어임을 의미한다. 또한, n이나 p에 붙은 ＋ 및 -는, 각각 그것이 붙어 있지 않은 층이나 영역보다 고불순물 농도 및 저불순물 농도임을 의미한다. 참고로, 이하의 실시형태의 설명 및 첨부 도면에 있어서, 거의 동일한 구성에는 동일한 부호를 사용하며, 중복되는 설명은 생략한다.
(실시형태 1)
실시형태 1에 따른 반도체 장치의 제조 방법에 대해, pin 다이오드를 제작(제조)하는 경우를 예로 들어 설명한다. 도 1은, 실시형태 1에 따른 반도체 장치의 제조 방법의 개요를 나타낸 플로우 챠트이다. 도 2∼7은, 실시형태 1에 따른 반도체 장치의 제조 도중의 상태를 나타낸 단면도이다. 도 8A 및 8B는, 실시형태 1에 따른 반도체 장치의 불순물 농도 분포를 나타낸 특성도이다. 우선, n-형 드리프트층(1)이 되는 n-형 반도체 기판의 표면측에, p형 애노드층(2), 애노드 전극(3), 종단 내압 구조(미도시) 및 패시베이션막(미도시) 등으로 이루어지는 표면 소자 구조를 형성한다(단계 S1). 구체적으로는, n-형 반도체 기판의 표면의 표면층에, p형 애노드층(2)이 되는 p형층이나, 종단 내압 구조를 구성하는 가드 링(guard ring)이 되는 p형층을 선택적으로 형성한다.
그런 다음, n-형 반도체 기판의 표면을 덮도록, 층간 절연막(미도시)으로서 예컨대 PSG(Phospho Silicate Glass)를 형성한다. 그런 다음, 층간 절연막을 선택적으로 제거하여, p형 애노드층(2) 및 가드 링을 노출시키는 컨택트 홀을 형성한다. 그런 다음, 애노드 전극(3) 및 종단 내압 구조의 필드 플레이트로서, 컨택트 홀에 매립되도록 예컨대 Al-Si(알루미늄-실리콘)막을 퇴적하여, Al-Si막 상에 패시베이션막을 형성한다. 종단 내압 구조란, p형 애노드층(2)이 형성된 활성 영역의 주위를 둘러싸며, 기판 표면측의 전계를 완화하여 내압을 유지시키는 영역이다. 활성 영역은, 온 상태일 때 전류가 흐르는 영역이다.
다음으로, 도 2에 나타낸 바와 같이, n-형 반도체 기판의 표면측으로부터 예컨대 n-형 반도체 기판 전체에 전자선을 조사(이하, 전자선 조사라 함)(11)한다(단계 S2). 전자선 조사(11)는, 예컨대, 가속 에너지를 1MeV 이상 10MeV 이하로 하고, 선량(線量)을 20kGy 이상 600kGy 이하(바람직하게는 90kGy 이상 200kGy 이하)로 해도 된다. 그런 다음, 도 3에 나타낸 바와 같이, 예컨대, 330℃ 이상 380℃ 이하 정도(예컨대 360℃)의 온도로 1시간 이상 5시간 이하 정도의 퍼니스 어닐링(열처리)을 행한다(단계 S3).
단계 S2, S3의 전자선 조사(11) 및 퍼니스 어닐링에 의해, 예컨대 n-형 반도체 기판 전체에 결함(격자 결함)(12)을 형성하고, 적절한 온(ON) 전압 및 역회복 손실이 되도록 캐리어 라이프 타임을 조정한다. 전자선 조사(11)에 의해 형성되는 결함(12)은, 주로, 전자선 조사(11)에 의해 n-형 반도체 기판의 실리콘(Si) 원자간 결합이 절단되고 댕글링 본드(dangling bonds)가 생김으로써 형성된 공공(空孔)이다. 도 3에 있어서 ×표는 결함(12)을 나타내고 있다(도 4∼7에 있어서도 동일함).
다음으로, 도 4에 나타낸 바와 같이, n-형 반도체 기판을 이면측으로부터 연삭해 나가, 반도체 장치로서 이용하는 제품 두께의 위치(1a)까지 연삭한다(단계 S4). 그런 다음, 도 5에 나타낸 바와 같이, n-형 반도체 기판의 연삭 후의 이면측으로부터 예컨대 인(P)이나 비소(As) 등의 n형 불순물을 이온 주입(이하, n형 불순물 이온 주입이라 함： 제 2 주입 공정)(13)함으로써, n-형 반도체 기판의 이면의 표면층에 n+형 캐소드층(4)을 형성한다(단계 S5).
n형 불순물 이온 주입(13)의 도스량은, 예컨대 1.0×1015/cm2 이상 1.0×1016/cm2 이하 정도여도 된다. n형 불순물 이온 주입(13)의 가속 에너지는, n+형 캐소드층(4) 내에 결함(격자 결함)이 생기지 않을 정도, 또는, n형 불순물 이온 주입(13)에 의해 생긴 결함이 후술하는 수소 이온 주입이나 레이저 어닐링에 의해 회복되는 정도인 것이 좋다. 구체적으로는, n형 불순물 이온 주입(13)의 가속 에너지는, 예컨대 20keV∼100keV 정도여도 되며, 바람직하게는 70keV∼80keV 정도인 것이 좋다.
다음으로, 도 6에 나타낸 바와 같이, n-형 반도체 기판의 연삭 후의 이면측으로부터 수소(H)를 이온 주입(이하, 수소 이온 주입이라 함： 제 1 주입 공정)(14)함으로써, 제조 공정 투입 전의 n-형 반도체 기판의 수소 농도 이상의 수소 농도를 가지는 수소 주입 영역을 형성한다(단계 S6). 제조 공정 투입 전의 n-형 반도체 기판의 수소 농도란, 벌크 기판의 수소 농도, 즉 초크랄스키법(Czochralski Method)이나 플로트 존법(Float Zone Method) 등 일반적인 결정 성장법에 따라 성장시킨 벌크 단결정 실리콘의 수소 농도이다. 도 6의 해칭(hatching)된 영역은 수소 주입 영역을 나타내고 있다. 수소 이온 주입(14)의 주입 깊이는, 예컨대, 후술하는 레이저 어닐링에 있어서의 레이저의 기판 이면으로부터의 침입 깊이 이하 정도인 것이 좋다.
구체적으로는, 수소 이온 주입(14)의 가속 에너지는, 예컨대 5keV 이상 500keV 이하 정도, 바람직하게는 5keV 이상 250keV 이하 정도여도 된다. 수소 이온 주입(14)의 비정(飛程, range)(Rp)(즉, 수소 주입 영역의 기판 이면으로부터의 깊이)는, 예컨대 0.1㎛ 이상 3㎛ 이하 정도(이 경우의 가속 에너지는 예컨대 5keV 이상 250keV 이하 정도)로 비교적 얕은 것이 좋다. 그 이유는, 댕글링 본드의 수소 종단화가 진행되기 쉽고, 전자선 조사(11)에 의해 생긴 결함(12)이 회복되기 쉬워지기 때문이다. 수소 주입 영역 내에 있어서는, 전자선 조사(11)에 의해 생긴 결함(12)이 국소적으로 회복되는 동시에, n형 불순물 이온 주입(13)에 의해 생긴 결함이 국소적으로 회복된다. 이에 따라, n-형 반도체 기판의 이면측(캐소드측)의 캐리어의 라이프 타임이, n-형 반도체 기판의 표면측(애노드측)의 캐리어의 라이프 타임보다 길어진다. 수소 이온 주입(14)의 Rp가 0.1㎛가 되는 가속 에너지는 약 5keV이며, 상기의 Rp가 3㎛가 되는 가속 에너지는 약 500keV이다. 수소 이온 주입(14)의 수소 도스량은, 예컨대 1.0×1013/cm2 이상 정도인 것이 바람직하다. 그 이유는, 수소 도스량을 증가시킬수록, 온 전압(Vf)을 저감시킬 수 있고, 또한 다이오드의 소프트 리커버리(soft recovery) 특성을 향상시킬 수 있기 때문이다.
n형 불순물 이온 주입(13) 및 수소 이온 주입(14)은, 순번을 바꿔서 행해도 되고(질량 분리 주입), 동시에 행해도 된다(비(非)질량 분리 주입). 비질량 분리 주입에 의해 n형 불순물 이온 주입(13) 및 수소 이온 주입(14)을 동시에 행할 경우에는, 예컨대 인화수소(PHx(x＝1∼5)：예컨대 포스핀(PH3))이나, 비화수소(AsHx： 예컨대 아르신(AsH3)) 등, n형 불순물 및 수소(수소 원자(H) 및 수소 분자(H2))를 포함하는 혼합 가스를 이온원(ion source)으로 하는 이온 주입을 예컨대 10keV∼1MeV 정도의 가속 에너지로 행하면 된다. 이 경우, 예컨대, 상술한 n형 불순물 이온 주입(13)의 가속 에너지로, n형 불순물의 도스량이 상술한 n형 불순물 이온 주입(13)의 도스량이 되도록 이온 주입을 행한다. 상기 이온 주입에 있어서의 수소 도스량은, 이온원이 되는 혼합 가스의 조성식에 포함되는 수소 원자의 개수에 의해 정해지기 때문에, 상술한 적합한 범위 내가 된다.
다음으로, 예컨대 레이저 어닐링에 의해 n+형 캐소드층(4)을 활성화시킨다(단계 S7). 단계 S7의 레이저 어닐링에는, 예컨대 YAG 레이저나 반도체 레이저를 이용해도 되고, 나아가 YAG 레이저나 반도체 레이저에 CW 레이저(Continuous wave laser)를 조합하여 이용해도 된다. 또한, 단계 S7에 있어서, 레이저 어닐링을 대신하여, RTA(고속 열처리) 등의 퍼니스 어닐링을 행해도 된다. 단계 S7을 퍼니스 어닐링으로 행할 경우는, 예컨대, 300℃ 이상 500℃ 이하의 온도로 30분 이상 10시간 이하 정도, 구체적으로는 예컨대 350℃의 온도로 1시간 정도 행하는 것이 좋다. 이후, 이면 전극으로서 n+형 캐소드층(4)에 접하는 캐소드 전극(5)을 형성함으로써(단계 S8), 도 7에 나타낸 pin 다이오드가 완성된다.
완성 후의 pin 다이오드의 n-형 반도체 기판의 이면측(캐소드측)의 불순물 농도 분포를 도 8A 및 8B에 나타낸다. 도 8A에는, 비질량 분리 주입에 의해 n형 불순물 이온 주입(13) 및 수소 이온 주입(14)을 동시에 행한 경우의 불순물 농도 분포를 나타낸다. 도 8B에는, 질량 분리 주입에 의해 n형 불순물 이온 주입(13) 및 수소 이온 주입(14)을 따로 따로 행한 경우의 불순물 농도 분포를 나타낸다. 도 8A 및 8B에 있어서 깊이＝0㎛는, n-형 반도체 기판의 연삭 후의 이면 위치(즉, n+형 캐소드층(4)과 캐소드 전극(5)의 계면)이며, n+형 캐소드층(4)보다 깊은 부분은 n-형 드리프트층(1)이다(도 12A 및 12B에 있어서도 동일함).
비질량 분리 주입으로 한 경우, 도 8A에 나타낸 바와 같이, 수소 이온 주입(14)에 의해 형성되는 수소 주입 영역(6)은, 수소 분자(H2)의 제 1 농도 피크(6-1)와, 제 1 농도 피크(6-1)보다 기판 이면으로부터 깊은 위치에 형성된 수소 원자(H)의 제 2 농도 피크(6-2)를 가진다. 수소 주입 영역(6)의 제 1, 2 농도 피크(6-1, 6-2)는, n+형 캐소드층(4)의 농도 피크(4-1)보다 기판 이면으로부터 깊은 위치에 형성된다. 제 1 농도 피크(6-1)는 수소 분자에 대응하여 형성되며, 제 2 농도 피크(6-2)는 수소 원자에 대응하여 형성된다. 도 8A에 있어서, 부호 d는, 수소 주입 영역(6)의 기판 이면으로부터의 깊이(즉, 수소 이온 주입(14)의 주입 깊이)이다. 수소 주입 영역(6)의 제 1, 2 농도 피크(6-1, 6-2)는 서로 겹치도록 형성된다. 즉, 비질량 분리 주입에 의한 수소 주입 영역(6)의 깊이방향의 폭(두께)은, 수소 분자(H2)의 제 1 농도 피크의 기판 이면측 단부로부터, 수소 원자의 제 2 농도 피크의 기판 표면측 단부까지의 폭이 된다. 따라서, 수소 주입 영역(6)이 형성되는 넓은 범위에서 전자선 조사에 의해 형성된 결함을 회복시킬 수 있다.
한편, 질량 분리 주입으로 한 경우, 도 8B(a)에 나타낸 바와 같이, 수소 이온 주입(14)에 의해 형성되는 수소 주입 영역(6)은, 수소 원자의 하나의 농도 피크(6-3)를 가진다. 이 때문에, 비질량 분리 주입으로 한 경우에 비해 수소 주입 영역(6)의 깊이방향의 폭은 좁아지지만, 질량 분리 주입에 있어서는, 전용의 이온 주입 장치를 필요로 하지 않고, 기존의 이온 주입 장치를 이용할 수 있다. 이 때문에, 비용을 저감할 수 있다. 또한, 도 8(b)에 나타낸 바와 같이, 질량 분리 주입에 의한 복수 회의 수소 이온 주입(14)을 상이한 가속 에너지로 행함으로써, 기판 이면으로부터 상이한 깊이에 수소 원자의 복수의 농도 피크(6-3∼6-5)를 형성할 수 있다. 구체적으로는, 예컨대, 질량 분리 주입에 의한 1회의 수소 이온 주입(14)을 가속 에너지 20keV로 행함으로써, 수소 원자의 하나의 농도 피크(6-3)가 형성되었다고 하자. 이 경우에, 추가로 가속 에너지 10keV 및 30keV의 2회의 수소 이온 주입(14)을 행함으로써, 기판 이면으로부터 1㎛ 이하의 깊이의 영역에, 수소 원자의 하나의 농도 피크(6-3)와, 상기 농도 피크(6-3)의 기판 이면측 및 표면측에 각각 수소 원자의 농도 피크(6-4, 6-5)를 형성할 수 있다. 이 때문에, 복수 회의 수소 이온 주입(14)의 각 가속 에너지를 적절히 조정하여 복수의 농도 피크(6-3)와 농도 피크(6-4, 6-5)를 서로 겹치도록 형성함으로써, 비질량 분리 주입과 동일한 정도의 범위에 수소 주입 영역(6)을 형성할 수 있다.
다음으로, 실시형태 1에 따른 반도체 장치의 온 전압 및 역회복 시의 전류·전압 파형에 대해 설명한다. 도 9는, 실시형태 1에 따른 반도체 장치의 온 전압의 수소 도스량 의존성을 나타낸 특성도이다. 도 10은, 실시형태 1에 따른 반도체 장치의 역회복 파형의 수소 도스량 의존성을 나타낸 특성도이다. 도 9에는, 질량 분리 주입에 의해 n형 불순물 이온 주입(13) 및 수소 이온 주입(14)을 따로 따로 행한 경우의 역회복 파형의 수소 도스량 의존성이 도시되어 있다. 도 9에 나타낸 바와 같이, 수소 이온 주입(14)에 의해 주입되는 수소 도스량(H+ dose)의 증가와 함께, 온 전압(Vf)이 저감되는 것을 알 수 있다. 도 9에는, 수소 이온 주입(14)의 수소 도스량이 1.0×1012/cm2∼1.0×1016/cm2까지의 측정치를 나타내고 있지만, 수소 이온 주입(14)의 수소 도스량이 1.0×1016/cm2보다 많은 경우에 있어서도 마찬가지로 수소 도스량의 증가와 함께 온 전압(Vf)이 저감된다. 또한, 도 10에 나타낸 바와 같이, 역회복 피크 전류(Irp)(역회복 시의 애노드 전류의 피크치(A))는, 기판 표면측의 캐리어 농도로 정해지기 때문에, 수소 이온 주입(14)의 수소 도스량에 상관없이 거의 동일한 값이다. 그에 반해, 역회복 전류 파형의 테일 전류(tail current, B)(역회복 전하)는, 수소 이온 주입(14)의 수소 도스량이 증가할수록 증가되고 있어, 소프트하게 회복(soft recovery)되고 있음을 알 수 있다. 따라서, 도 9 및 10에 나타낸 결과를 통해, 수소 이온 주입(14)에 의해 n-형 드리프트층(1)의 캐소드측의 캐리어 라이프 타임이 회복되고 있음을 알 수 있다. 이상으로부터, 수소 이온 주입(14)의 수소 도스량의 범위는, 1.0×1012/cm2∼1.0×1016/cm2이다. 바람직하게는, 온 전압이 저하되는 1.0×1013/cm2∼1.0×1016/cm2이다. 더욱 바람직하게는, 충분히 온 전압이 낮아지는 1.0×1014/cm2∼1.0×1016/cm2, 혹은 온 전압이 더욱 안정되는 1.0×1015/cm2∼1.0×1016/cm2이다.
도시가 생략되어 있지만, 예컨대 포스핀을 이용하여 비질량 분리 주입에 의해, 수소 이온 주입(14)의 수소 도스량이 상기 범위 내가 되도록 수소 주입 영역(6)을 형성한 경우, 온 전압(Vf)을 1.40V 이하로 할 수 있고, 질량 분리 주입에 의해 온 전압(Vf)을 1.38V로 저감시킬 수 있다는 것이 본 발명자들에 의해 확인된 바 있다. 비질량 분리 주입으로 함으로써 온 전압(Vf)을 더욱 저감시킬 수 있는 이유는, 상술한 바와 같이 기판 이면으로부터 상이한 깊이에 농도 피크를 가지는 제 1, 2 농도 피크(6-1, 6-2)가 형성되기 때문에, 질량 분리 주입과 같이 수소 원자의 농도 피크(6-3)만이 형성되는 경우보다 수소 주입 영역(6)의 깊이방향의 폭을 넓게 할 수 있기 때문이다.
이상, 설명한 바와 같이, 실시형태 1에 의하면, 전자선 조사에 의해 n-형 반도체 기판 전체에 결함을 형성한 후에, 기판 이면으로부터의 수소 이온 주입에 의해 기판 이면측의 결함을 국소적으로 회복시킴으로써, 기판 이면측의 캐리어 라이프 타임을 기판 표면측의 캐리어 라이프 타임보다 길게 할 수 있다. 이 때문에, 전자선 조사를 이용한 캐리어 라이프 타임 제어를 행하는 경우라 하더라도, 캐리어 라이프 타임을 국소적으로 제어할 수 있다. 따라서, 누설 전류를 증가시키는 일 없이, 그리고 제조 라인을 오염시키는 일 없이, 염가로, 국소적인 캐리어 라이프 타임 제어를 행하는 것이 가능하다. 이 때문에, 예컨대, n-형 드리프트층의 캐소드측(기판 이면측)의 캐리어 라이프 타임을, n-형 드리프트층의 애노드측(기판 표면측)의 캐리어 라이프 타임보다 길게 할 수 있고, 다이오드의 소프트 리커버리 특성을 향상시킬 수 있다. 그 결과, 역회복 시의 전류·전압 파형의 발진이나, 전압 파형의 발진에 의한 서지(surge)를 저감시킨 다이오드를 제공할 수 있다.
(실시형태 2)
다음으로, 실시형태 2에 따른 반도체 장치의 제조 방법에 대해, n-형 드리프트층의 내부에 수소 유기 도너(hydrogen inducing donor)로 이루어진 n형 필드스톱(FS)층을 구비한 pin 다이오드를 제작하는 경우를 예로 들어 설명한다. 도 11은, 실시형태 2에 따른 반도체 장치의 제조 방법의 개요를 나타낸 플로우 챠트이다. 도 12A 및 12B는, 실시형태 2에 따른 반도체 장치의 불순물 농도 분포를 나타낸 특성도이다. 실시형태 2에 따른 반도체 장치의 제조 방법이 실시형태 1에 따른 반도체 장치의 제조 방법과 상이한 점은, 기판 이면으로부터의 수소 이온 주입의 주입 깊이를, n+형 캐소드층(4)을 활성화시키기 위한 레이저 어닐링에 있어서의 기판 이면으로부터의 레이저의 침입 깊이보다 깊게 하는 점이다.
우선, n-형 드리프트층이 되는 n-형 반도체 기판의 표면측에, 실시형태 1과 마찬가지로 표면 소자 구조를 형성한다(단계 S11). 그런 다음, n-형 반도체 기판을 이면측으로부터 연삭해 나가, 반도체 장치로서 이용하는 제품 두께의 위치까지 연삭한다(단계 S12). n-형 반도체 기판을 이면 연삭하는 방법은, 실시형태 1과 동일하다. 다음으로, n-형 반도체 기판의 이면측으로부터 수소 이온 주입을 행하여, n-형 드리프트층의 내부의 n형 필드스톱(FS)층(21)의 형성 영역에 수소를 주입한다(단계 S13). 단계 S13에 있어서는, 기판 이면으로부터의 깊이가 상이한 n형 FS층(21a∼21c)을 형성하기 위해, 가속 에너지를 다양하게 변경하여 복수 회의 수소 이온 주입을 행해도 된다.
단계 S13의 수소 이온 주입은, 예컨대 프로톤 주입이며, 예컨대 실시형태 1의 수소 이온 주입보다 높은 가속 에너지로 행해진다. 즉, 단계 S13에 있어서, 수소 이온 주입의 주입 깊이(즉, 수소 이온 주입의 비정(Rp))는, 후술하는 n+형 캐소드층을 활성화시키기 위한 레이저 어닐링 공정에 있어서 기판 이면으로부터 조사하는 레이저의 침입 깊이보다 깊다. 수소 이온 주입의 도스량은 예컨대 1×1013/cm2 이상 1×1015/cm2 이하여도 되고, 바람직하게는 1×1014/cm2 이상인 것이 좋다. 수소 이온 주입의 가속 에너지는, 예컨대 500keV 이상, 바람직하게는 1MeV 이상 3MeV 이하여도 좋다. 또한, 수소 이온 주입은, 예컨대 500keV 이하의 낮은 가속 에너지로 복수 회에 걸쳐 행해도 된다.
또한, 수소 이온 주입은, 높은 가속 에너지(1MeV∼3MeV)와 낮은 가속 에너지(1MeV 미만이며 특히 500keV 이하)를 복수 회 조합해도 된다. 이 경우, 수소 이온 주입은, 예컨대 기판 이면으로부터 가장 얕은 n형 FS층(21c)을 형성하기 위한 이온 주입의 가속 에너지를 500keV 이하로 행하면 된다. 구체적으로는, 높은 가속 에너지와 낮은 가속 에너지를 복수 회 조합하여 행하는 각 수소 이온 주입의 가속 에너지는, 예컨대, 각각 400keV, 800keV, 1100keV, (1500keV)여도 되고, 400keV, 1500keV 및 2100keV여도 된다. 이때의 각 수소 이온 주입의 도스량은, 각 n형 FS층(21)으로서 필요한 불순물 농도가 될 만한 도스량이면 되며, 특별히 한정되지 않지만, 예컨대, 각각 3×1014/cm2, 1×1013/cm2, 1×1013/cm2, (1×1013/cm2)여도 좋다.
도 12A는, 수소 이온 주입을 복수 회 행함으로써 형성된 n형 FS층(21a∼21c)의 불순물 농도 분포를 나타내고 있다. n형 FS층(21a∼21c)을 형성하기 위한 각 수소 이온 주입의 가속 에너지는, 각각 2100keV, 1500keV 및 400keV이다. 이때, n형 FS층(21a∼21c)의 비정은, 각각 52㎛, 30㎛ 및 4.4㎛이다. 도 12B는, 1회의 수소 이온 주입에 의해 형성된 n형 FS층(21)의 불순물 농도 분포를 나타내고 있다. n형 FS층(21)을 형성하기 위한 수소 이온 주입의 가속 에너지는 550keV이다. 이때, n형 FS층(21)의 비정은, 6.9㎛이다.
다음으로, n-형 반도체 기판에 도입된 수소 원자를 이온화하여 수소 유기 도너를 생성하기 위한 퍼니스 어닐링(이하, 제 1 퍼니스 어닐링이라 함)을 행한다(단계 S14). 제 1 퍼니스 어닐링의 온도는, 이후에 행해지는 전자선 조사 후의 제 2 퍼니스 어닐링의 온도보다 높으며, 예컨대 300℃ 이상 500℃ 이하 정도인 것이 좋고, 구체적으로는 예컨대 380℃ 이상 400℃ 이하 정도이다. 혹은, 330℃ 이상 350℃ 이하여도 된다. 제 1 퍼니스 어닐링의 처리 시간은, 예컨대 30분 이상 10시간 이하여도 된다. 보다 구체적으로는, 제 1 퍼니스 어닐링은, 예컨대 350℃ 정도의 온도로 1시간 정도 행한다. 제 1 퍼니스 어닐링에 의해, 수소 유기 도너의 생성이 촉진되어, n-형 드리프트층의 내부에 n-형 반도체 기판의 캐리어 농도보다 높은 농도 피크를 가지는 도너층이 형성된다. 상기 도너층이 n형 FS층(21)이다. 또한, 높은 가속 에너지에 의한 수소 이온 주입과 제 1 퍼니스 어닐링에 의해, 기판 이면으로부터 n형 FS층(21)보다 얕은 영역(n-형 반도체 기판의 캐소드측)에, 실시형태 1과 마찬가지로 벌크 기판의 수소 농도 이상의 수소 농도를 가지는 수소 주입 영역(22)이 형성된다. 상기 수소 주입 영역(22)은 도너(donor)화되어 있어도 된다.
다음으로, 실시형태 1과 마찬가지로 전자선 조사 및 퍼니스 어닐링(이하, 제 2 퍼니스 어닐링이라 함)을 행하여(단계 S15, S16), n-형 반도체 기판 전체에 결함(12)을 형성한다. 이때, n-형 반도체 기판의 캐소드 측에는 수소 주입 영역(22)이 형성되어 있기 때문에, n-형 반도체 기판의 결함(12)은, 애노드측보다 캐소드측에서 적어진다. 다음으로, 실시형태 1과 마찬가지로, n형 불순물 이온 주입(단계 S17) 및 레이저 어닐링(단계 S18)에 의해 n+형 캐소드층(4)을 형성하고, 이면 전극 형성(단계 S19)을 차례로 행함으로써, 수소 유기 도너로 이루어진 n형 FS층(21)을 구비한 pin 다이오드가 완성된다.
참고로, 단계 S13의 수소 이온 주입을 높은 가속 에너지와 낮은 가속 에너지를 복수 회 조합하여 행한 경우, 그리고, 단계 S13의 수소 이온 주입을 낮은 가속 에너지로 복수 회 행한 경우에는, 낮은 가속 에너지의 수소 이온 주입에 의해, 보다 확실히 기판 이면으로부터 3㎛라는 얕은 깊이의 수소 농도를 벌크 기판 농도 이상으로 할 수 있다.
이상, 설명한 바와 같이, 실시형태 2에 의하면, 기판 이면측의 캐리어 라이프 타임을 길게 하고자 하는 부분보다 깊은 영역을 목표로 하여 수소 이온 주입을 행한 경우에 있어서도, 기판 이면측의 캐리어 라이프 타임을 길게 하고자 하는 부분에 수소 주입 영역이 형성되기 때문에, 실시형태 1과 동일한 효과를 얻을 수 있다.
(실시형태 3)
다음으로, 실시형태 3에 따른 반도체 장치의 제조 방법에 대해 설명한다. 도 13은, 실시형태 3에 따른 반도체 장치의 제조 방법의 개요를 나타낸 플로우 챠트이다. 실시형태 3에 따른 반도체 장치의 제조 방법이 실시형태 1에 따른 반도체 장치의 제조 방법과 상이한 점은, 레이저 어닐링 후에, 전자선 조사 및 퍼니스 어닐링을 행하는 점이다. 실시형태 3에 따른 반도체 장치의 제조 방법은, 수소 이온 주입에 의해 기판 이면으로부터 예컨대 3㎛ 이하 정도의 얕은 영역에 형성된 결함을 회복시키는 경우(예컨대, FS층을 구비하고 있지 않은 pin 다이오드를 제작하는 경우)에 유용하다.
구체적으로는, 우선, 실시형태 1과 마찬가지로, 표면 소자 구조를 형성한다(단계 S21). 이어서, 이후, 이면 연삭(단계 S22), 수소 이온 주입(단계 S23), n형 불순물 이온 주입(단계 S24), 레이저 어닐링(단계 S25), 전자선 조사(단계 S26), 퍼니스 어닐링(단계 S27) 및 이면 전극의 형성(단계 S28)을 차례로 행함으로써, pin 다이오드가 완성된다. 단계 S23에 있어서는, 실시형태 1과 마찬가지로 수소 이온 주입을 복수 회 행해도 된다. 이면 연삭, 수소 이온 주입, n형 불순물 이온 주입, 레이저 어닐링, 전자선 조사, 퍼니스 어닐링 및 이면 전극 형성의 조건은 실시형태 1과 동일하다.
상술한 바와 같이, 레이저 어닐링 후에 전자선 조사 및 퍼니스 어닐링을 행한다. 이 때문에, 수소 주입 영역의 불순물 농도 분포에 근거하여 전자선 조사 및 퍼니스 어닐링에 의해 조정되는 캐리어 라이프 타임 분포는, 레이저 어닐링의 편차에 의한 악영향을 받지 않는다. 이 때문에, 수소 이온 주입 및 전자선 조사에 의해 얻어지는 원하는 캐리어 라이프 타임 분포가 변하는 것을 방지할 수 있다.
이상, 설명한 바와 같이, 실시형태 3에 의하면, 실시형태 1과 동일한 효과를 얻을 수 있다.
(실시형태 4)
다음으로, 실시형태 4에 따른 반도체 장치의 제조 방법에 대해 설명한다. 도 14는, 실시형태 4에 따른 반도체 장치의 제조 방법의 개요를 나타낸 플로우 챠트이다. 실시형태 4에 따른 반도체 장치의 제조 방법이 실시형태 3에 따른 반도체 장치의 제조 방법과 상이한 점은, 레이저 어닐링 후, 전자선 조사 전에, 수소 이온 주입을 행하는 점이다.
구체적으로는, 우선, 실시형태 3과 마찬가지로, 표면 소자 구조의 형성 및 이면 연삭을 차례로 행한다(단계 S31, S32). 이후, n형 불순물 이온 주입(단계 S33), 레이저 어닐링(단계 S34), 수소 이온 주입(단계 S35), 전자선 조사(단계 S36), 퍼니스 어닐링(단계 S37) 및 이면 전극의 형성(단계 S38)을 차례로 행함으로써, pin 다이오드가 완성된다. n형 불순물 이온 주입, 레이저 어닐링, 수소 이온 주입, 전자선 조사, 퍼니스 어닐링 및 이면 전극 형성의 조건은 실시형태 3과 동일하다.
레이저 어닐링에서는, 레이저를 조사한 반도체 기판의 조사면이 용융되는 경우가 있다. 이 때문에, 레이저 어닐링 전에 수소 이온 주입을 행하면, 레이저 조사에 의한 기판 조사면의 용융에 의해, 주입한 수소가 기판 표면의 외측으로 방출되어, 수소 종단 효과가 작아지는 경우가 있다. 실시형태 4와 같이 레이저 어닐링 후에 수소 이온 주입을 행하면, 수소의 기판 표면의 외측으로의 방출이 억제되어, 수소 종단 효과의 감소를 억제할 수 있다.
이상, 설명한 바와 같이, 실시형태 4에 의하면, 실시형태 3과 동일한 효과를 얻을 수 있다.
(실시형태 5)
다음으로, 실시형태 5에 따른 반도체 장치의 제조 방법에 대해 설명한다. 도 15는, 실시형태 5에 따른 반도체 장치의 제조 방법의 개요를 나타낸 플로우 챠트이다. 실시형태 5에 따른 반도체 장치의 제조 방법이 실시형태 3에 따른 반도체 장치의 제조 방법과 상이한 점은, 레이저 어닐링 후, 전자선 조사 전에, 불순물 활성화를 위한 제 1 퍼니스 어닐링을 행하는 점이다. 실시형태 5에 따른 반도체 장치의 제조 방법은, 기판 이면으로부터 깊은 영역에 주입된 예컨대 프로톤을 활성화시키는 경우(예컨대, 복수 단(段)의 FS층을 구비한 pin 다이오드를 제작하는 경우)에 유용하다.
구체적으로는, 우선, 실시형태 3과 마찬가지로, 표면 소자 구조의 형성(단계 S41), 이면 연삭(단계 S42), 수소 이온 주입(단계 S43), n형 불순물 이온 주입(단계 S44) 및 레이저 어닐링(단계 S45)을 차례로 행한다. 단계 S43에 있어서는, 실시형태 2와 마찬가지로, 복수 회의 수소 이온 주입에 의해, 기판 이면으로부터 예컨대 3㎛ 이상, 특히 10㎛ 이상 정도의 깊은 영역에 배치되는 n형 FS층의 형성 영역에 수소가 주입되고, 또한 기판 이면으로부터 n형 FS층보다 얕은 영역에 수소 주입 영역이 형성된다. 다음으로, 불순물 활성화를 위한 퍼니스 어닐링(제 1 퍼니스 어닐링)을 행한다(단계 S46). 제 1 퍼니스 어닐링의 조건은, 예컨대 실시형태 2의 제 1 퍼니스 어닐링과 동일해도 된다. 상기 제 1 퍼니스 어닐링에 의해, 기판 이면으로부터 깊은 위치에 주입된 프로톤이 활성화되어, 예컨대 복수 단의 n형 FS층이 형성된다. 이후, 실시형태 3과 마찬가지로, 전자선 조사(단계 S47), 결함을 형성하기 위한 퍼니스 어닐링(제 2 퍼니스 어닐링)(단계 S48) 및 이면 전극의 형성(단계 S49)을 차례로 행함으로써, pin 다이오드가 완성된다.
이상, 설명한 바와 같이, 실시형태 5에 의하면, 실시형태 1∼4와 동일한 효과를 얻을 수 있다.
(실시형태 6)
다음으로, 실시형태 6에 따른 반도체 장치의 제조 방법에 대해 설명한다. 도 16은, 실시형태 6에 따른 반도체 장치의 제조 방법의 개요를 나타낸 플로우 챠트이다. 실시형태 6에 따른 반도체 장치의 제조 방법이 실시형태 5에 따른 반도체 장치의 제조 방법과 상이한 점은, 레이저 어닐링 후, 제 1 퍼니스 어닐링 전에, 수소 이온 주입을 행하는 점이다.
구체적으로는, 우선, 실시형태 5와 마찬가지로, 표면 소자 구조의 형성 및 이면 연삭을 차례로 행한다(단계 S51, S52). 이후, n형 불순물 이온 주입(단계 S53), 레이저 어닐링(단계 S54), 수소 이온 주입(단계 S55), 제 1 퍼니스 어닐링(단계 S56), 전자선 조사(단계 S57), 제 2 퍼니스 어닐링(단계 S58) 및 이면 전극의 형성(단계 S59)을 차례로 행함으로써, pin 다이오드가 완성된다. n형 불순물 이온 주입, 레이저 어닐링, 수소 이온 주입, 제 1 퍼니스 어닐링, 전자선 조사, 제 2 퍼니스 어닐링 및 이면 전극 형성의 조건은 실시형태 5와 동일하다.
이상, 설명한 바와 같이, 실시형태 6에 의하면, 실시형태 4, 5와 동일한 효과를 얻을 수 있다.
(실시형태 7)
다음으로, 실시형태 7에 따른 반도체 장치의 제조 방법에 대해 설명한다. 도 17은, 실시형태 7에 따른 반도체 장치의 제조 방법의 개요를 나타낸 플로우 챠트이다. 도 18∼24는, 실시형태 7에 따른 반도체 장치의 제조 도중의 상태를 나타낸 단면도이다. 실시형태 7에 따른 반도체 장치의 제조 방법은, 실시형태 2를 적용하여, 기판 이면으로부터 깊은 영역에 n형 FS층을 구비한 IGBT(예컨대 도 24 참조)를 제작하는 방법이다. IGBT를 제작하는 경우에 있어서도, 실시형태 2와 마찬가지로, n형 FS층(40)의 형성 영역에 수소를 주입하는 수소 이온 주입(54)에 의해, 기판 이면으로부터 n형 FS층(40)보다 얕은 영역에 수소 주입 영역을 형성할 수 있으며, 캐리어 라이프 타임의 조정이 가능하다. 실시형태 7에 따른 반도체 장치의 제조 방법은, 인이나 비소와 같은 수소보다 비정이 짧은 원소의 이온 주입에 의해 불순물을 도입할 수 없는 기판 이면으로부터 깊은 영역에 n형 FS층을 형성하는 경우에 유용하다.
구체적으로는, 우선, 도 18에 나타낸 바와 같이, n-형 드리프트층(31)이 되는 n-형 반도체 기판의 표면측에, 예컨대, 일반적인 MOS 게이트(금속-산화막-반도체로 이루어진 절연 게이트) 구조와, 이미터 전극(38), 종단 내압 구조(미도시) 및 패시베이션막(미도시) 등으로 이루어진 표면 소자 구조를 형성한다(단계 S61). MOS 게이트 구조는, p형 베이스층(32), 트렌치(33), 게이트 절연막(34), 게이트 전극(35) 및 n+형 이미터 영역(36)으로 이루어진다. 부호 37은 층간 절연막이다. 다음으로, 도 19에 나타낸 바와 같이, n-형 반도체 기판을 이면측으로부터 연삭해 나가, 반도체 장치로서 이용하는 제품 두께의 위치(31a)까지 연삭한다(단계 S62).
다음으로, 도 20에 나타낸 바와 같이, n-형 반도체 기판의 연삭 후의 이면측으로부터 예컨대 붕소(B) 등의 p형 불순물을 이온 주입(이하, p형 불순물 이온 주입이라 함： 제 2 주입 공정)(51)하여, p+형 콜렉터층(39)의 형성 영역에 p형 불순물(52)을 도입한다(단계 S63). 도 20에 있어서 ×표는 p+형 콜렉터층(39)의 형성 영역에 도입된 p형 불순물(52)을 나타내고 있다. 다음으로, 도 21에 나타낸 바와 같이, 레이저 어닐링(53)에 의해, n-형 반도체 기판의 이면측에 주입된 p형 불순물(52)을 활성화시킨다(단계 S64). 이에 의해, n-형 반도체 기판의 이면의 표면층에 p+형 콜렉터층(39)이 형성된다.
다음으로, 도 22에 나타낸 바와 같이, n-형 반도체 기판의 연삭 후의 이면측으로부터 수소 이온 주입(54)을 행하여, n-형 드리프트층(31)의 내부의 n형 FS층(40)의 형성 영역에 수소를 주입한다(단계 S65). 단계 S65의 수소 이온 주입으로서, 예컨대 실시형태 2와 마찬가지로 프로톤 주입을 행한다. 단계 S65에 있어서는, 기판 이면으로부터의 깊이가 상이한 복수의 n형 FS층(40)을 형성하기 위해, 가속 에너지를 다양하게 변경하여 복수 회의 수소 이온 주입을 행해도 된다. 상기 수소 이온 주입(54)에 의해, n형 FS층(40)보다 기판 이면으로부터 얕은 영역에 수소 주입 영역이 형성된다. 도 22에 있어서 ×표는 결함(55)을 나타내고 있다.
다음으로, 도 23에 나타낸 바와 같이, 수소 원자를 이온화하여 수소 유기 도너를 생성하기 위한 퍼니스 어닐링에 의해, 수소 주입 영역 내부의 수소 원자의 수소 유기 도너의 생성을 촉진하여 n형 FS층(40)이 되는 도너층을 형성한다(단계 S66). 단계 S66의 퍼니스 어닐링의 조건은, 예컨대 실시형태 2의 제 1 퍼니스 어닐링과 동일해도 된다. 이후, 도 24에 나타낸 바와 같이, n-형 반도체 기판의 이면에, 이면 전극으로서 p+형 콜렉터층(39)에 접하는 콜렉터 전극(41)을 형성함으로써(단계 S67), 수소 유기 도너로 이루어진 n형 FS층(40)을 구비한 IGBT가 완성된다.
p+형 콜렉터층(39)을 붕소 이온 주입에 의해 형성하면, p+형 콜렉터층(39)과 그 부근의 반도체 기판에는, 공공(空孔, vacancy)이나 복공공(複空孔, divacancy)과 같은 격자 결함이 잔류한다. p+형 콜렉터층(39) 형성 후에 수소 이온을 주입하면, 잔류된 격자 결함에 의한 댕글링 본드를 수소가 종단한다. 이에 의해, p+형 콜렉터층(39)의 라이프 타임이 증가하여, 정공의 주입 효율을 높게 할 수 있다. 그 결과, IGBT의 온 전압을 내리는 것이 가능해진다.
상술한 바와 같이, p+형 콜렉터층(39)을 활성화시키기 위한 레이저 어닐링(53) 후에, n형 FS층(40)을 형성하기 위한 수소 이온 주입(54) 및 퍼니스 어닐링을 행한다. 이 때문에, n형 FS층(40)은 레이저 어닐링(53)의 편차에 의한 악영향을 받지 않는다. 이 때문에, 수소 이온 주입(54) 및 퍼니스 어닐링에 의해 얻어지는 원하는 n형 FS층(40)의 불순물 농도 분포나 확산 깊이가 변하는 것을 방지할 수 있다.
이상, 설명한 바와 같이, 실시형태 7에 의하면, 실시형태 1∼6과 동일한 효과를 얻을 수 있다.
(실시형태 8)
다음으로, 실시형태 8에 따른 반도체 장치의 제조 방법에 대해 설명한다. 도 25는, 실시형태 8에 따른 반도체 장치의 제조 방법의 개요를 나타낸 플로우 챠트이다. 실시형태 8에 따른 반도체 장치의 제조 방법이 실시형태 7에 따른 반도체 장치의 제조 방법과 상이한 점은, 이면 연삭 후, p형 불순물 이온 주입 전에, 수소 이온 주입을 행하는 점이다. 수소 이온 주입과, p형 불순물 이온 주입 및 레이저 어닐링을 순서를 바꾼 경우에 있어서도, 실시형태 7과 마찬가지로, 기판 이면으로부터 깊은 영역에 n형 FS층을 형성하는 동시에, 기판 이면으로부터 n형 FS층보다 얕은 영역에 형성된 수소 주입 영역의 수소 도스량에 근거하여 캐리어 라이프 타임을 조정할 수 있다.
구체적으로는, 우선, 실시형태 7과 마찬가지로, 표면 소자 구조의 형성 및 이면 연삭을 차례로 행한다(단계 S71, S72). 그런 다음, 수소 이온 주입(단계 S73), p형 불순물 이온 주입(단계 S74), 레이저 어닐링(단계 S75), 퍼니스 어닐링(단계 S76) 및 이면 전극의 형성(단계 S77)을 차례로 행함으로써, n형 FS층을 구비한 IGBT가 완성된다. 수소 이온 주입, p형 불순물 이온 주입, 레이저 어닐링, 퍼니스 어닐링 및 이면 전극 형성의 조건은 실시형태 7과 동일하다.
이상, 설명한 바와 같이, 실시형태 8에 의하면, 실시형태 1∼6과 동일한 효과를 얻을 수 있다.
(실시형태 9)
다음으로, 실시형태 9에 따른 반도체 장치의 제조 방법에 대해 설명한다. 도 26은, 실시형태 9에 따른 반도체 장치의 제조 방법의 개요를 나타낸 플로우 챠트이다. 실시형태 9에 따른 반도체 장치의 제조 방법이 실시형태 8에 따른 반도체 장치의 제조 방법과 상이한 점은, n형 불순물 이온 주입 및 레이저 어닐링에 의해, 기판 이면으로부터 얕은 영역에 n형 FS층을 형성하는 점이다. 실시형태 9에 따른 반도체 장치의 제조 방법은, 인이나 비소와 같은 수소보다 비정이 짧은 원소의 이온 주입에 의해 불순물을 도입가능한 기판 이면으로부터 얕은 영역에 n형 FS층을 형성하는 경우에 유용하다.
구체적으로는, 우선, 실시형태 8과 마찬가지로, 표면 소자 구조의 형성 및 이면 연삭을 차례로 행한다(단계 S81, S82). 그런 다음, n-형 반도체 기판의 연삭 후의 이면측으로부터 수소 이온 주입을 행하여, 기판 이면으로부터 소정 깊이로 수소 주입 영역을 형성한다(단계 S83). 단계 S83의 수소 이온 주입에 있어서는, 실시형태 1과 마찬가지로, 수소 주입 영역만이 형성된다. 상기 수소 이온 주입의 조건은, 예컨대 실시형태 1과 동일하다. 다음으로, n-형 반도체 기판의 이면측으로부터 예컨대 인 등의 n형 불순물을 이온 주입하고(n형 불순물 이온 주입), n형 FS층의 형성 영역에 n형 불순물을 도입한다(단계 S84).
다음으로, p형 불순물 이온 주입에 의해, p+형 콜렉터층의 형성 영역에 p형 불순물을 도입한다(단계 S85). 그런 다음, 레이저 어닐링에 의해, n-형 반도체 기판의 이면측에 주입된 n형 불순물 및 p형 불순물을 활성화시킨다(단계 S86). 이에 의해, n-형 반도체 기판의 이면의 표면층에 p+형 콜렉터층이 형성되고, 기판 이면으로부터 p+형 콜렉터층보다 깊은 영역에 n형 FS층이 형성된다. 이후, 이면 전극을 형성함으로써(단계 S87), n형 FS층을 구비한 IGBT가 완성된다. p형 불순물 이온 주입 및 이면 전극 형성의 조건은, 실시형태 8과 동일해도 된다. 참고로, n형 불순물을 도입하는 단계(S84)와, p형 불순물을 도입하는 단계(S85)를, 바꾸어도 상관없다.
이상, 설명한 바와 같이, 실시형태 9에 의하면, 실시형태 1∼6과 동일한 효과를 얻을 수 있다.
(실시형태 10)
다음으로, 실시형태 10에 따른 반도체 장치의 제조 방법에 대해 설명한다. 도 27은, 실시형태 10에 따른 반도체 장치의 제조 방법의 개요를 나타낸 플로우 챠트이다. 실시형태 10에 따른 반도체 장치의 제조 방법이 실시형태 9에 따른 반도체 장치의 제조 방법과 상이한 점은, n형 불순물 이온 주입과 p형 불순물 이온 주입 사이에, 수소 이온 주입을 행하는 점이다.
구체적으로는, 우선, 실시형태 9와 마찬가지로, 표면 소자 구조의 형성 및 이면 연삭을 차례로 행한다(단계 S91, S92). 그런 다음, n형 불순물 이온 주입(단계 S93), 수소 이온 주입(단계 S94), p형 불순물 이온 주입(단계 S95), 레이저 어닐링(단계 S96) 및 이면 전극의 형성(단계 S97)을 차례로 행함으로써, n형 FS층을 구비한 IGBT가 완성된다. n형 불순물 이온 주입, 수소 이온 주입, p형 불순물 이온 주입, 레이저 어닐링 및 이면 전극 형성의 조건은 실시형태 9와 동일하다. 참고로, n형 불순물을 도입하는 단계 S93과, p형 불순물을 도입하는 단계 S95를, 바꾸어도 상관없다.
이상, 설명한 바와 같이, 실시형태 10에 의하면, 실시형태 9와 동일한 효과를 얻을 수 있다.
(실시형태 11)
다음으로, 실시형태 11에 따른 반도체 장치의 제조 방법에 대해 설명한다. 도 28은, 실시형태 11에 따른 반도체 장치의 제조 방법의 개요를 나타낸 플로우 챠트이다. 실시형태 11에 따른 반도체 장치의 제조 방법이 실시형태 9에 따른 반도체 장치의 제조 방법과 상이한 점은, p형 불순물 이온 주입과 레이저 어닐링 사이에, 수소 이온 주입을 행하는 점이다.
구체적으로는, 우선, 실시형태 9와 마찬가지로, 표면 소자 구조의 형성 및 이면 연삭을 차례로 행한다(단계 S101, S102). 그런 다음, n형 불순물 이온 주입(단계 S103), p형 불순물 이온 주입(단계 S104), 수소 이온 주입(단계 S105), 레이저 어닐링(단계 S106) 및 이면 전극의 형성(단계 S107)을 차례로 행함으로써, n형 FS층을 구비한 IGBT가 완성된다. n형 불순물 이온 주입, p형 불순물 이온 주입, 수소 이온 주입, 레이저 어닐링 및 이면 전극 형성의 조건은 실시형태 9와 동일하다. n형 불순물 이온 주입과 p형 불순물 이온 주입의 차례를 바꾸어도 된다.
이상, 설명한 바와 같이, 실시형태 11에 의하면, 실시형태 9, 10과 동일한 효과를 얻을 수 있다.
(실시형태 12)
다음으로, 실시형태 12에 따른 반도체 장치의 제조 방법에 대해 설명한다. 도 29A는, 실시형태 12에 따른 반도체 장치의 제조 방법의 개요를 나타낸 플로우 챠트이다. 도 29B는, 실시형태 12에 따른 반도체 장치의 구조의 일례를 나타낸 평면도이다. 도 29C는, 도 29B에 있어서의 절단선 A-A'의 단면 구조를 나타낸 단면도이다. 실시형태 12에 따른 반도체 장치의 제조 방법은, 실시형태 2를 적용하여, 동일한 n-형 반도체 기판 상에, n형 FS층(40)을 구비한 IGBT와 환류 다이오드(FWD：Free Wheeling Diode)를 설치한 역도통 IGBT(RC-IGBT：Reverse Conducting-IGBT)를 제작하는 방법이다.
RC-IGBT를 제작하는 경우에 있어서도, 실시형태 2와 마찬가지로, n형 FS층(40)의 형성 영역에 수소를 주입하는 수소 이온 주입에 의해, 기판 이면으로부터 n형 FS층(40)보다 얕은 영역에 수소 주입 영역을 형성할 수 있다. 이에 의해, 누설 전류를 저감시킬 수 있다. 실시형태 12에 따른 반도체 장치의 제조 방법은, 이온 주입에 의해 불순물을 도입할 수 없는 기판 이면으로부터 깊은 영역에 n형 FS층(40)을 형성하는 경우에 유용하다.
구체적으로는, 우선, n-형 드리프트층(31)이 되는 n-형 반도체 기판의 표면측에, IGBT의 일반적인 MOS 게이트 구조와, FWD의 p형 애노드층(2), 이미터 전극(38)과 애노드 전극을 겸하는 표면 전극(이하, 이미터 전극(38)), 종단 내압 구조 및 패시베이션막 등으로 이루어진 표면 소자 구조를 형성한다(단계 S110). MOS 게이트 구조는, p형 베이스층(32), 트렌치(33), 게이트 절연막(34), 게이트 전극(35) 및 n+형 이미터 영역(36)으로 이루어진다. 부호 37은 층간 절연막이다. 다음으로, 이면 연삭을 행한다(단계 S111). 그런 다음, n-형 반도체 기판의 연삭 후의 이면측으로부터의 p형 불순물 이온 주입에 의해, p+형 콜렉터층(39)의 형성 영역에 p형 불순물을 도입한다(단계 S112). 그런 다음, n-형 반도체 기판의 연삭 후의 이면측으로부터의 n형 불순물 이온 주입에 의해, n+형 캐소드층(4)의 형성 영역에 n형 불순물을 도입한다(단계 S113).
다음으로, 레이저 어닐링에 의해, n-형 반도체 기판의 이면측에 주입된 n형 불순물 및 p형 불순물을 활성화시킨다(단계 S114). 이에 의해, n-형 반도체 기판의 이면의 표면층에 p+형 콜렉터층(39)이 선택적으로 형성되는 동시에, 기판 주면(主面)에 평행한 방향으로 p+형 콜렉터층(39)과 병렬로, 그리고 p+형 콜렉터층(39)에 접하는 n+형 캐소드층(4)이 형성된다. 다음으로, n-형 반도체 기판의 연삭 후의 이면측으로부터 수소 이온 주입을 행하여, n-형 드리프트층(31)의 내부의 n형 FS층(40)의 형성 영역에 수소를 주입한다(단계 S115). 단계 S115의 수소 이온 주입으로서, 예컨대 실시형태 2와 마찬가지로 프로톤 주입을 행한다. 상기 수소 이온 주입에 의해, n형 FS층(40)보다 기판 이면으로부터 얕은 영역에 수소 주입 영역이 형성된다.
다음으로, n-형 반도체 기판에 도입된 수소 원자를 이온화하여 수소 유기 도너를 생성하기 위한 제 1 퍼니스 어닐링에 의해, 수소 유기 도너의 생성을 촉진하여 n형 FS층(40)이 되는 도너층을 형성한다(단계 S116). 그런 다음, 기판 이면으로부터 n형 FS층(40)보다 얕은 영역에 라이프 타임 킬러(결함이나 불순물)를 도입하기 위한 전자선 조사 또는 헬륨(He)의 이온 주입(이하, 헬륨 이온 주입이라 함)을 행한 후(단계 S117), 제 2 퍼니스 어닐링을 행한다(단계 S118). 이에 의해, 수소 주입 영역의 수소 도스량에 근거한 적절한 온 전압 및 역회복 손실이 되도록 캐리어 라이프 타임이 조정된다. 이후, 콜렉터 전극과 캐소드 전극을 겸하는, p+형 콜렉터층(39) 및 n+형 캐소드층(4)에 접하는 이면 전극(41)을 형성함으로써(단계 S119), RC-IGBT가 완성된다.
이면 연삭, n형 불순물 이온 주입, 수소 이온 주입 및 제 1 퍼니스 어닐링의 조건은, 예컨대 실시형태 2와 동일해도 된다. p형 불순물 이온 주입 및 레이저 어닐링의 조건은, 예컨대 실시형태 7과 동일해도 된다. 단계 S117에 있어서 전자선 조사를 행하는 경우, 단계 S117, S118의 전자선 조사 및 제 2 퍼니스 어닐링의 조건은, 실시형태 2와 동일해도 된다. FWD의 소프트 리커버리화를 도모할 수 있다. 단계 S117에 있어서 헬륨 이온 주입을 행하는 경우, 단계 S117, S118의 헬륨 이온 주입 및 제 2 퍼니스 어닐링의 조건은, 후술하는 실시형태 16과 동일해도 된다. 또한, 레이저 어닐링 후에 수소 이온 주입을 행하기 때문에, n형 FS층(40)은 레이저 어닐링의 편차에 의한 악영향을 받지 않는다.
이상, 설명한 바와 같이, 실시형태 12에 의하면, 실시형태 1∼6과 동일한 효과를 얻을 수 있다.
(실시형태 13)
다음으로, 실시형태 13에 따른 반도체 장치의 제조 방법에 대해 설명한다. 도 30은, 실시형태 13에 따른 반도체 장치의 제조 방법의 개요를 나타낸 플로우 챠트이다. 실시형태 13에 따른 반도체 장치의 제조 방법이 실시형태 12에 따른 반도체 장치의 제조 방법과 상이한 점은, n형 불순물 이온 주입 및 레이저 어닐링에 의해 n형 FS층을 형성하는 점이다. 실시형태 13에 따른 반도체 장치의 제조 방법은, 이온 주입에 의해 불순물을 도입 가능한 기판 이면으로부터 얕은 영역에 n형 FS층을 형성하는 경우에 유용하다.
구체적으로는, 우선, 실시형태 12와 마찬가지로, 표면 소자 구조의 형성 및 이면 연삭을 차례로 행한다(단계 S120, S121). 그런 다음, n-형 반도체 기판의 연삭 후의 이면측으로부터 수소 이온 주입을 행하여, 기판 이면으로부터 소정 깊이로 수소 주입 영역을 형성한다(단계 S122). 단계 S122의 수소 이온 주입에 있어서는, 실시형태 1과 마찬가지로, 수소 주입 영역만이 형성된다. 상기 수소 이온 주입의 조건은, 예컨대 실시형태 1과 동일하다. 다음으로, n-형 반도체 기판의 이면측으로부터 예컨대 인 등의 n형 불순물을 이온 주입하여(이하, 제 1 n형 불순물 이온 주입이라 함), n형 FS층의 형성 영역에 n형 불순물을 도입한다(단계 S123).
다음으로, p형 불순물 이온 주입에 의해, p+형 콜렉터층의 형성 영역에 p형 불순물을 도입한다(단계 S124). 그런 다음, n-형 반도체 기판의 이면측으로부터 n형 불순물을 이온 주입하여(이하, 제 2 n형 불순물 이온 주입이라 함), n+형 캐소드층의 형성 영역에 n형 불순물을 도입한다(단계 S125). 그런 다음, 레이저 어닐링에 의해, n-형 반도체 기판의 이면측에 주입된 n형 불순물 및 p형 불순물을 활성화시킨다(단계 S126). 이에 의해, n-형 반도체 기판의 이면의 표면층에 p+형 콜렉터층 및 n+형 캐소드층이 형성되고, 기판 이면으로부터 p+형 콜렉터층보다 깊은 영역에 n형 FS층이 형성된다.
이후, 라이프 타임 킬러 조사(照射)(단계 S127), 퍼니스 어닐링(단계 S128) 및 이면 전극의 형성(단계 S129)을 차례로 행함으로써, RC-IGBT가 완성된다. 제 1 n형 불순물 이온 주입의 조건은, 실시형태 9의 n형 불순물 이온 주입과 동일해도 된다. p형 불순물 이온 주입, 제 2 n형 불순물 이온 주입, 레이저 어닐링, 라이프 타임 킬러 조사 및 이면 전극 형성의 조건은, 실시형태 12와 동일해도 된다. 퍼니스 어닐링의 조건은, 실시형태 12의 제 2 퍼니스 어닐링과 동일해도 된다. 또한, 수소 이온 주입은, 이면 연삭 후, 레이저 어닐링 전까지 행하면 되며, 이면 연삭 후, 레이저 어닐링 전까지의 어느 타이밍에 행해도 된다. 특히, 수소에 의해 이면의 인 혹은 붕소의 이온 주입에 의해 잔류된 공공, 복공공(複空孔, divacancy) 등의 격자 결함에 의한 댕글링 본드를 종단하는 효과를 나타낸다. 그 결과, IGBT의 정공 주입, 다이오드의 전자 주입 효율을, 각각 증가시킬 수 있다.
이상, 설명한 바와 같이, 실시형태 13에 의하면, 실시형태 1∼6과 동일한 효과를 얻을 수 있다.
(실시형태 14)
다음으로, 실시형태 14에 따른 반도체 장치의 제조 방법에 대해 설명한다. 도 31은, 실시형태 14에 따른 반도체 장치의 제조 방법의 개요를 나타낸 플로우 챠트이다. 도 32는, 실시형태 14에 따른 반도체 장치의 제조 방법에 따라 제조되는 반도체 장치의 일례를 나타낸 단면도이다. 실시형태 14에 따른 반도체 장치의 제조 방법은, 실시형태 1을 적용하여, 도 32에 나타낸 역저지형(逆沮止型) IGBT(RB-IGBT：Reverse Blocking-IGBT)를 제작하는 방법이다. RB-IGBT의 p+형 콜렉터층(68)의 내부에, 수소 유기 도너의 생성을 촉진시킨 수소 주입층(70)을 형성함으로써, 역누설 전류를 저감시킬 수 있다.
구체적으로는, n-형 드리프트층(61)이 되는 n-형 반도체 기판의 표면측에, 예컨대, 일반적인 MOS 게이트 구조, 이미터 전극(67)과, p형 분리 확산층(73), 종단 내압 구조 및 패시베이션막(미도시) 등으로 이루어진 표면 소자 구조를 형성한다(단계 S131). MOS 게이트 구조는, p형 베이스층(62), n+형 이미터 영역(63), 게이트 절연막(64) 및 게이트 전극(65)으로 이루어진다. 종단 내압 구조는, p형 가드 링 영역(71) 및 필드 플레이트(72)로 이루어진다. p형 분리 확산층(73)의 깊이는, 예컨대 p형 베이스층(62)이나 p형 가드 링 영역(71)의 깊이보다 깊다. 부호 66은 층간 절연막이다.
다음으로, n-형 반도체 기판을 이면측으로부터 연삭해 나가, 반도체 장치로서 이용하는 제품 두께의 위치까지 연삭한다(단계 S132). 단계 S132에 있어서는, n-형 반도체 기판의 연삭 후의 이면에 p형 분리 확산층(73)을 노출시킨다. 이에 의해, p형 분리 확산층(73)은, 기판 표면으로부터 이면으로 관통하도록 배치되며, 또한 이후의 공정에 있어서 p+형 콜렉터층(68)에 접한다. 다음으로, p형 불순물 이온 주입에 의해, p+형 콜렉터층(68)의 형성 영역에 p형 불순물을 도입한다(단계 S133). 그런 다음, 레이저 어닐링(53)에 의해, n-형 반도체 기판의 이면측에 주입된 p형 불순물을 활성화시킨다(단계 S134). 이에 의해, n-형 반도체 기판의 이면의 표면층에, p형 분리 확산층(73)에 접하는 p+형 콜렉터층(68)이 형성된다.
다음으로, 수소 이온 주입에 의해, p+형 콜렉터층(68)의 내부에 수소 주입 영역을 형성한다(단계 S135). 그런 다음, 수소 원자를 이온화하여 수소 유기 도너를 생성하기 위한 퍼니스 어닐링에 의해, 수소 주입 영역 내부의 수소 원자의 수소 유기 도너의 생성을 촉진시켜, p+형 콜렉터층(68)의 내부에 수소 주입층(70)을 형성한다(단계 S136). 이후, p+형 콜렉터층(68)에 접하는 콜렉터 전극(69)을 형성함으로써(단계 S137), RB-IGBT가 완성된다. 이면 연삭, 수소 이온 주입 및 퍼니스 어닐링의 조건은, 실시형태 1과 동일해도 된다. p형 불순물 이온 주입, 레이저 어닐링 및 이면 전극 형성의 조건은, 실시형태 7과 동일해도 된다.
RB-IGBT의 경우, 주입한 수소가, 이면의 p+형 콜렉터층(68)에서, 공공이나 복공공과 같은 격자 결함에 의한 댕글링 본드를 종단하는 효과를 나타낸다. 그 결과, 이면의 p+형 콜렉터층(68)과 n-형 드리프트층(61) 사이의 pn 접합에 역바이어스 전압이 인가되었을 때의 누설 전류(역누설 전류라고 함)를 저감시킬 수 있다.
이상, 설명한 바와 같이, 실시형태 14에 의하면, 실시형태 1∼6과 동일한 효과를 얻을 수 있다.
(실시형태 15)
다음으로, 실시형태 15에 따른 반도체 장치의 제조 방법에 대해 설명한다. 도 33은, 실시형태 15에 따른 반도체 장치의 제조 방법의 개요를 나타낸 플로우 챠트이다. 실시형태 15에 따른 반도체 장치의 제조 방법이 실시형태 14에 따른 반도체 장치의 제조 방법과 상이한 점은, 이면 연삭 후, p형 불순물 이온 주입 전에, 수소 이온 주입을 행하는 점이다. 즉, 수소 이온 주입과, p형 불순물 이온 주입 및 레이저 어닐링의 차례를 바꾸어도 된다.
구체적으로는, 우선, 실시형태 14와 마찬가지로, 표면 소자 구조의 형성 및 이면 연삭을 차례로 행한다(단계 S141, S142). 그런 다음, 수소 이온 주입(단계 S143), p형 불순물 이온 주입(단계 S144), 레이저 어닐링(단계 S145), 퍼니스 어닐링(단계 S146) 및 이면 전극의 형성(단계 S147)을 차례로 행함으로써, RB-IGBT가 완성된다. 단계 S143에 있어서는, p+형 콜렉터층(68)의 형성 영역에 수소 주입 영역이 형성되도록 수소 이온 주입을 행하면 된다. 수소 이온 주입, p형 불순물 이온 주입, 레이저 어닐링, 퍼니스 어닐링 및 이면 전극 형성의 조건은 실시형태 14와 동일하다. 또한, 예컨대 디보란(B2H6) 등의 p형 불순물과 수소를 포함하는 혼합 가스를 이온원으로 하는 이온 주입에 의해, 수소 이온 주입 및 p형 불순물 이온 주입을 동시에 행해도 된다.
이상, 설명한 바와 같이, 실시형태 15에 의하면, 실시형태 14와 동일한 효과를 얻을 수 있다.
(실시형태 16)
다음으로, 실시형태 16에 따른 반도체 장치의 제조 방법에 대해 설명한다. 도 34 및 35는, 실시형태 16에 따른 반도체 장치의 제조 방법의 개요를 나타낸 설명도이다. 실시형태 16에 따른 반도체 장치의 제조 방법이 실시형태 1에 따른 반도체 장치의 제조 방법과 상이한 점은, 헬륨(He)의 이온 주입(이하, 헬륨 이온 주입이라 함)(81) 및 수소 이온 주입(82)에 의해 캐리어 라이프 타임을 조정하고 있는 점이다. 구체적으로는, 실시형태 16에 따른 반도체 장치의 제조 방법은, 실시형태 1에 따른 반도체 장치의 제조 방법에 있어서, 전자선 조사를 대신하여 헬륨 이온 주입(81)을 행해도 되고, 전자선 조사 전 또는 후에 헬륨 이온 주입(81)을 행해도 된다.
도 34(a)는, 실시형태 16에 따른 반도체 장치의 제조 방법에 따라 제작되는 pin 다이오드의 불순물 농도 분포의 일례를 나타낸 것이다. 도 34(b), 34(c) 및 35는, 실시형태 16에 따른 반도체 장치의 제조 도중에 있어서의 캐리어 라이프 타임 분포를 나타낸 것이다. 도 34에 있어서 깊이＝0㎛는, n-형 반도체 기판의 표면 위치(즉, p형 애노드층(2)과 애노드 전극의 계면)이다(도 35에 있어서도 동일). 도 34(a)에 나타낸 pin 다이오드에 있어서, p형 애노드층(2)과 n-형 드리프트층(1) 사이의 pn 접합으로부터 n형 FS층(21)의 애노드측의 부분까지의 영역(2줄의 세로 점선에 끼워진 영역)은, 정격 전류 인가시에 공핍화되는 영역(이하, 공핍화 영역이라 함)(80)이다.
이러한 pin 다이오드를 제작하는 데 있어서, 우선, 실시형태 1과 마찬가지로, 표면 소자 구조의 형성 공정을 행한다(단계 S1). 그런 다음, 도 34(b)에 나타낸 바와 같이, 전자선 조사(단계 S2)를 대신하여, 또는 전자선 조사의 전후에, 애노드측으로부터 n-형 반도체 기판에, 예컨대 사이클로트론(가속기)에 의해 가속시킨 헬륨 이온을 주입(헬륨 이온 주입(81))한다. 이에 의해, 기판 이면으로부터 소정의 깊이까지의 영역(이하, 결함 영역이라 함)(83a)에 결함이 형성되어, n-형 반도체 기판의 표면측(애노드측)의 캐리어 라이프 타임이 n-형 반도체 기판의 이면측(캐소드측)의 캐리어 라이프 타임보다 짧아진다. 결함 영역(83a)의 캐리어 라이프 타임 분포는, 캐리어 라이프 타임이 짧아지는 방향으로 1개의 피크를 가지는 폭이 넓은 분포(브로드한 분포)가 된다. 이 때문에, 결함 영역(83a)은, 공핍화 영역(80)에 오버랩되는(겹치는) 깊이에까지 도달한다.
다음으로, 실시형태 1과 마찬가지로, 퍼니스 어닐링으로부터 n형 불순물 이온 주입까지의 공정(단계 S3∼S5)을 차례로 행한다. 그런 다음, 도 34(c)에 나타낸 바와 같이, 실시형태 1과 마찬가지로 수소 이온 주입(82)(단계 S6)을 행함으로써 수소 주입 영역(22)을 형성하여, 결함 영역(83a)(점선)의, 공핍화 영역(80)에 오버랩된 부분(84)의 결함을 회복시킨다. 예컨대, 상술한 바와 같이 결함 영역(83a)이 공핍화 영역(80)에 오버랩된 상태에서는 누설 전류(회복 피크 전류(Irp))가 증가하지만, 수소 이온 주입(82)에 의해 수소 주입 영역(22)을 형성함으로써, 수소 주입 영역(22)의 폭보다 기판 표면측 및 이면측에 각각 40㎛ 정도 넓은 범위의 캐리어 라이프 타임이 회복된다. 이에 의해, 결함 영역(83a)의, 공핍화 영역(80)에 오버랩된 부분(84)의 캐리어 라이프 타임이 거의 헬륨 이온 주입(81) 전의 상태로 돌아와, 수소 이온 주입(82) 후의 결함 영역(83b)(실선)의 폭은 공핍화 영역(80)과 오버랩되지 않는 좁은 폭이 된다. 따라서, 누설 전류를 저감시킬 수 있다.
또한, 도 35에 나타낸 바와 같이, 헬륨 이온 주입(81)에 의해 캐리어 라이프 타임이 짧은 결함 영역(83c)(점선)을 형성하고, 그 일부를 수소 이온 주입(82)에 의해 회복시킴으로써, 헬륨 이온 주입(81) 단독으로 동일한 양의 라이프 타임 킬러를 도입한 영역(83a)(실선)과 동일한 정도의 캐리어 라이프 타임으로 되돌릴 수 있다. 또한, pin 다이오드의 특성이 개질되어, 헬륨 이온 주입(81) 단독으로 라이프 타임 킬러를 형성하는 경우보다 누설 전류를 저감시킬 수 있을 가능성이 있다. 통상, 입자계(particle type)의 라이프 타임 킬러를 형성하는 경우, 입자 조사 후에 수소 분위기에서 열처리함으로써, 누설 전류의 증가에 크게 기여하는 에너지 밴드의 중심 부근의 에너지 준위의 결함을 선택적으로 제거한다. 상기 수소 분위기에서의 열처리에 의해 얻어지는 효과가 수소 이온 주입(82)에 의해서도 얻어지는 것으로 추측된다. 수소 이온 주입(82) 후, 실시형태 1과 마찬가지로, 레이저 어닐링(단계 S7) 이후의 공정을 차례로 행함으로써, pin 다이오드가 완성된다.
도 34(a)에 나타낸 바와 같이 n형 FS층(21)을 구비한 pin 다이오드를 제작하는 경우, 실시형태 2에 실시형태 16을 적용하면 된다. 또한, 실시형태 3∼15에 실시형태 16을 적용해도 된다.
이상, 설명한 바와 같이, 실시형태 16에 의하면, 실시형태 1∼15와 동일한 효과를 얻을 수 있다.
이상에 있어서 본 발명에서는, 상술한 각 실시형태에 한정되지 않고, 본 발명의 취지를 벗어나지 않는 범위에서 다양한 변경이 가능하다. 예컨대, 상술한 각 실시형태에서는, 다이오드를 예로 들어 설명하고 있지만, 반도체 영역 내의 캐리어 라이프 타임을 국소적으로 제어할 필요가 있는 다양한 장치에 적용 가능하다. 또한, 상술한 실시형태 2에 나타낸 제조 공정에 따라, 실시형태 1에 따른 반도체 장치를 제작해도 된다. 즉, 실시형태 2에 있어서, 기판 이면측의 캐리어 라이프 타임을 길게 하고자 하는 부분을 목표로 하여 수소 이온 주입을 행해도 된다.
(산업상의 이용 가능성)
이상과 같이, 본 발명에 따른 반도체 장치 및 반도체 장치의 제조 방법은, 컨버터나 인버터 등의 전력 변환 장치나 다양한 산업용 기계 등의 전원 장치 등에 사용되는 파워 반도체 장치에 유용하다.
1 : n-형 드리프트층
2 : p형 애노드층
3 : 애노드 전극
4 : n+형 캐소드층
5 : 캐소드 전극
6, 22 : 수소 주입 영역
11 : 전자선 조사
12 : 결함
13 : n형 불순물 이온 주입
14 : 수소 이온 주입
21 : n형 필드스톱층

Claims (9)

  1. 캐리어의 라이프 타임이 국소적으로 제어된 반도체 장치의 제조 방법으로서,
    반도체 기판의 표면(front surface)측으로부터 전자선을 조사하여, 상기 반도체 기판을 구성하는 원자의 원자간 결합을 절단하여 댕글링 본드(dangling bonds)를 발생시킴으로써 상기 반도체 기판에 결함을 형성하는 전자선 조사 공정과,
    상기 전자선 조사 공정 후, 상기 반도체 기판의 이면(rear surface)측으로부터 수소 원자를 주입하여, 상기 반도체 기판의 이면측의 수소 농도를 상기 반도체 장치의 제조를 개시하기 전의 상기 반도체 기판의 수소 농도보다 높게 함으로써, 상기 수소 원자를 주입한 영역 내의 상기 결함을 회복시켜, 상기 수소 원자를 주입한 영역의 캐리어의 라이프 타임을 길게 하는 제 1 주입 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 전자선 조사 공정 후, 상기 반도체 기판의 이면측으로부터 불순물을 주입하는 제 2 주입 공정을 더 포함하며,
    상기 제 1 주입 공정은, 상기 제 2 주입 공정과 동시에 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 2항에 있어서,
    상기 제 1 주입 공정 후, 또한 상기 제 2 주입 공정 후에, 상기 반도체 기판의 이면측으로부터 레이저를 조사하여 상기 불순물을 활성화시키는 레이저 조사 공정을 더 포함하며,
    상기 제 1 주입 공정에서는, 상기 레이저의 침입 깊이 이하의 깊이로 상기 수소 원자를 주입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 2항 또는 제 3항에 있어서,
    제 1 도전형의 상기 반도체 기판의 표면의 표면층(surface layer)에 제 2 도전형층을 형성하는 공정을 더 포함하며,
    상기 제 2 주입 공정에서는, 제 1 도전형의 상기 불순물을 주입하여, 상기 반도체 기판의 이면의 표면층에 제 1 도전형층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 캐리어의 라이프 타임이 국소적으로 제어된 반도체 장치로서,
    반도체 기판을 구성하는 원자의 원자간 결합이 절단되어 생긴 댕글링 본드에 의해 상기 반도체 기판 내에 형성된 결함과,
    상기 반도체 기판의 이면의 표면층에 형성된, 수소 원자가 도입되어 이루어진, 상기 반도체 기판의 표면측보다 수소 농도가 높은 고수소 농도 영역
    을 구비하며,
    상기 고수소 농도 영역에서는, 상기 반도체 기판의 표면측보다 상기 결함이 적고, 상기 반도체 기판의 표면측보다 캐리어의 라이프 타임이 길어져 있는 것을 특징으로 하는 반도체 장치.
  6. 제 5항에 있어서,
    제 1 도전형의 상기 반도체 기판의 표면의 표면층에 설치된 제 2 도전형층과,
    상기 반도체 기판의 이면의 표면층에 설치된 제 1 도전형층
    을 더 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제 5항 또는 제 6항에 있어서,
    상기 고수소 농도 영역의 수소 농도는, 벌크 단결정의 수소 농도보다 높은 것을 특징으로 하는 반도체 장치.
  8. 제 1항에 있어서,
    상기 전자선 조사 공정 전, 또는 상기 전자선 조사 공정 후, 상기 제 1 주입 공정 전에, 상기 반도체 기판의 이면측으로부터 헬륨을 주입하여 상기 헬륨을 주입한 영역의 캐리어의 라이프 타임을 짧게 하는 제 2 주입 공정을 더 포함하며,
    상기 제 1 주입 공정에서는, 상기 헬륨을 주입한 영역의 적어도 일부의 캐리어의 라이프 타임을 길게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8항에 있어서,
    상기 제 1 주입 공정에서는, 온(ON)일 때 공핍화하는 영역의 캐리어의 라이프 타임을 길게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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