WO2014156849A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2014156849A1
WO2014156849A1 PCT/JP2014/057397 JP2014057397W WO2014156849A1 WO 2014156849 A1 WO2014156849 A1 WO 2014156849A1 JP 2014057397 W JP2014057397 W JP 2014057397W WO 2014156849 A1 WO2014156849 A1 WO 2014156849A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
semiconductor region
region
semiconductor
semiconductor device
Prior art date
Application number
PCT/JP2014/057397
Other languages
English (en)
French (fr)
Inventor
勇一 小野澤
吉村　尚
博 瀧下
Original Assignee
富士電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士電機株式会社 filed Critical 富士電機株式会社
Priority to EP14774672.1A priority Critical patent/EP2980856B1/en
Priority to KR1020157021183A priority patent/KR102197376B1/ko
Priority to JP2015508373A priority patent/JP6028852B2/ja
Priority to CN201480007500.6A priority patent/CN104969360B/zh
Publication of WO2014156849A1 publication Critical patent/WO2014156849A1/ja
Priority to US14/821,571 priority patent/US9773923B2/en
Priority to US15/686,148 priority patent/US9893211B2/en
Priority to US15/889,098 priority patent/US10374102B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/221—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities of killers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/2636—Bombardment with radiation with high-energy radiation for heating, e.g. electron beam heating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66143—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0626—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a localised breakdown region, e.g. built-in avalanching region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material

Definitions

  • the present invention relates to a semiconductor device.
  • IGBT insulated gate bipolar transistor
  • the carrier density on the anode side is lowered to reduce the reverse recovery current during reverse recovery, and the carrier density on the cathode side is suppressed in order to suppress the oscillation of the voltage / current waveform due to carrier depletion. It is necessary to raise it.
  • an anode structure with low injection efficiency As a structure in which the carrier density on the anode side is lowered and the carrier density on the cathode side is increased, an anode structure with low injection efficiency, a structure in which a Schottky diode is locally disposed, and carrier distribution by local lifetime control Optimized structures are known.
  • FIG. 29 is a cross-sectional view showing the structure of a conventional FWD.
  • the conventional FWD includes an active region 100 and an edge termination structure (edge portion) 110 surrounding the active region 100 in an n ⁇ semiconductor substrate to be an n ⁇ drift region 101.
  • a field limiting ring (FLR: Field Limiting) which is a p + -type anode layer 102 provided in the active region 100 and a floating p-type region in the edge termination structure 110 on the surface layer of the front surface of the n ⁇ semiconductor substrate. Ring) 108 is provided.
  • the interlayer insulating film 109 covers the front surface of the n ⁇ semiconductor substrate in the edge termination structure 110.
  • Anode electrode 103 is provided on the surface of p + anode layer 102, and its end extends on interlayer insulating film 109.
  • An n + cathode layer 104 is provided on the surface layer on the back surface of the n ⁇ semiconductor substrate from the active region 100 to the edge termination structure 110.
  • An n buffer layer 105 is provided between the active region 100 and the edge termination structure 110 between the n ⁇ drift region 101 and the n + cathode layer 104.
  • a plurality of buried p layers 106 are provided at predetermined intervals from the active region 100 to the edge termination structure 110 in the surface layer on the n + cathode layer 104 side.
  • the buried p layer 106 contacts the n + cathode layer 104.
  • the cathode electrode 107 is provided on the entire back surface of the n ⁇ semiconductor substrate.
  • a first electrode a first layer provided on the first electrode and having a first conductivity type, provided on a first layer, and a first conductivity A second layer having a second conductivity type different from the mold, a third layer provided on the second layer, a second electrode provided on the third layer, and a second A fourth layer provided between the layer and the third layer and having the second conductivity type, the third layer having the second conductivity type, and having the impurity concentration of the second layer
  • a second portion having a first portion having a peak value of impurity concentration higher than the peak value and a second portion having a first conductivity type, the second portion having a total area of the first and second portions;
  • An apparatus in which the proportion of the area of the part is 20% or more and 95% or less has been proposed (for example, see Patent Document 3 below).
  • the plurality of buried p layers 106 are formed by ion implantation from the back surface of the substrate.
  • alignment (alignment) on the back surface of the substrate is performed with reference to the dicing line on the front surface of the substrate.
  • the width of the active region 100 is 9 mm It is about 9.9 mm.
  • a semiconductor device has the following features.
  • the second semiconductor region of the second conductivity type is selectively provided in the surface layer on one surface of the first semiconductor region of the first conductivity type.
  • a first electrode is provided in contact with the second semiconductor region.
  • a third semiconductor region of the first conductivity type having an impurity concentration higher than that of the first semiconductor region is provided in a surface layer on the other surface of the first semiconductor region.
  • a fourth semiconductor region of the second conductivity type is provided in the inside of the first semiconductor region at a position deeper than the other surface of the first semiconductor region than the third semiconductor region.
  • a second electrode is provided in contact with the third semiconductor region. The end of the fourth semiconductor region is located inside the side surface of the first semiconductor region.
  • the end of the fourth semiconductor region is located inside the end of the bonding portion between the second semiconductor region and the first electrode. It features.
  • the semiconductor device according to the present invention in the semiconductor device according to the above-mentioned invention, is provided in the inside of the first semiconductor region from the other surface of the first semiconductor region to a deeper position than the third semiconductor region.
  • the semiconductor device further includes a fifth semiconductor region of a first conductivity type having an impurity concentration higher than that of the first semiconductor region and lower than that of the third semiconductor region.
  • the end of the third semiconductor region is located inside the end of the junction.
  • a Schottky junction between the fifth semiconductor region and the second electrode is formed outside the third semiconductor region.
  • the semiconductor device according to the present invention in the semiconductor device according to the above-mentioned invention, may be provided in the fifth semiconductor region outside the third semiconductor region at a distance from the third semiconductor region and the fourth semiconductor region.
  • the semiconductor device may further include a sixth semiconductor region of a two conductivity type.
  • the fifth semiconductor region is a region formed by a plurality of proton irradiations, and has different depths from the other surface of the first semiconductor region. It is characterized in that it is arranged in plurality.
  • the semiconductor device according to the present invention is characterized in that, in the above-mentioned invention, the occupied area ratio of the surface area of the fourth semiconductor region to the surface area of the active region through which the main current flows is 90% or more and 98% or less. Do.
  • the first electrode and the second semiconductor region among the occupied area ratio of the surface area of the fourth semiconductor region to the surface area of the active region through which the main current flows is the contact It is characterized in that it is higher than the occupied area ratio on the outer peripheral side than the end position.
  • the contact end of the area where the first electrode and the second semiconductor region are in contact is projected from the one surface to the other surface.
  • the length of the fourth semiconductor region located on the inner circumferential side of the portion position in the direction parallel to the other surface is 250 ⁇ m or more.
  • the contact end of the area where the first electrode and the second semiconductor region are in contact is projected from the one surface to the other surface.
  • the length L1 in the direction parallel to the other surface of the fourth semiconductor region located on the inner peripheral side of the portion position is the current density J of the main current of the semiconductor device, the charge quantity q, the hole movement As a depth d of the fourth semiconductor region, an impurity concentration Np of the fourth semiconductor region, and a built-in potential Vbi of a pn junction between the fourth semiconductor region and the third semiconductor region. It is characterized in that L1 ⁇ ⁇ (q ⁇ ⁇ ⁇ d ⁇ Np ⁇ Vbi) / J ⁇ 1/2 is satisfied.
  • the contact end of the area where the first electrode and the second semiconductor region are in contact is projected from the one surface to the other surface.
  • the fourth semiconductor region is positioned on the inner peripheral side of the portion position, and the distance between the contact end portion position and the end portion of the fourth semiconductor region is 2000 ⁇ m or less. Do.
  • the buried p layer (fourth semiconductor region) is uniformly provided, and the end thereof is positioned inside the side surface (chip end) of the n ⁇ drift region (first semiconductor region)
  • the pn junction composed of the buried p layer and the n + cathode layer causes an avalanche and holes are injected from the n + cathode layer side to the n ⁇ drift region, so that soft recovery characteristics are obtained.
  • the buried p layer does not short with the cathode electrode at the tip end of the chip, it is possible to prevent the jump of the current-voltage waveform (IV waveform).
  • the end portion of the buried p layer is located inside the end portion of the anode contact (the junction between the second semiconductor region and the first electrode), whereby Since the breakdown voltage is lower than the dynamic breakdown voltage of the non-active area (edge termination structure and the like), concentration of the electric field at the end of the anode contact can be suppressed during reverse recovery.
  • the n + cathode layer extending outward of the buried p layer is separated from the chip end, or separated from the buried p layer on the outer peripheral side of the buried p layer and
  • the electrons are not injected into the non-active region, so that the diffusion of carriers into the non-active region is suppressed.
  • current concentration on the end of the p + anode layer (second semiconductor region) is alleviated, and the reverse recovery tolerance improves.
  • the semiconductor device of the present invention it is possible to realize the soft recovery and to increase the reverse recovery resistance.
  • FIG. 1 is a cross-sectional view showing the structure of the semiconductor device according to the first embodiment.
  • FIG. 2 is a characteristic diagram showing the impurity concentration distribution along the section line A-A 'of FIG.
  • FIG. 3 is a flowchart showing an outline of a method of manufacturing a semiconductor device according to the first embodiment.
  • FIG. 4 is an explanatory view showing the operation at the time of forward voltage application of the semiconductor device of the comparative example.
  • FIG. 5 is an explanatory diagram of the operation of the semiconductor device according to the first embodiment when a forward voltage is applied.
  • FIG. 6 is a flowchart showing an outline of a method of manufacturing a semiconductor device according to the second embodiment.
  • FIG. 1 is a cross-sectional view showing the structure of the semiconductor device according to the first embodiment.
  • FIG. 2 is a characteristic diagram showing the impurity concentration distribution along the section line A-A 'of FIG.
  • FIG. 3 is a flowchart showing an outline of a method of manufacturing a semiconductor device
  • FIG. 7 is a flowchart showing an outline of a method of manufacturing a semiconductor device according to the third embodiment.
  • FIG. 8 is a cross-sectional view showing the structure of the semiconductor device according to the fourth embodiment.
  • FIG. 9 is a characteristic diagram showing the impurity concentration distribution along the line B-B 'in FIG.
  • FIG. 10 is a flowchart showing an outline of a method of manufacturing a semiconductor device according to the fourth embodiment.
  • FIG. 11 is a cross-sectional view showing the structure of the semiconductor device according to the fifth embodiment.
  • FIG. 12 is a cross-sectional view showing the structure of the semiconductor device according to the sixth embodiment.
  • FIG. 13 is a characteristic diagram showing the impurity concentration distribution at cutting line C-C 'in FIG. FIG.
  • FIG. 14 is a cross-sectional view showing the structure of the semiconductor device according to the seventh embodiment.
  • FIG. 15 is a plan view showing an example of a planar pattern of the buried p layer of the semiconductor device according to the seventh embodiment.
  • FIG. 16 is a plan view showing an example of a planar pattern of the buried p layer of the semiconductor device according to the seventh embodiment.
  • FIG. 17 is a plan view showing an example of a planar pattern of the buried p layer of the semiconductor device according to the seventh embodiment.
  • FIG. 18 is a characteristic diagram showing a voltage waveform of FWD.
  • FIG. 19 is a cross-sectional view showing the structure of the semiconductor device according to the eighth embodiment.
  • FIG. 20 is a cross-sectional view showing the structure of the semiconductor device according to the ninth embodiment.
  • FIG. 19 is a cross-sectional view showing the structure of the semiconductor device according to the eighth embodiment.
  • FIG. 21 is a plan view showing an example of a planar pattern of the buried p layer of FIG.
  • FIG. 22 is a plan view showing the structure of the semiconductor device according to the tenth embodiment.
  • FIG. 23 is a characteristic diagram showing the relationship between the transient forward voltage and the surge voltage during reverse recovery and the area ratio of the buried p layer in the semiconductor device according to the first embodiment.
  • FIG. 24 is a flowchart showing an outline of a method of manufacturing a semiconductor device according to an eleventh embodiment.
  • FIG. 25 is a flowchart showing an outline of a method of manufacturing a semiconductor device according to a twelfth embodiment.
  • FIG. 26 is a flowchart showing an outline of a method of manufacturing a semiconductor device according to a thirteenth embodiment.
  • FIG. 27 is a flowchart showing an outline of a method of manufacturing a semiconductor device according to a fourteenth embodiment.
  • FIG. 28 is a characteristic diagram showing the impurity concentration distribution on the back surface side of the semiconductor device according to the second embodiment.
  • FIG. 29 is a cross-sectional view showing the structure of a conventional FWD.
  • FIG. 30 is a characteristic diagram showing a current-voltage waveform at the time of forward conduction of the diode.
  • n and p in the layer or region having n or p, it is meant that electrons or holes are majority carriers, respectively.
  • + and-attached to n and p mean that the impurity concentration is higher and the impurity concentration is lower than that of the layer or region to which it is not attached, respectively.
  • FIG. 1 is a cross-sectional view showing the structure of the semiconductor device according to the first embodiment.
  • FIG. 2 is a characteristic diagram showing the impurity concentration distribution along the cutting line AA ′ of FIG.
  • the horizontal axis is the distance from the back surface of the substrate (the interface between the n + cathode layer 4 and the cathode electrode 7) in the substrate depth direction
  • the vertical axis is a cutting line across the region on the back surface side of the substrate in the depth direction.
  • the impurity concentration in AA ′ is shown (the same applies to FIGS. 9 and 13). As shown in FIG.
  • the semiconductor device includes an active region 10 and an edge termination structure portion surrounding the active region 10 on an n ⁇ semiconductor substrate to be an n ⁇ drift region (first semiconductor region) 1. And (edge portion) 11.
  • the active region 10 is a region through which current flows when in the on state.
  • the edge termination structure portion 11 has a function of alleviating the electric field on the front surface side of the substrate and maintaining the withstand voltage.
  • the active region 10 is provided with ap + anode layer (second semiconductor region) 2, and the edge termination structure portion 11 is a field limit which is, for example, a floating p-type region. Tingling (FLR) 8 is provided.
  • the lifetime ⁇ p of minority carriers (holes) in the n ⁇ drift region 1 is controlled to, for example, 10 ⁇ s or less (non-killer), preferably 0.1 ⁇ s or more and 3 ⁇ s or less.
  • the interlayer insulating film 9 covers the front surface of the n ⁇ semiconductor substrate in the edge termination structure portion 11.
  • the inner peripheral end of interlayer insulating film 9 extends onto the surface of p + anode layer 2.
  • An anode electrode (first electrode) 3 is provided on the surface of the p + anode layer 2. The end of the anode electrode 3 extends on the interlayer insulating film 9.
  • An n + cathode layer (third semiconductor region) 4 is provided on the surface layer on the back surface of the n ⁇ semiconductor substrate from the active region 10 to the edge termination structure 11.
  • a cathode electrode (second electrode) 7 is provided on the entire back surface of the n ⁇ semiconductor substrate, that is, the entire surface of the n + cathode layer 4.
  • An n buffer layer (fifth semiconductor region) 5 is provided from the active region 10 to the edge termination structure 11 on the n + cathode layer 4 side inside the n ⁇ drift region 1.
  • the n buffer layer 5 has a function of suppressing a depletion layer extending from the pn junction between the p + anode layer 2 and the n ⁇ drift region 1 not to reach the n + cathode layer 4 at the off time. may be in contact with the n + cathode layer 4 have a function, it may be separated from the n + cathode layer 4.
  • a floating buried p layer (fourth semiconductor region) 6 is provided on the n + cathode layer 4 side in the n ⁇ drift region 1 at a position deeper than the n + cathode layer 4 from the back surface of the substrate.
  • the buried p layer 6 is uniformly provided in a predetermined range of the active region 10 in contact with the n + cathode layer 4.
  • the buried p layer 6 is provided in the surface layer on the n + cathode layer 4 side inside the n buffer layer 5.
  • the impurity concentration of the buried p layer 6 is higher than the impurity concentration of the n buffer layer 5 and lower than the impurity concentration of the n + cathode layer 4.
  • the impurity concentration of the buried p layer 6 is, for example, about 1 ⁇ 10 16 / cm 3 or more and 1 ⁇ 10 19 / cm 3 or less, and more preferably 1 ⁇ 10 17 / cm 3 or more 1 ⁇ 10 3 It is preferable that it is about 18 / cm 3 or less.
  • the end 6 a of the buried p layer 6 is located inside (the active region 10 side) of the side surface 1 a of the n ⁇ semiconductor substrate. That is, the end 6 a of the buried p layer 6 does not reach the side surface 1 a (chip side surface) of the n ⁇ semiconductor substrate.
  • snapback does not occur (snapback voltage 0 0 V), and the current-voltage waveform (I-V) Waveform) can be prevented.
  • the jump of the IV waveform will be described later.
  • the end 6 a of the buried p layer 6 is located inside the end of the n + cathode layer 4. Thereby, the buried p layer 6 can be prevented from coming into contact with the cathode electrode 7 to cause a short circuit.
  • the edge termination structure is more than in the case where the buried p layer 6 is provided over the entire active region 10 and the edge termination structure 11
  • the avalanche breakdown voltage (voltage at which avalanche breakdown occurs) of the portion 11 can be made higher than the avalanche breakdown voltage of the active region 10. The reason is as follows. In the active region 10, when reverse voltage is applied, holes are generated due to the avalanche breakdown at the pn junction between the buried p layer 6 and the n + cathode layer 4 and the p + anode layer passes through the n ⁇ drift region 1 The hole current flows to 2.
  • This hole current becomes a base current in a parasitic pnp transistor consisting of p + anode layer 2-n - drift region 1-embedded p layer 6, and the parasitic pnp transistor operates to lower the avalanche breakdown voltage of active region 10. .
  • the avalanche breakdown voltage of the edge termination structure 11 can be obtained as follows. For example, in known device simulation, an edge termination structure is connected to the active region of a simple pin (p-intrinsic-n) structure consisting of p + anode layer, n ⁇ drift region, n + cathode layer Calculate breakdown voltage by configuration. The calculated value may be taken as the avalanche breakdown voltage of the edge termination structure 11. As described above, the avalanche breakdown voltage of the active region 10 can be made lower than the avalanche breakdown voltage of the edge termination structure portion 11, so that the avalanche current can flow through the entire active region 10. Therefore, concentration of current in the edge termination structure 11 can be suppressed.
  • the buried p layer 6 is not provided over the entire area of the active region 10 and the edge termination structure 11, the amount of electrons injected into the inactive region (such as the edge termination structure 11) is reduced during reverse recovery. be able to. Thereby, current concentration at the outer peripheral portion of the active region 10, that is, the end 3a of the anode contact, which is caused by the carriers spread in the edge termination structure 11 dropping to the anode electrode 3 through the anode contact during reverse recovery, is suppressed. be able to.
  • the end 6a of the buried p layer 6 is inside (the FWD cell by a first length t1 than the end 3a of the anode contact (the junction of the p + anode layer 2 and the anode electrode 3) of the active region 10). It is preferable to be located at the central part side).
  • the FWD cell is a unit region composed of the p + anode layer 2, the n + cathode layer 4, the n buffer layer 5 and the embedded p layer 6.
  • the first length t1 at which the end 6a of the buried p layer 6 is located inside the end 3a of the anode contact may be equal to or less than the minority carrier diffusion length L h (t1 ⁇ L h ).
  • the reason is that, in the ON state, the provision of the buried p-layer 6 allows the minority carriers injected from the cathode side into the n - drift region 1 to reach the end 3a of the anode contact, This is to prevent the effect obtained by providing the buried p layer 6 from being reduced.
  • the diffusion length L h of the minority carrier is expressed by the following equation (1).
  • ⁇ h be the lifetime of the minority carrier
  • D h be the diffusion coefficient of the minority carrier.
  • the diffusion coefficient D h of the minority carriers is expressed by the following equation (2).
  • equation (2) the electric elementary charge and q, Boltzmann's constant and K, absolute temperature is T, the mobility of the minority carriers and mu h.
  • the diffusion coefficient D h of minority carriers is 1.56 ⁇ 10 ⁇ 3 cm 2 / s
  • the mobility ⁇ h of minority carriers is 0.06 cm 2 / Vs
  • the minority carrier lifetime ⁇ h 0.1 ⁇ s in the n ⁇ drift region 1
  • the minority carrier diffusion length L h is 12.49 ⁇ m.
  • FIG. 3 is a flowchart showing an outline of a method of manufacturing a semiconductor device according to the first embodiment.
  • a front surface element structure such as the p + anode layer 2 or the FLR 8 is formed on the front surface side of the n ⁇ semiconductor substrate to be the n ⁇ drift region 1 (step S1).
  • a resist mask in which formation regions of the p + anode layer 2 and the FLR 8 are opened is formed.
  • p-type impurities such as boron (B) are ion-implanted on the front surface of the n ⁇ semiconductor substrate.
  • the implanted p-type impurity is thermally diffused to form the p + anode layer 2 and the FLR 8.
  • an interlayer insulating film 9 is formed on the front surface of the n ⁇ semiconductor substrate.
  • the portion of interlayer insulating film 9 corresponding to active region 10 is removed to form an anode contact hole which exposes p + anode layer 2.
  • a front surface element structure is formed on the front surface side of the n ⁇ semiconductor substrate.
  • the back surface of the n ⁇ semiconductor substrate is ground to reduce the thickness of the n ⁇ semiconductor substrate (step S 2).
  • an n-type impurity such as selenium (Se) is ion-implanted on the entire ground back surface of the n ⁇ semiconductor substrate to form an n buffer layer 5 (step S3).
  • a resist mask in which the formation region of the buried p layer 6 is opened is formed on the back surface of the n ⁇ semiconductor substrate.
  • the resist mask covers, for example, the edge termination structure 11 and the portion of the active region 10 up to the inside by the first length t1 of the end of the anode contact hole.
  • ions of a p-type impurity such as boron are implanted into the back surface of the n ⁇ semiconductor substrate to form a buried p layer 6 inside the active region 10 (step S4).
  • the p-type impurity concentration on the back surface of the n ⁇ semiconductor substrate by ion implantation in step S5 described later is preferably, for example, 1 ⁇ 10 15 / cm 3 or less.
  • the surface layer on the back surface of the n ⁇ semiconductor substrate after ion implantation in step S5 preferably has an impurity concentration distribution close to that of the n-type region.
  • n-type impurities such as phosphorus (P) are ion implanted into the entire back surface of the n ⁇ semiconductor substrate to form an n + cathode layer 4 at a position shallower than the buried p layer 6 (Step S5).
  • the impurities implanted by the ion implantation in steps S3 to S5 are thermally diffused collectively by heat treatment such as furnace annealing (step S6).
  • the number of steps can be reduced and the cost can be reduced by simultaneously thermally diffusing the impurities implanted in the ion implantation in steps S3 to S5.
  • the implanted impurities may be thermally diffused each time the ion implantation in steps S3 to S5 is performed.
  • the order of ion implantation in steps S3 to S5 can be changed variously.
  • the anode electrode (front surface electrode) 3 is formed on the front surface of the n ⁇ semiconductor substrate so as to be embedded in the anode contact hole, and is patterned into a predetermined pattern (step S7).
  • a passivation protective film (not shown) is formed on the front surface of the n ⁇ semiconductor substrate and patterned into a predetermined pattern (step S 8).
  • the n ⁇ semiconductor substrate is irradiated with, for example, an electron beam to control the carrier lifetime of the n ⁇ drift region 1 (step S 9).
  • the cathode electrode 7 is formed on the back surface of the n ⁇ semiconductor substrate (step S10), whereby the FWD shown in FIG. 1 is completed.
  • FIG. 4 is an explanatory view showing the operation at the time of forward voltage application of the semiconductor device of the comparative example.
  • FIG. 5 is an explanatory diagram of the operation of the semiconductor device according to the first embodiment when a forward voltage is applied.
  • FIG. 4 shows an FWD (hereinafter, referred to as a comparative example) in which the end portion 126a of the buried p layer 126 reaches the side surface 121a of the n ⁇ semiconductor substrate.
  • FIG. 5 shows the FWD according to the first embodiment shown in FIG.
  • the edge termination structure portion 11 is shown shortened, and the n buffer layer 5 is omitted.
  • n - the side surfaces 121a of the semiconductor substrate has a rough surface due to irregularities caused at the time of dicing, n - leakage current is easily flows from the semiconductor substrate side 121a. Therefore, holes injected from the p + anode layer 122 to the n ⁇ drift region 121 at the time of forward voltage application escape through the buried p layer 126-1 to the cathode electrode 127 of the side surface 121 a of the n ⁇ semiconductor substrate (The path shown by the dotted arrow) does not reach the n + cathode layer 124.
  • the buried p layer 126-1 and the cathode electrode 127 are substantially in the same state as short circuited. Therefore, electrons are not injected from the n + cathode layer 124 into the n ⁇ drift region 121, and the FWD is not turned on.
  • FIG. 4A shows, as a first comparative example, a case where the back surface of the chip is soldered to, for example, a DCB (Direct Copper Bond) substrate.
  • the solder layer 128 on the back surface of the chip protrudes to the chip side surface (side surface 121a of the n - semiconductor substrate), and this solder layer 128 causes the end of the buried p layer 126-1.
  • the portion 126a is short-circuited with the cathode electrode 127 (portion indicated by reference numeral 120).
  • the n - semiconductor substrate is incorporated into the power module when soldered to DCB substrate, n - solder layer 128 is melted at the back surface of the semiconductor substrate from the backside the n - shows a like state of contact protrudes to the side surface 121a of the semiconductor substrate.
  • the junction interface depth of the n + cathode layer 124 on the back surface of the n ⁇ semiconductor substrate and the buried p layer 126-1 is about 1 ⁇ m to 3 ⁇ m from the back surface of the n ⁇ semiconductor substrate. Therefore, a solder layer 128 having at least 300 ⁇ m thick n - if caught side 121a of the semiconductor substrate, such n as described above - the p layer 126-1 and the cathode electrode 127 buried in the semiconductor substrate side 121a A short circuit can easily occur.
  • the first comparative example has an undesirable period in which there is a non-operational period (jumping of the IV waveform) after application of the forward voltage, and the operation starts after the period has elapsed.
  • FIG. 30 shows an IV waveform at the time of forward conduction of the diode.
  • FIG. 30 is a characteristic diagram showing a current-voltage waveform at the time of forward conduction of the diode.
  • a normal waveform hereinafter referred to as a normal waveform 21 21, as indicated by a thick solid line, the current increases according to the forward voltage drop.
  • the smallest I-V waveform 22 shown by the fine dotted line and which is the smallest jump 22a corresponds to the first comparative example of FIG.
  • the IV waveform 22 corresponds to the second comparative example of FIG. 4 (b).
  • reference numeral 122 denotes ap + anode layer
  • reference numeral 123 denotes an anode electrode.
  • the end 6a of the buried p layer 6 does not reach the side face 1a of the n - semiconductor substrate, and the buried p layer 6 is in a floating state .
  • the resistance R10 between the end 6a of the buried p layer 6 and the side face 1a of the n - semiconductor substrate is determined by the impurity concentration of the high resistance n - drift region 1, and the buried p layers 126-1 and 126- It is larger than the resistances R11, 12 of the first and second comparative examples determined by the impurity concentration of 2.
  • the voltage drop (avalanche breakdown) can be uniformly generated on the back surface of the substrate at the time of reverse recovery, and It is possible to prevent the V waveform from jumping. This makes it possible to make software recovery and avoid the problem due to EMI noise.
  • the first embodiment by providing the buried p layer uniformly, alignment accuracy on the back surface of the substrate is not required compared to the conventional structure in which a plurality of buried p layers are provided at predetermined intervals. Therefore, the embedded p-layer can be formed with high dimensional accuracy in a small number of steps. In addition, since a special facility for improving alignment accuracy is not required, a semiconductor device can be provided at low cost.
  • the breakdown voltage of the active region is lower than the breakdown voltage of the non-active region. Electric field concentration at the end of the active region can be suppressed.
  • the reason is as follows.
  • the pn junction between the buried p layer on the back surface of the substrate and the n cathode layer (hereinafter referred to as pn junction J1) is also reverse biased. Since the impurity concentration of these two layers is higher by two or more orders of magnitude than the impurity concentration of the semiconductor substrate, avalanche breakdown occurs easily even if the voltage shared by the pn junction J1 is 100 V or less.
  • pn junction J2 When the pn junction J1 causes an avalanche breakdown, holes are injected from the pn junction J1 in which the buried p layer is formed. This hole drifts the depletion layer towards the p + anode layer. As a result, this hole increases the gradient of the electric field strength even in the vicinity of the pn junction (hereinafter referred to as pn junction J2) between the p + anode layer and the n drift layer. That is, due to the increase of excess positive charge due to holes, the gradient of the electric field strength according to the Poisson's equation is increased in the vicinity of the pn junction J2. That is, the effective impurity concentration of the semiconductor substrate is increased.
  • the maximum electric field strength of the pn junction J2 is further enhanced to reach the critical electric field strength, and an avalanche breakdown occurs.
  • the dynamic breakdown voltage is reduced in the active region. Since the enhancement effect of the maximum electric field strength of the pn junction J2 occurs only in the active region in which the buried p layer is formed, a dynamic breakdown voltage does not occur in the non-active region. This is the reason for the dynamic breakdown of the active region and the non-active region.
  • Dynamic breakdown voltage decreases, since the occurring only in the area of forming the buried p-layer, by forming the buried p layer to the chip inside than p + anode layer, the reverse recovery current will not flow at the ends of the p + anode layer . As a result, current concentration at the end of the p + anode layer is suppressed, and device breakdown due to the maximum voltage applied at the time of reverse recovery and the current change rate di / dt can be prevented.
  • FIG. 6 is a flowchart showing an outline of a method of manufacturing a semiconductor device according to the second embodiment.
  • the n + cathode layer 4 was formed after lifetime control by electron beam irradiation, n by laser annealing + The point is to activate the cathode layer 4.
  • steps S11 to S14 steps from the formation of the front surface element structure to the formation of the buried p layer 6 are performed (steps S11 to S14).
  • the ion implantation for forming the n buffer layer 5 and the impurity implanted by the ion implantation for forming the buried p layer 6 are Thermal diffusion is performed by heat treatment such as furnace annealing (step S15).
  • steps from formation of the anode 3 to lifetime control are performed (steps S16 to S18).
  • the n + cathode layer 4 is formed on the entire back surface of the n ⁇ semiconductor substrate (step S19).
  • the method of forming the n + cathode layer 4 is the same as that of the first embodiment.
  • the rear surface side of the n ⁇ semiconductor substrate is subjected to laser annealing to activate the n + cathode layer 4 (step S20).
  • the cathode electrode 7 is formed on the back surface of the n ⁇ semiconductor substrate (step S21), whereby the FWD shown in FIG. 1 is completed.
  • FIG. 7 is a flowchart showing an outline of a method of manufacturing a semiconductor device according to the third embodiment.
  • the difference from the manufacturing method of the semiconductor device according the method of manufacturing a semiconductor device according to the third embodiment is the second embodiment, n - and grinding the back surface of the semiconductor substrate the n - prior to reduce the thickness of the semiconductor substrate , N ⁇ semiconductor substrate, on the surface of which the anode electrode 3 is formed.
  • n - a drift region 1 n - after the formation of the front surface element structure on the front surface side of the semiconductor substrate (step S31), and form the anode electrode 3 (step S32) .
  • the method of forming the front surface element structure and the method of forming the anode electrode 3 are the same as in the first embodiment.
  • steps from grinding the back surface of the n ⁇ semiconductor substrate to heat treatment are performed (steps S33 to S36).
  • steps from the formation of the passivation protective film to the formation of the cathode electrode 7 are performed (steps S37 to S41), whereby the FWD shown in FIG. 1 is completed.
  • FIG. 8 is a cross-sectional view showing the structure of the semiconductor device according to the fourth embodiment.
  • FIG. 9 is a characteristic diagram showing the impurity concentration distribution along the line BB ′ in FIG.
  • the semiconductor device according to the fourth embodiment differs from the semiconductor device according to the first embodiment in that a plurality of n buffer layers 15 having different depths from the back surface of the substrate are formed by multistage irradiation of protons from the back surface of the substrate. It is a point provided. For example, if the n buffer layer 15 is formed by three stages irradiation of protons, n - a drift region 1 n - n buffer layer 15a in the deepest position from the back surface of the semiconductor substrate is placed.
  • the n buffer layer 15b is disposed apart from the n buffer layer 15a at a position shallower than the n buffer layer 15a from the back surface of the n ⁇ semiconductor substrate.
  • an n buffer layer 15 c is disposed apart from the n buffer layer 15 b at a position shallower than the n buffer layer 15 b from the back surface of the n ⁇ semiconductor substrate. That is, the n ⁇ drift region 1 is disposed between the n buffer layers 15a to 15c.
  • n buffer layer 15c is disposed at a position deeper than the n + cathode layer 4, between the n buffer layer 15c and the n + cathode layer 4, p layer 6 buried in the active region 10 is disposed.
  • the n buffer layer 15 c may be in contact with the buried p layer 6 or may be separated from the buried p layer 6.
  • FIG. 10 is a flowchart showing an outline of a method of manufacturing a semiconductor device according to the fourth embodiment.
  • the front surface element structure is formed on the front surface side of the n ⁇ semiconductor substrate to be the n ⁇ drift region 1 (step S 51), and then the anode electrode 3 is formed (step S 52).
  • the method of forming the front surface element structure and the method of forming the anode electrode 3 are the same as in the first embodiment.
  • the back surface of the n ⁇ semiconductor substrate is ground to reduce the thickness of the n ⁇ semiconductor substrate (step S53).
  • n + cathode layer 4 is formed at a position deeper than the n + cathode layer 4 and shallower than the n buffer layer 15 c from the back surface of the substrate.
  • the method of forming the n + cathode layer 4 and the method of forming the buried p layer 6 are the same as in the first embodiment.
  • step S 57 the protons and the impurities implanted in the above steps S 54 to S 56 are collectively activated and thermally diffused by heat treatment.
  • step S 57 a passivation protective film is formed on the front surface of the n ⁇ semiconductor substrate (step S 58), and the carrier lifetime of the n ⁇ drift region 1 is controlled (step S 59).
  • the method of forming the passivation protective film and the method of controlling the lifetime are the same as in the first embodiment.
  • the rear surface side of the n ⁇ semiconductor substrate is subjected to laser annealing to activate the n + cathode layer 4 (step S60). Thereafter, the cathode electrode 7 is formed on the back surface of the n ⁇ semiconductor substrate (step S 61), whereby the FWD shown in FIG. 8 is completed.
  • FIG. 11 is a cross-sectional view showing the structure of the semiconductor device according to the fifth embodiment.
  • the impurity concentration distribution along the cutting line AA 'in FIG. 11 is the same as the impurity concentration distribution shown in FIG.
  • the semiconductor device according to the fifth embodiment is different from the semiconductor device according to the first embodiment in that the end 14 a of the n + cathode layer 14 is inside the side surface 1 a of the n ⁇ semiconductor substrate (central part of FWD cell) It is a point to be located in That is, in the fifth embodiment, the n + cathode layer 14 is not provided on the back surface of the substrate in the edge termination structure portion 11, and a Schottky junction between the cathode electrode 7 and the n buffer layer 5 is formed. .
  • the end 6a of the buried p layer 6 may be located inside the end 14a of the n + cathode layer 14 by a second length t2. Thereby, the buried p layer 6 can be prevented from contacting the cathode electrode 7 on the back surface of the substrate due to the alignment accuracy error.
  • the second length t2 is preferably a length obtained by taking a margin of alignment accuracy (for example, a margin about twice the alignment accuracy), and for example, may be about 1 ⁇ m to 10 ⁇ m.
  • the second length t2 at which the end 14a of the n + cathode layer 14 is located outside the end 6a of the buried p layer 6 may be, for example, about 1 ⁇ m to 10 ⁇ m.
  • a resist mask having an opening for forming the n + cathode layer 14 on the back surface of the n ⁇ semiconductor substrate in step S5 of the method of manufacturing the semiconductor device according to the first embodiment is used.
  • the n + cathode layer 14 may be formed in the active region 10 using the resist mask as a mask.
  • the steps other than the method of forming n + cathode layer 14 in the method of manufacturing a semiconductor device according to the fifth embodiment are the same as the method of manufacturing the semiconductor device according to the first embodiment.
  • the same effect as that of the first to fourth embodiments can be obtained.
  • the edge termination structure without providing the n + cathode layer to the edge termination structure, by forming a Schottky junction with the n + cathode layer and the cathode electrode, the edge termination structure when forward voltage is applied In the portion, injection of carriers (electrons) from the cathode side is further suppressed. This can prevent carriers from being accumulated in the edge termination structure, thereby preventing current concentration at the end of the anode contact during reverse recovery. Therefore, the reverse recovery tolerance can be improved.
  • FIG. 12 is a cross-sectional view showing the structure of the semiconductor device according to the sixth embodiment.
  • FIG. 13 is a characteristic diagram showing the impurity concentration distribution along the section line CC ′ of FIG.
  • the impurity concentration distribution along the cutting line AA 'in FIG. 12 is the same as the impurity concentration distribution shown in FIG.
  • the semiconductor device according to the sixth embodiment differs from the semiconductor device according to the fifth embodiment in the p ⁇ region (sixth semiconductor region) 16 in contact with the cathode electrode 7 inside the n buffer layer 5 in the edge termination structure 11. By providing a Schottky junction between the p ⁇ region 16 and the cathode electrode 7.
  • the outer peripheral end 16 a of the p ⁇ region 16 extends to the side surface 1 a of the n ⁇ semiconductor substrate.
  • the impurity concentration of the p ⁇ region 16 may be equal to the impurity concentration of the buried p layer 6.
  • the end 6a of the buried p layer 6 and the inner circumferential end 16b of the p - region 16 are separated by a third length t3.
  • the third length t 3 between the end 6 a of the buried p layer 6 and the inner circumferential end 16 b of the p ⁇ region 16 is pn between the n buffer layer 5 and the buried p layer 6. or width Xn built depletion of the junction, that are separated by less than the diffusion length L h of the minority carriers preferred.
  • the reason why the third length t3 is equal to or less than the minority carrier diffusion length L h is to prevent the effect obtained by providing the p - region 16 from being reduced.
  • the reason why the third length t3 is set to be equal to or more than the width Xn of the built-in depletion layer of the pn junction between the n buffer layer 5 and the buried p layer 6 is as follows.
  • a depletion layer (built-in depletion layer) is formed in the n buffer layer 5 in the pn junction between the n buffer layer 5 and the buried p layer 6 in the thermal equilibrium state in which no forward voltage is applied.
  • the width Xn of the built-in depletion layer of the pn junction between the n buffer layer 5 and the buried p layer 6 is expressed by the following equation (3).
  • the built-in voltage ⁇ b of the pn junction between the n buffer layer 5 and the buried p layer 6 is expressed by the following equation (4).
  • the donor concentration of the n buffer layer 5 is N D
  • the acceptor concentration of the buried p layer 6 is N A
  • the charge amount is q
  • the Boltzmann constant is K
  • the temperature is T
  • the intrinsic carrier concentration when the absolute temperature T 300 K
  • n i the vacuum dielectric constant
  • ⁇ s the relative dielectric constant of silicon is ⁇ s .
  • the donor concentration N D of the n buffer layer 5 is 1.00 ⁇ 10 21 / cm 3
  • the acceptor concentration N A of the embedded p layer 6 is 1.00 ⁇ 10 23 / cm 3
  • the intrinsic a carrier concentration n i 1.50 ⁇ 10 16 / cm 3
  • the relative dielectric constant ⁇ s of silicon is 1.17 ⁇ 10 F / cm
  • the charge amount q is 1.60 ⁇ 10 19 C.
  • the built-in voltage b b of the pn junction between the n buffer layer 5 and the buried p layer 6 is 6.87 ⁇ 10 ⁇ 1 V according to the equation (4). Further, according to the equation (3), the width Xn of the built-in depletion layer of the pn junction between the n buffer layer 5 and the buried p layer 6 is 0.945 ⁇ m.
  • the method of manufacturing a semiconductor device according to the sixth embodiment is a method of manufacturing a semiconductor device according to the first embodiment, after formation of the buried p-layer 6 (step S4), and in step S5, n - n on the back surface of the semiconductor substrate A resist mask in which the formation region of the + cathode layer 14 is opened is formed, and the n + cathode layer 14 is formed in the active region 10 using the resist mask as a mask.
  • a resist mask is formed in which the formation region of the p ⁇ region 16 is opened, and edge termination is performed using this resist mask as a mask
  • the p ⁇ region 16 is formed in the structure portion 11.
  • the impurities implanted by ion implantation may be activated collectively.
  • the steps other than the method of forming n + cathode layer 14 and p ⁇ region 16 in the method of manufacturing a semiconductor device according to the sixth embodiment are the same as the method of manufacturing the semiconductor device according to the first embodiment.
  • the same effect as the first to fifth embodiments can be obtained. Further, according to the sixth embodiment, the same effect as that of the fifth embodiment can be obtained by forming a junction between the p ⁇ region and the cathode electrode without providing the n + cathode layer in the edge termination structure. Can.
  • FIG. 14 is a cross-sectional view showing the structure of the semiconductor device according to the seventh embodiment.
  • 15 to 17 are plan views showing an example of a planar pattern of the buried p layer of the semiconductor device according to the seventh embodiment. 15 to 17 show the positions of the end 3a of the anode contact projected from the front surface side of the n + cathode layer 4 on the back surface of the substrate by dotted lines (the same applies to FIGS. 21 and 22).
  • the semiconductor device according to the seventh embodiment is different from the semiconductor device according to the first embodiment in that the buried p layer 26 is selectively provided to the surface area A10 of the portion inside the end 3a of the anode contact.
  • the area ratio of the occupied area A11 of the surface area of the buried p layer 26 to the surface area A10 of the portion inside the end 3a of the anode contact may be 90% or more and 98% or less, preferably 92% or more and 96% It is good to be the following. Thereby, both low transient V F (on voltage) and soft recovery characteristics can be achieved.
  • the surface area A10 of the portion inside the end 3a of the anode contact is the surface area of the active region 10.
  • the occupied area A11 of the surface area of the buried p layer 26 is the total surface area of the buried p layer 26.
  • the end 26 a of the pattern of the buried p layer 26 closest to the edge termination structure 11 is the inner side of the end 3 a of the anode contact by the first length t 1 (central side of FWD cell It is preferred to be located in).
  • the first length t1 is preferably, for example, about 50 ⁇ m corresponding to the diffusion length L h of minority carriers.
  • the planar pattern of the buried p layer 26 is, for example, a stripe, a substantially rectangular shape, or a matrix in which dots are regularly arranged at predetermined intervals (that is, a shape in which the buried p layer 26 is opened in a lattice): FIG.
  • Various changes can be made according to design conditions, such as a shape (FIG. 16) in which the layers 26 are regularly opened at predetermined intervals in a substantially rectangular shape or a substantially dot matrix (FIG. 16), and a mosaic shape in which arbitrary shapes are arbitrarily arranged.
  • the planar pattern of the buried p layer 26 is, for example, the same planar shape as that of the first embodiment, that is, one substantially rectangular buried p layer 26 is uniformly formed over the entire central area of the active region 10.
  • the area without the embedded p layer 26 may be provided in a substantially rectangular frame shape around the embedded p layer 26.
  • the width of the region without the buried p layer 26 around the buried p layer 26 may be set to the first length t1 which can realize the above area ratio.
  • FIG. 18 is a characteristic diagram showing a voltage waveform of FWD. As shown in FIG.
  • the transient voltage V F is large, it leads to an electrical loss during operation of an inverter or the like and an increase in element temperature due to it, so it is desirable that the transient voltage V F be small. Therefore, when the buried p-layer 26 is formed, a part of the buried p-layer 26 is removed to form an opening (opening). Thereby, at the time of forward bias, electrons are injected from the n + cathode layer 4 into the n ⁇ drift region 1 through the opening without being blocked by the buried p layer 26. That is, the opening of the buried p layer 26 is a path of electrons injected from the n + cathode layer 4 to the n ⁇ drift region 1.
  • the planar shape of the opening of the buried p-layer 26 is, for example, a grid of width t4 formed by leaving a substantially rectangular shape of the fourth length (width) L1 in a matrix as shown in FIG.
  • it may be in the form of a matrix in which dots of diameter t5 are regularly arranged at intervals of the fourth length L1, for example.
  • the opening of the embedded p-layer 26 may have a substantially rectangular frame shape surrounding the periphery of the buried p layer 26. That is, it is equivalent to forming an opening through which electrons injected from n + cathode layer 4 to n ⁇ drift region 1 pass, not inside buried p layer 26 but around buried p layer 26. .
  • the width (ie, the first length t1) of the opening of the buried p-layer 26 may be wider than the diffusion length L h of minority carriers or 50 ⁇ m.
  • the opening in the buried p layer 26 By forming the opening in the buried p layer 26 in this manner, the injection of electrons from the n + cathode layer 4 to the n ⁇ drift region 1 to the surface area A10 of the portion inside the end 3a of the anode contact is inhibited.
  • the inner side than end 3 a of the anode contact If the total surface area ratio of the embedded p layer 26 is 50% or more with respect to the surface area A10 of the part of (4), the soft recovery effect at the time of reverse recovery is sufficiently obtained.
  • the distance between the position when the end 3a of the anode contact is projected to the back surface of the substrate and the end 26a of the buried p layer 26 (that is, the first length t1) is the occupied area A11 of the surface area of the buried p layer 26.
  • the length may be 50% or more, for example, 2000 ⁇ m or less.
  • the length (fourth length) L1 in the direction parallel to the back surface of the buried p layer 26 can be calculated, for example, as follows although it depends on the impurity concentration of the buried p layer 26. is there. Current density J, charge amount q, hole mobility ⁇ , thickness d of buried p layer 26, impurity concentration Np of buried p layer 26, pn junction between buried p layer 26 and n + cathode layer 4 When the built-in potential Vbi is used, the length L1 in the direction parallel to the back surface of the substrate of the buried p layer 26 satisfies the following equation (5).
  • the length L1 in the direction horizontal to the substrate back surface of the buried p layer 26 is about 250 ⁇ m from the above equation (5). Therefore, if the length L1 of the buried p layer 26 in the direction horizontal to the back surface of the substrate is 250 ⁇ m or more, the transient V F can be reduced. Therefore, the length L1 in the direction parallel to the back surface of the substrate of the buried p layer 26 may satisfy the following equation (6).
  • the difference between the method of manufacturing a semiconductor device according to the seventh embodiment and the method of manufacturing a semiconductor device according to the first embodiment is that the planar surface of the buried p layer 26 is formed as an ion implantation mask when the buried p layer 26 is formed.
  • the point is to use a mask on which a pattern is formed.
  • the steps from the formation of the front surface element structure to the n buffer layer 5 are performed as in steps S1 to S3 of the first embodiment.
  • the n + cathode layer 4 is formed on the back surface of the n ⁇ semiconductor substrate.
  • the method of forming the n + cathode layer 4 is the same as that of the first embodiment.
  • a resist mask having an opening for forming the buried p layer 26 is formed on the back surface of the n ⁇ semiconductor substrate by photolithography.
  • the resist mask covers, for example, the edge termination structure 11 and the portion of the active region 10 up to the inside by the first length t1 of the end of the anode contact hole.
  • a pattern of the buried p layer 26 is formed on the inner side of the end of the anode contact hole.
  • ions of a p-type impurity such as boron are implanted into the back surface of the n ⁇ semiconductor substrate to form a buried p-layer 26.
  • n + cathode layer 4 The order of forming the n + cathode layer 4, the n buffer layer 5 and the embedded p layer 26 can be changed variously, and the n buffer layer 5, the embedded p layer 26 and the n + cathode layer 4 can be changed similarly to the first embodiment. You may form in order.
  • step S6 of the first embodiment the impurities implanted by ion implantation are thermally diffused together. Instead of the batch heat treatment, the implanted impurity may be thermally diffused each time the impurity is implanted by ion implantation.
  • steps S7 to S10 of the first embodiment the steps from the formation of the anode electrode 3 to the formation of the cathode electrode 7 are performed to complete the FWD shown in FIG.
  • the same effect as that of the first to sixth embodiments can be obtained.
  • soft recovery is achieved by optimizing the area ratio of the buried p layer by providing the buried p layer 26 at a predetermined area ratio inside the end 3 a of the anode contact.
  • a semiconductor device with low transient V F can be provided.
  • the conductivity modulation of the pnpn structure portion is slow, a large transient on voltage is generated when the FWD is turned on. This not only increases the switching loss of the FWD, but also increases the surge voltage at turn-off of the IGBT of the opposing arm, but according to the present invention, both soft recovery and low transient V F are achieved. No problem occurs in the structure of the above-mentioned Patent Document 1.
  • FIG. 19 is a cross-sectional view showing the structure of the semiconductor device according to the eighth embodiment.
  • the semiconductor device according to the eighth embodiment differs from the semiconductor device according to the seventh embodiment in that a plurality of n buffer layers 15 having different depths from the back surface of the substrate are formed by multistage irradiation of protons from the back surface of the substrate. It is a point provided.
  • the configuration of the n buffer layer 15 is the same as that of the fourth embodiment.
  • the n buffer layer 15 is formed by three-stage irradiation of protons, the n buffer layer 15 is formed by arranging n buffer layers 15a to 15c in order from the back side of the n ⁇ semiconductor substrate to the shallow side.
  • the end portion of the anode contact hole is formed as in the seventh embodiment.
  • an ion implantation mask may be used in which the planar pattern of the buried p layer 26 is formed in the inner part.
  • the steps other than the step of forming the buried p layer 26 in the method of manufacturing a semiconductor device according to the eighth embodiment are the same as the method of manufacturing the semiconductor device according to the fourth embodiment.
  • FIG. 20 is a cross-sectional view showing the structure of the semiconductor device according to the ninth embodiment.
  • FIG. 21 is a plan view showing an example of a planar pattern of the buried p layer of FIG.
  • FIG. 21 shows an example in which buried p layers (hereinafter referred to as first and second buried p layers) 26 and 36 are arranged in a matrix form regularly arranged at predetermined intervals.
  • the semiconductor device according to the ninth embodiment differs from the semiconductor device according to the seventh embodiment in that the second embedded p-layer 36 is selectively provided in the edge termination structure portion 11 and outside the end 3 a of the anode contact.
  • the area ratio of the surface area A21 of the surface area of the second embedded p layer 36 of the edge termination structure 11 to the surface area A20 of the portion outside the end 3a of the anode contact is the end 3a of the anode contact
  • the area ratio of the surface area A11 of the surface area of the first embedded p-layer 26 to the surface area A10 of the inner portion is larger than the surface area A10.
  • the second end of the anode contact is straddled from the vicinity of the boundary between the end 3 a (active region 10) of the rectangular anode contact and the edge termination structure 11 to the edge termination structure 11.
  • An embedded p layer 36 is disposed.
  • the second buried p-layer 36 has a wider width t6 of the opening and a shorter length L2 in the horizontal direction to the rear surface of the substrate than the first buried p-layer 26 inside the end 3a of the anode contact (t6> t4, and L2 ⁇ L1).
  • the configuration of the first embedded p-layer 26 is, for example, the same as that of the seventh embodiment.
  • FIG. 22 is a plan view showing the structure of the semiconductor device according to the tenth embodiment.
  • FIG. 22 shows an example of a planar pattern of the buried p layer.
  • the semiconductor device according to the tenth embodiment differs from the semiconductor device according to the first embodiment in the end 3a of the anode contact and the edge termination structure at the four corners of the end 3a of the rectangular anode contact, respectively.
  • the second embedded p-layer 46 is disposed so as to straddle the vicinity of the boundary with the portion 11.
  • the second buried p-layer 46 is in contact with the buried p-layer (hereinafter referred to as the first buried p-layer) 6 inside the end 3 a of the anode contact.
  • the conductivity modulation at the time of forward bias is the same as that of the anode contact. It becomes difficult to occur at the corner of the end 3a. Holes injected from the p + anode layer 2 to the n ⁇ drift region 1 at the time of dynamic avalanche flow to the contact surface of the anode electrode 3 surrounded by the end 3 a of the anode contact according to the electrostatic potential. On the other hand, the amount of carriers accumulated in the edge termination structure 11 is small at the corner of the end 3a of the anode contact. Therefore, current concentration on the corners of the end 3a of the anode contact during forward conduction is alleviated, and as a result, current concentration on the corners of the end 3a of the anode contact during reverse recovery can also be mitigated.
  • FIG. 23 is a characteristic diagram showing the relationship between the transient forward voltage and the surge voltage during reverse recovery and the area ratio of the buried p layer in the semiconductor device according to the first embodiment.
  • FWD (it is considered as example 1 hereafter) which changed area ratio of a buried p layer variously is produced, and transient V F (on voltage) and reverse recovery are made.
  • the result of measuring the surge voltage at the same time is shown in FIG.
  • the breakdown voltage is 1200 V
  • the rated current is 100 A
  • the power supply voltage Vcc is 900 V
  • the junction (pn junction) temperature Tj is room temperature (for example, 25 ° C.).
  • the transient on voltage transient forward voltage
  • the occupied area A11 of the surface area of the buried p layer 26 is high, soft recovery is easy, but the transient on voltage (transient forward voltage) becomes large.
  • the occupied area A11 of the surface area of the buried p layer 26 is low, the transient on-voltage is low, but it is difficult to achieve soft recovery. From the results shown in FIG. 23, the area ratio of the occupied area A11 of the surface area of the buried p layer 26 to the surface area A10 of the portion inside the end 3a of the anode contact is 90% to 98%, desirably 92% to 96%. It was confirmed that the transient V F can be lowered and the soft recovery can be achieved when
  • Transient V F is less than or equal to 100 V, and a case where a surge voltage is less than 1170V, thereby enabling both low transient V F and soft recovery.
  • the reason for setting the transient V F to 100 V or less is that when the voltage exceeds 100 V, the electrical loss during the operation of the inverter increases.
  • the reason for setting the surge voltage to 1170 V or less is to reduce the damage due to the electrical load that the surge voltage gives to the diode.
  • FIG. 24 is a flowchart showing an outline of a method of manufacturing a semiconductor device according to an eleventh embodiment.
  • the semiconductor device manufacturing method according to the eleventh embodiment differs from the semiconductor device manufacturing method according to the fourth embodiment in that each process performed on the back surface side of the substrate after formation of the front surface protective film (hereinafter referred to as “back surface formation” Process)).
  • n - a drift region 1 n - after the formation of the front surface element structure and the anode electrode 3 on the front surface side of the semiconductor substrate (step S71,72), n - semiconductor substrate A passivation protective film is formed on the front surface side of the substrate (step S73).
  • the method of forming the front surface element structure, the method of forming the anode electrode 3 and the method of forming the passivation protective film are the same as in the first embodiment.
  • the back surface of the n ⁇ semiconductor substrate is ground to reduce the thickness of the n ⁇ semiconductor substrate (step S 74).
  • the n buffer layers 15a to 15c having different depths from the rear surface of the substrate are formed by performing proton irradiation three times at different ranges from the rear surface of the n - semiconductor substrate, for example.
  • Step S75 furnace annealing is performed to activate the protons implanted into the n ⁇ semiconductor substrate (step S 76).
  • an n-type impurity such as phosphorus is ion implanted into the entire back surface of the n ⁇ semiconductor substrate to form an n + cathode layer 4 (step S77).
  • a resist mask in which the formation region of the buried p layer 6 is opened is formed on the back surface of the n ⁇ semiconductor substrate.
  • the buried p layer 6 is formed at a position deeper than the n + cathode layer 4 and shallower than the n buffer layer 15c from the back surface of the substrate (step S78).
  • laser annealing is performed on the back surface side of the n ⁇ semiconductor substrate to activate the n + cathode layer 4 (step S 79).
  • an irradiation step and an annealing step are performed to control the carrier lifetime of the n - drift region 1 (steps S80 and S81).
  • steps S80 and S81 are the same as that of the first embodiment. Thereafter, the cathode electrode 7 is formed on the back surface of the n ⁇ semiconductor substrate (step S 82), whereby the FWD shown in FIG. 8 is completed.
  • FIG. 25 is a flowchart showing an outline of a method of manufacturing a semiconductor device according to a twelfth embodiment.
  • the semiconductor device manufacturing method according to the twelfth embodiment differs from the semiconductor device manufacturing method according to the eleventh embodiment in that furnace annealing is performed after laser annealing for activating the n + cathode layer 4 and the buried p layer 6. The point is to activate the n buffer layers 15a to 15c.
  • the steps from the formation of the front surface element structure to the formation of the n buffer layers 15a to 15c are performed (steps S91 to S95). Then, as in Embodiment 11, the formation of the n + cathode layer 4, the step of the n + cathode layer 4 and the buried p-layer 6 to the laser annealing for activating (steps S96 ⁇ S98). Next, the n buffer layers 15a to 15c are activated by furnace annealing (step S99). Thereafter, as in the eleventh embodiment, the steps from lifetime control to formation of the cathode electrode 7 are performed (steps S100 to S102), whereby the FWD shown in FIG. 8 is completed.
  • FIG. 26 is a flowchart showing an outline of a method of manufacturing a semiconductor device according to a thirteenth embodiment.
  • the semiconductor device manufacturing method according to the thirteenth embodiment differs from the semiconductor device manufacturing method according to the eleventh embodiment in that proton irradiation is performed after laser annealing for activating the n + cathode layer 4 and the buried p layer 6.
  • proton irradiation is performed after laser annealing for activating the n + cathode layer 4 and the buried p layer 6.
  • n buffer layers 15a to 15c To form n buffer layers 15a to 15c and then activate the n buffer layers 15a to 15c by furnace annealing,
  • steps from the formation of the front surface element structure to the grinding of the back surface of the n ⁇ semiconductor substrate are performed (steps S111 to S114).
  • steps S111 to S114 the formation of the n + cathode layer 4, the step of the n + cathode layer 4 and the buried p-layer 6 to the laser annealing for activating (steps S115 ⁇ S117).
  • steps S115 ⁇ S117 the formation of the n + cathode layer 4
  • steps S115 ⁇ S117 the formation of the n + cathode layer 4 and the buried p-layer 6 to the laser annealing for activating.
  • n buffer layers 15a to 15c having different depths from the rear surface of the substrate are formed by multistage irradiation of protons from the rear surface of the substrate (step S118).
  • the method of forming the n buffer layers 15a to 15c is the same as that of the fourth embodiment.
  • n buffer layers 15a to 15c are activated by furnace annealing (step S119). Thereafter, as in the eleventh embodiment, the steps from lifetime control to formation of the cathode electrode 7 are performed (steps S120 to S122), whereby the FWD shown in FIG. 8 is completed.
  • FIG. 28 is a characteristic diagram showing the impurity concentration distribution on the back surface side of the semiconductor device according to the second embodiment.
  • FIG. 28 shows the results of measuring the impurity concentrations of the n ⁇ drift region 1 and the n buffer layer 15 by fabricating the FWD (hereinafter referred to as “Example 2”) according to the method of manufacturing a semiconductor device according to the above described thirteenth embodiment. Show.
  • FIG. 2 shows the FWD
  • FIG. 28 shows the impurity concentration (donor concentration) distribution in the depth direction from the back side of the substrate of one stage of the n buffer layer 15a disposed at the deepest position from the back side of the substrate.
  • the start point of the horizontal axis in FIG. 28 is the interface between the n buffer layer 15 a and the portion of the n ⁇ drift region 1 sandwiched between the n buffer layers 15 a and 15 b.
  • FIG. 28 shows a donor concentration distribution in the direction from the back surface side to the front surface side of the n-buffer layer 15a of one stage formed by multistage irradiation of protons.
  • the portion showing a uniform impurity concentration distribution in a portion deeper than the impurity concentration peak of the n buffer layer 15a is a portion of the n ⁇ drift region 1 on the front surface side of the n buffer layer 15a than the substrate.
  • FIG. 28 shows, as a comparison, the impurity concentration distribution at the same depth as in Example 2 of the FWD (hereinafter, referred to as a comparative example) manufactured without performing the laser annealing on the back surface side of the substrate in step S117.
  • the manufacturing method of the comparative example is the same as the manufacturing method of the second embodiment except that the laser annealing in step S117 is not performed.
  • the impurity concentration of the portion of n - drift region 1 sandwiched between n buffer layers 15a and 15b is higher than the impurity concentration peak of n buffer layer 15a. It was confirmed that the concentration is higher than the impurity concentration of the portion (n - drift region 1) showing a uniform impurity concentration distribution in the deep portion.
  • Example 2 with laser annealing
  • n - uniform impurity and the impurity concentration at the interface between the drift region 1 and the n buffer layer 15a the portion deeper than the impurity concentration peak of the n buffer layer 15a
  • the impurity concentration in the portion (n - drift region 1) showing the concentration distribution is approximately equal. That is, it was confirmed that the n buffer layer 15 can be formed without changing the impurity concentration of the n ⁇ drift region 1.
  • the same effect as the first to fourth, 11, 12 can be obtained.
  • FIG. 27 is a flowchart showing an outline of a method of manufacturing a semiconductor device according to a fourteenth embodiment.
  • the semiconductor device manufacturing method according to the fourteenth embodiment differs from the semiconductor device manufacturing method according to the thirteenth embodiment in that the n + cathode layer 4 is formed after the buried p layer 6 is formed.
  • steps from the formation of the front surface element structure to the grinding of the back surface of the n - semiconductor substrate are performed (steps S131 to S134).
  • steps from the formation of the front surface element structure to the grinding of the back surface of the n - semiconductor substrate are performed (steps S131 to S134).
  • steps from the formation of the front surface element structure to the grinding of the back surface of the n - semiconductor substrate are performed (steps S131 to S134).
  • the n + cathode layer 4 is formed (step S136).
  • the method of forming the buried p layer 6 and the method of forming the n + cathode layer 4 are the same as in the thirteenth embodiment.
  • steps from laser annealing for activating the n + cathode layer 4 and the buried p layer 6 to formation of the cathode electrode 7 are performed (steps S137 to S142), The FWD shown in FIG. 8 is completed.
  • the present invention can be variously modified in the above, and in each of the embodiments described above, for example, the dimensions of each part, the impurity concentration, and the like are variously set according to the required specifications and the like.
  • the carrier lifetime is controlled by electron beam irradiation, but this is not limitative, for example, metal such as platinum (Pt) is diffused or electron beam such as proton or helium (He)
  • the carrier lifetime may be controlled by irradiating the semiconductor substrate with particle beams other than the particle beam.
  • the first conductivity type is n-type
  • the second conductivity type is p-type.
  • the present invention similarly applies the first conductivity type to p-type and the second conductivity type to n-type. It holds.
  • the semiconductor device concerning the present invention is useful to the power semiconductor device used for a power converter etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)

Abstract

　ｎ-半導体基板の裏面の表面層には、活性領域（１０）からエッジ終端構造部（１１）にわたって、ｎ+カソード層（４）が設けられている。ｎ+カソード層（４）の表面全体に、カソード電極（７）が設けられている。ｎ-ドリフト領域（１）の内部のｎ+カソード層（４）側には、活性領域（１０）からエッジ終端構造部（１１）にわたってｎバッファ層（５）が設けられている。ｎ-ドリフト領域（１）の内部のｎ+カソード層（４）側には、基板裏面からｎ+カソード層（４）よりも深い位置にフローティングの埋め込みｐ層（６）が設けられている。埋め込みｐ層（６）は、ｎ+カソード層（４）に接する所定範囲に一様に設けられている。埋め込みｐ層（６）の端部（６ａ）は、ｎ-半導体基板の側面（１ａ）よりも内側に位置されている。これにより、ソフトリカバリー化を図ることができるとともに、逆回復耐量の大きい半導体装置を提供することができる。

Description

半導体装置
　この発明は、半導体装置に関する。
　電力変換装置の低消費電力化が進む中で、電力変換装置の中心的な役割を果たすパワーデバイスの低消費電力化に対する期待は大きい。例えば、各種パワーデバイスの中でも伝導度変調効果により低オン電圧化を達成することができ、かつ、電圧駆動のゲート制御により動作制御が容易な絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）の使用が定着している。ＩＧＢＴを用いることにより、高耐圧を確保して大電流を流す回路領域に配置されるパワーデバイスにおいてもスイッチングスピードが飛躍的に向上される。
　しかしながら、スイッチングスピードの高速化に伴い、ＥＭＩ（Ｅｌｅｃｔｒｏ　Ｍａｇｎｅｔｉｃ　Ｉｎｔｅｒｆｅｒｅｎｃｅ）ノイズによる問題が顕在化している。特に、ＩＧＢＴのターンオン時にＥＭＩノイズを許容可能なレベルにまで抑えることが要求されるため、スイッチングスピードの高速化が制限され、スイッチング損失を十分に小さくすることができない。ＥＭＩノイズを低減するには、ＩＧＢＴと組み合わせて使用される還流ダイオード（ＦＷＤ：Ｆｒｅｅ　Ｗｈｅｅｌｉｎｇ　Ｄｉｏｄｅ）のソフトリカバリー化が重要である。
　ＦＷＤのソフトリカバリー化には、アノード側のキャリア密度を低くして逆回復時の逆回復電流を小さくするとともに、キャリアの枯渇による電圧・電流波形の振動を抑制するためにカソード側のキャリア密度を高くすることが必要である。アノード側のキャリア密度を低くし、かつカソード側のキャリア密度を高くした構造として、低注入効率のアノード構造や、局所的にショットキーダイオードを配置する構造、局所的なライフタイム制御によりキャリア分布を最適化した構造が公知である。
　また、近年では、アノード側のキャリア密度を低くし、かつカソード側のキャリア密度を高くした別の構造として、カソード側にフローティングの埋め込みｐ層を形成することにより、高電圧印加時にカソード側のｐｎダイオードをアバランシェさせて強制的にカソード側のキャリア密度を高くすることでソフトリカバリー化を実現した構造が提案されている（例えば、下記特許文献１，２参照。）。下記特許文献１，２に示す従来のＦＷＤについて、図２９を参照して説明する。図２９は、従来のＦＷＤの構造を示す断面図である。
　図２９に示すように、従来のＦＷＤは、ｎ-ドリフト領域１０１となるｎ-半導体基板に、活性領域１００と、活性領域１００を囲むエッジ終端構造部（エッジ部）１１０とを備える。ｎ-半導体基板のおもて面の表面層には、活性領域１００にｐ+アノード層１０２が設けられ、エッジ終端構造部１１０にフローティングのｐ型領域であるフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ　Ｌｉｍｉｔｉｎｇ　Ｒｉｎｇ）１０８が設けられている。層間絶縁膜１０９は、エッジ終端構造部１１０においてｎ-半導体基板のおもて面を覆う。アノード電極１０３はｐ+アノード層１０２の表面上に設けられ、その端部は層間絶縁膜１０９上に延在している。
　ｎ-半導体基板の裏面の表面層には、活性領域１００からエッジ終端構造部１１０にわたって、ｎ+カソード層１０４が設けられている。ｎ-ドリフト領域１０１とｎ+カソード層１０４との間には、活性領域１００からエッジ終端構造部１１０にわたって、ｎバッファ層１０５が設けられている。ｎバッファ層１０５の内部には、ｎ+カソード層１０４側の表面層に、活性領域１００からエッジ終端構造部１１０にわたって所定の間隔で複数の埋め込みｐ層１０６が設けられている。埋め込みｐ層１０６は、ｎ+カソード層１０４に接する。カソード電極１０７は、ｎ-半導体基板の裏面全体に設けられている。
　また、別のＦＷＤとして、第１の電極と、第１の電極の上に設けられ、かつ第１導電型を有する第１の層と、第１の層の上に設けられ、かつ第１導電型と異なる第２導電型を有する第２の層と、第２の層の上に設けられた第３の層と、第３の層の上に設けられた第２の電極と、第２の層および第３の層の間に設けられ、かつ第２導電型を有する第４の層とを備え、第３の層は、第２導電型を有し、かつ第２の層の不純物濃度のピーク値に比して高い不純物濃度のピーク値を有する第１の部分と、第１導電型を有する第２の部分とを含み、第１および第２の部分の総面積に対して第２の部分の面積が占める割合は２０％以上９５％以下である装置が提案されている（例えば、下記特許文献３参照。）。
米国特許第７６３５９０９号明細書 米国特許第７８４２５９０号明細書 特開２０１０－２８３１３２号公報
　しかしながら、スイッチングスピードの高速化に伴う問題として、上述したＥＭＩノイズによる問題が顕在化するという問題の他に、ＦＷＤの逆回復時に印加される最大電圧や電流変位率ｄｉ／ｄｔが安全動作領域（ＳＯＡ：Ｓａｆｅ　Ｏｐｅｒａｔｉｎｇ　Ａｒｅａ）の範囲を超えてしまい素子破壊に至るという問題がある。この素子破壊に至る原因の一つとして、オン状態のときに非活性領域（エッジ終端構造部など）に広がったキャリアが逆回復時に活性領域のコンタクト（ｐ+アノード層とアノード電極との接合部）を通ってアノード電極に抜けることで、活性領域の外周部に電流集中が生じることが挙げられる。また、素子破壊に至る別の原因として、ｐ+アノード層の端部の曲率に起因してｐ+アノード層の電界強度が高くなることが挙げられる。この問題は、上述したＦＷＤのソフトリカバリー化では解消することができない。
　また、図２９に示す特許文献１，２の技術では、フォトリソグラフィにより基板裏面に形成したイオン注入用マスクをマスクとして、基板裏面からイオン注入することにより複数の埋め込みｐ層１０６を形成する。このとき、イオン注入用マスクのパターニングの際に、基板おもて面のダイシングラインを基準として基板裏面での位置合わせ（アライメント）を行うこととなる。例えば６インチの直径を有するウェハに形成されるチップでは、チップサイズが１ｃｍ×１ｃｍ程度であり、エッジ終端構造部１１０の幅は０．１ｍｍ～１ｍｍ程度であるため、活性領域１００の幅は９ｍｍ～９．９ｍｍ程度となる。このため、活性領域１００およびエッジ終端構造部１１０に細かいパターンで、デザインルールを満たし寸法精度よく複数の埋め込みｐ層１０６を形成するには、基板裏面でのアライメント精度が要求される。
　基板裏面でのアライメント精度を向上させる方法として、透明なステージにおもて面を下にしてｎ-半導体基板を載置し、ステージ側からｎ-半導体基板に赤外線を透過させて基板おもて面のダイシングラインを検出する方法が公知である。しかしながら、この方法では、ｎ-半導体基板のおもて面のダイシングラインをｎ-半導体基板の裏面から検出するための特別な設備を必要とするため、コストが増大するという問題がある。
　この発明は、上述した従来技術による問題点を解消するため、ソフトリカバリー化を実現するとともに、逆回復耐量の大きい半導体装置を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１半導体領域の一方の面の表面層に、第２導電型の第２半導体領域が選択的に設けられている。前記第２半導体領域に接する第１電極が設けられている。前記第１半導体領域の他方の面の表面層に、前記第１半導体領域よりも不純物濃度が高い第１導電型の第３半導体領域が設けられている。前記第１半導体領域の内部の、前記第１半導体領域の他方の面から前記第３半導体領域よりも深い位置に、第２導電型の第４半導体領域が設けられている。前記第３半導体領域に接する第２電極が設けられている。そして、前記第４半導体領域の端部は、前記第１半導体領域の側面よりも内側に位置する。
　また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域の端部は、前記第２半導体領域と前記第１電極との接合部の端部よりも内側に位置することを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域の内部の、前記第１半導体領域の他方の面から前記第３半導体領域よりも深い位置まで設けられた、前記第１半導体領域よりも不純物濃度が高く、かつ前記第３半導体領域よりも不純物濃度が低い第１導電型の第５半導体領域をさらに備える。そして、前記第３半導体領域の端部は、前記接合部の端部よりも内側に位置する。前記第３半導体領域の外側で、前記第５半導体領域と前記第２電極とのショットキー接合が形成されていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域の外側の前記第５半導体領域の内部に、前記第３半導体領域および前記第４半導体領域と離れて設けられた第２導電型の第６半導体領域をさらに備えることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体領域は、複数回のプロトン照射により形成されてなる領域であり、前記第１半導体領域の他方の面から異なる深さで複数配置されていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、主電流が流れる活性領域の表面積に対する、前記第４半導体領域の表面積の占有面積比率は、９０％以上９８％以下であることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、主電流が流れる活性領域の表面積に対する、前記第４半導体領域の表面積の占有面積比率のうち、前記第１電極と前記第２半導体領域とが接触する領域の接触端部を、前記一方の面側から前記他方の面に投射した接触端部位置に対して、前記接触端部位置よりも内周側における前記占有面積比は、前記接触端部位置よりも外周側の前記占有面積比よりも高いことを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第１電極と前記第２半導体領域とが接触する領域の接触端部を前記一方の面側から前記他方の面に投射した接触端部位置よりも内周側に位置する前記第４半導体領域の、前記他方の面に水平な方向の長さは２５０μｍ以上であることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第１電極と前記第２半導体領域とが接触する領域の接触端部を前記一方の面側から前記他方の面に投射した接触端部位置よりも内周側に位置する前記第４半導体領域の、前記他方の面に水平な方向の長さＬ１は、前記半導体装置の主電流の電流密度Ｊ、電荷素量ｑ、正孔移動度μ、前記第４半導体領域の深さ方向の厚さｄ、前記第４半導体領域の不純物濃度Ｎｐ、前記第４半導体領域と前記第３半導体領域との間のｐｎ接合の内蔵電位Ｖｂｉとして、Ｌ１≧｛（ｑ・μ・ｄ・Ｎｐ・Ｖｂｉ）／Ｊ｝1/2を満たすことを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第１電極と前記第２半導体領域とが接触する領域の接触端部を前記一方の面側から前記他方の面に投射した接触端部位置よりも内周側に前記第４半導体領域が位置されており、前記接触端部位置と前記第４半導体領域の端部とが離間する離間部の間隔は２０００μｍ以下であることを特徴とする。
　上述した発明によれば、埋め込みｐ層（第４半導体領域）を一様に設け、かつその端部をｎ-ドリフト領域（第１半導体領域）の側面（チップ端部）よりも内側に位置させることで、逆回復時に埋め込みｐ層とｎ+カソード層とで構成されるｐｎ接合がアバランシェを起こしてｎ+カソード層側からｎ-ドリフト領域へホールが注入されるため、ソフトなリカバリー特性が得られる。また、チップ端部にて埋め込みｐ層がカソード電極とショートしないため、電流－電圧波形（Ｉ－Ｖ波形）の飛びを防止することができる。
　さらに、上述した発明によれば、埋め込みｐ層の端部をアノードコンタクト（第２半導体領域と第１電極との接合部）の端部よりも内側に位置させることにより、活性領域の動的な耐圧が非活性領域（エッジ終端構造部など）の動的な耐圧より低くなるため、逆回復時にアノードコンタクトの端部に電界が集中することを抑制できる。
　また、上述した発明によれば、埋め込みｐ層の外側に外延するｎ+カソード層をチップ端部から離間させる、あるいは、埋め込みｐ層よりも外周側に、埋め込みｐ層と離間するとともにカソード電極にコンタクトしたｐ-層を設けることで、非活性領域に電子が注入されないため、非活性領域へのキャリアの拡散が抑制される。これにより、ｐ+アノード層（第２半導体領域）端部への電流集中が緩和され、逆回復耐量が向上する。
　本発明にかかる半導体装置によれば、ソフトリカバリー化を実現するとともに、逆回復耐量を大きくすることができるという効果を奏する。
図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。 図２は、図１の切断線Ａ－Ａ’における不純物濃度分布を示す特性図である。 図３は、実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである。 図４は、比較例の半導体装置の順方向電圧印加時の動作を示す説明図である。 図５は、実施の形態１にかかる半導体装置の順方向電圧印加時の動作を示す説明図である。 図６は、実施の形態２にかかる半導体装置の製造方法の概要を示すフローチャートである。 図７は、実施の形態３にかかる半導体装置の製造方法の概要を示すフローチャートである。 図８は、実施の形態４にかかる半導体装置の構造を示す断面図である。 図９は、図８のＢ－Ｂ’切断線における不純物濃度分布を示す特性図である。 図１０は、実施の形態４にかかる半導体装置の製造方法の概要を示すフローチャートである。 図１１は、実施の形態５にかかる半導体装置の構造を示す断面図である。 図１２は、実施の形態６にかかる半導体装置の構造を示す断面図である。 図１３は、図１２の切断線Ｃ－Ｃ’における不純物濃度分布を示す特性図である。 図１４は、実施の形態７にかかる半導体装置の構造を示す断面図である。 図１５は、実施の形態７にかかる半導体装置の埋め込みｐ層の平面パターンの一例を示す平面図である。 図１６は、実施の形態７にかかる半導体装置の埋め込みｐ層の平面パターンの一例を示す平面図である。 図１７は、実施の形態７にかかる半導体装置の埋め込みｐ層の平面パターンの一例を示す平面図である。 図１８は、ＦＷＤの電圧波形を示す特性図である。 図１９は、実施の形態８にかかる半導体装置の構造を示す断面図である。 図２０は、実施の形態９にかかる半導体装置の構造を示す断面図である。 図２１は、図２０の埋め込みｐ層の平面パターンの一例を示す平面図である。 図２２は、実施の形態１０にかかる半導体装置の構造を示す平面図である。 図２３は、実施例１にかかる半導体装置の過渡的な順方向電圧および逆回復時のサージ電圧と埋め込みｐ層の面積比率との関係を示す特性図である。 図２４は、実施の形態１１にかかる半導体装置の製造方法の概要を示すフローチャートである。 図２５は、実施の形態１２にかかる半導体装置の製造方法の概要を示すフローチャートである。 図２６は、実施の形態１３にかかる半導体装置の製造方法の概要を示すフローチャートである。 図２７は、実施の形態１４にかかる半導体装置の製造方法の概要を示すフローチャートである。 図２８は、実施例２にかかる半導体装置の基板裏面側の不純物濃度分布を示す特性図である。 図２９は、従来のＦＷＤの構造を示す断面図である。 図３０は、ダイオードの順方向導通時における電流－電圧波形を示す特性図である。
　以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
　実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。図２は、図１の切断線Ａ－Ａ’における不純物濃度分布を示す特性図である。図２において、横軸は基板裏面（ｎ+カソード層４とカソード電極７との界面）から基板深さ方向の距離であり、縦軸には基板裏面側の領域を深さ方向に横切る切断線Ａ－Ａ’における不純物濃度を示す（図９，１３においても同様）。図１に示すように、実施の形態１にかかる半導体装置は、ｎ-ドリフト領域（第１半導体領域）１となるｎ-半導体基板に、活性領域１０と、活性領域１０を囲むエッジ終端構造部（エッジ部）１１とを備える。活性領域１０は、オン状態のときに電流が流れる領域である。エッジ終端構造部１１は、基板おもて面側の電界を緩和し耐圧を保持する機能を有する。
　ｎ-半導体基板のおもて面の表面層には、活性領域１０にｐ+アノード層（第２半導体領域）２が設けられ、エッジ終端構造部１１に例えばフローティングのｐ型領域であるフィールドリミッティングリング（ＦＬＲ）８が設けられている。ｎ-ドリフト領域１の少数キャリア（ホール）のライフタイムτｐは、例えば１０μｓ以下（ノンキラー）、好ましくは０．１μｓ以上３μｓ以下に制御されている。層間絶縁膜９は、エッジ終端構造部１１においてｎ-半導体基板のおもて面を覆う。層間絶縁膜９の内周端部は、ｐ+アノード層２の表面上にまで延在している。アノード電極（第１電極）３は、ｐ+アノード層２の表面上に設けられている。アノード電極３の端部は層間絶縁膜９上に延在している。
　ｎ-半導体基板の裏面の表面層には、活性領域１０からエッジ終端構造部１１にわたって、ｎ+カソード層（第３半導体領域）４が設けられている。ｎ-半導体基板の裏面全体、すなわちｎ+カソード層４の表面全体に、カソード電極（第２電極）７が設けられている。ｎ-ドリフト領域１の内部のｎ+カソード層４側には、活性領域１０からエッジ終端構造部１１にわたってｎバッファ層（第５半導体領域）５が設けられている。ｎバッファ層５の外周端部をｎ-半導体基板の側面１ａにまで延在させることにより、漏れ電流を低減することができ耐圧を維持することができる。ｎバッファ層５は、オフ時にｐ+アノード層２とｎ-ドリフト領域１との間のｐｎ接合から伸びる空乏層がｎ+カソード層４に達しないように抑制する機能を有しており、この機能を有していればｎ+カソード層４に接していてもよいし、ｎ+カソード層４から離れていてもよい。
　また、ｎ-ドリフト領域１の内部のｎ+カソード層４側には、基板裏面からｎ+カソード層４よりも深い位置にフローティングの埋め込みｐ層（第４半導体領域）６が設けられている。埋め込みｐ層６は、活性領域１０の、ｎ+カソード層４に接する所定範囲に一様に設けられている。ｎバッファ層５がｎ+カソード層４に接している場合、埋め込みｐ層６はｎバッファ層５の内部のｎ+カソード層４側の表面層に設けられる。埋め込みｐ層６を設けることにより、逆回復時にカソード側からｎ-ドリフト領域１内に少数キャリアが注入され、カソード側のｐｎダイオードをアバランシェさせて強制的にカソード側のキャリア密度を高くすることができるため、ソフトリカバリーとすることができる。埋め込みｐ層６の不純物濃度は、ｎバッファ層５の不純物濃度よりも高く、かつｎ+カソード層４の不純物濃度よりも低くする。具体的には、埋め込みｐ層６の不純物濃度は、例えば、１×１０16／ｃｍ3以上１×１０19／ｃｍ3以下程度であり、より好ましくは１×１０17／ｃｍ3以上１×１０18／ｃｍ3以下程度であるのがよい。埋め込みｐ層６の不純物濃度を上記範囲内とすることで、漏れ電流が増大することを防止することができる。
　埋め込みｐ層６の端部６ａは、ｎ-半導体基板の側面１ａよりも内側（活性領域１０側）に位置する。すなわち、埋め込みｐ層６の端部６ａは、ｎ-半導体基板の側面１ａ（チップ側面）に達していない。このように埋め込みｐ層６の端部６ａをｎ-半導体基板の側面１ａよりも内側に位置させることにより、スナップバックが生じないため（スナップバック電圧≒０Ｖ）、電流－電圧波形（Ｉ－Ｖ波形）の飛びを防止することができる。Ｉ－Ｖ波形の飛びについては後述する。また、埋め込みｐ層６の端部６ａは、ｎ+カソード層４の端部よりも内側に位置する。これにより、埋め込みｐ層６がカソード電極７と接触して短絡することを防止することができる。
　このように埋め込みｐ層６を活性領域１０およびエッジ終端構造部１１の全域にわたって設けていないため、埋め込みｐ層６を活性領域１０およびエッジ終端構造部１１の全域にわたって設ける場合よりも、エッジ終端構造部１１のアバランシェ耐圧（アバランシェ降伏が発生する電圧）を、活性領域１０のアバランシェ耐圧よりも高くすることができる。この理由は、以下の通りである。活性領域１０では、逆方向電圧印加時には、埋め込みｐ層６とｎ+カソード層４との間のｐｎ接合でのアバランシェ降伏により正孔が発生し、ｎ-ドリフト領域１を通ってｐ+アノード層２に正孔電流が流れる。この正孔電流が、ｐ+アノード層２－ｎ-ドリフト領域１－埋め込みｐ層６とからなる寄生ｐｎｐトランジスタにおけるベース電流となり、寄生ｐｎｐトランジスタが動作して、活性領域１０のアバランシェ耐圧が低下する。
　ここで、エッジ終端構造部１１のアバランシェ耐圧は、以下のように求めることができる。例えば周知のデバイスシミュレーションで、ｐ+アノード層、ｎ-ドリフト領域、ｎ+カソード層からなる単純なｐ－ｉ－ｎ（ｐ－ｉｎｔｒｉｎｓｉｃ－ｎ）構造の活性領域に、エッジ終端構造部を接続した構成で耐圧を計算する。その算出値を、エッジ終端構造部１１のアバランシェ耐圧とすればよい。以上により、活性領域１０のアバランシェ耐圧をエッジ終端構造部１１のアバランシェ耐圧よりも低くすることができるので、アバランシェ電流を活性領域１０の全体に流すことができる。このため、エッジ終端構造部１１に電流が集中するのを抑制することができる。
　また、埋め込みｐ層６を活性領域１０およびエッジ終端構造部１１の全域にわたって設けていないため、逆回復時には、非活性領域（エッジ終端構造部１１など）に注入される電子の注入量を低減することができる。これにより、エッジ終端構造部１１に広がったキャリアが逆回復時にアノードコンタクトを通ってアノード電極３に抜けることにより生じる活性領域１０の外周部、すなわちアノードコンタクトの端部３ａでの電流集中を抑制することができる。
　また、埋め込みｐ層６の端部６ａは、活性領域１０のアノードコンタクト（ｐ+アノード層２とアノード電極３との接合部）の端部３ａよりも第１長さｔ１だけ内側（ＦＷＤセルの中央部側）に位置するのが好ましい。ＦＷＤセルとは、ｐ+アノード層２、ｎ+カソード層４、ｎバッファ層５および埋め込みｐ層６で構成される単位領域である。埋め込みｐ層６の端部６ａがアノードコンタクトの端部３ａよりも内側に位置する第１長さｔ１は、少数キャリアの拡散長Ｌh以下であるのがよい（ｔ１≦Ｌh）。その理由は、オン状態のときに、埋め込みｐ層６を設けたことによってカソード側からｎ-ドリフト領域１内に注入される少数キャリアをアノードコンタクトの端部３ａにまで到達させることができるため、埋め込みｐ層６を設けたことにより得られる効果が低減されることを防止するためである。
　少数キャリアの拡散長Ｌhは、下記（１）式であらわされる。下記（１）式において、少数キャリアのライフタイムをτhとし、少数キャリアの拡散係数をＤhとする。少数キャリアの拡散係数Ｄhは、下記（２）式であらわされる。下記（２）式において、電化素量をｑとし、ボルツマン定数をＫとし、絶対温度をＴとし、少数キャリアの移動度をμhとする。ＫＴ／ｑは、絶対温度Ｔ＝３００Ｋのときの熱電圧である。
Figure JPOXMLDOC01-appb-M000001
Figure JPOXMLDOC01-appb-M000002
　具体的には、少数キャリアの拡散係数Ｄh＝１．５６×１０-3ｃｍ2／ｓであり、少数キャリアの移動度μh＝０．０６ｃｍ2／Ｖｓであり、ＫＴ／ｑ＝２．６０×１０2ｅＶである。このため、上記（１）式および（２）式より、ｎ-ドリフト領域１の少数キャリアのライフタイムτh＝１０μｓである場合（すなわちノンキラーである場合）、少数キャリアの拡散長Ｌh＝１２４．９０μｍである。ｎ-ドリフト領域１の少数キャリアのライフタイムτh＝３μｓである場合、少数キャリアの拡散長Ｌh＝６８．４１μｍである。ｎ-ドリフト領域１の少数キャリアのライフタイムτh＝０．１μｓである場合、少数キャリアの拡散長Ｌh＝１２．４９μｍである。
　次に、実施の形態１にかかる半導体装置の製造方法について説明する。図３は、実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである。まず、ｎ-ドリフト領域１となるｎ-半導体基板のおもて面側に、ｐ+アノード層２やＦＬＲ８などのおもて面素子構造を形成する（ステップＳ１）。具体的には、ｎ-半導体基板のおもて面に、ｐ+アノード層２およびＦＬＲ８の形成領域が開口したレジストマスクを形成する。次に、このレジストマスクをマスクとして、ｎ-半導体基板のおもて面に例えばボロン（Ｂ）などのｐ型不純物をイオン注入する。
　次に、レジストマスクを除去した後、注入したｐ型不純物を熱拡散させることでｐ+アノード層２およびＦＬＲ８を形成する。次に、ｎ-半導体基板のおもて面上に層間絶縁膜９を形成する。次に、層間絶縁膜９の活性領域１０に対応する部分を除去することにより、ｐ+アノード層２を露出するアノードコンタクトホールを形成する。これにより、ｎ-半導体基板のおもて面側におもて面素子構造が形成される。次に、ｎ-半導体基板の裏面を研削してｎ-半導体基板の厚さを薄くする（ステップＳ２）。
　次に、ｎ-半導体基板の研削された裏面全体に例えばセレン（Ｓｅ）などのｎ型不純物をイオン注入し、ｎバッファ層５を形成する（ステップＳ３）。次に、ｎ-半導体基板の裏面に、埋め込みｐ層６の形成領域が開口したレジストマスクを形成する。このレジストマスクによって、例えば、エッジ終端構造部１１と、活性領域１０の、アノードコンタクトホールの端部よりも第１長さｔ１だけ内側までの部分とが覆われる。次に、レジストマスクをマスクとして、ｎ-半導体基板の裏面に例えばボロンなどのｐ型不純物をイオン注入し、活性領域１０の内側に埋め込みｐ層６を形成する（ステップＳ４）。
　ステップＳ４のイオン注入は、ｎ-半導体基板の裏面の表面層がｎ型領域となるように基板裏面の表面ボロン濃度を低くするのが好ましい。具体的には、後述するステップＳ５のイオン注入によるｎ-半導体基板の裏面のｐ型不純物濃度は例えば１×１０15／ｃｍ3以下であるのがよい。その理由は、ステップＳ５の工程で形成されるｎ+カソード層４が一様な厚さで形成されなかった場合に、ｎ+カソード層４の厚さの薄い部分で埋め込みｐ層６とカソード電極７とが短絡することを防止することができるからである。すなわち、ステップＳ５のイオン注入後のｎ-半導体基板の裏面の表面層はｎ型領域に近い不純物濃度分布を有するのが好ましい。
　次に、レジストマスクを除去した後、ｎ-半導体基板の裏面全体に例えばリン（Ｐ）などのｎ型不純物をイオン注入し、埋め込みｐ層６よりも浅い位置にｎ+カソード層４を形成する（ステップＳ５）。次に、ステップＳ３～Ｓ５のイオン注入で注入した不純物を、炉アニールなどによる熱処理により一括して熱拡散させる（ステップＳ６）。ステップＳ３～Ｓ５のイオン注入で注入した不純物を一括して熱拡散させることにより、工程数を少なくすることができ、コストを低減することができる。ステップＳ３～Ｓ５のイオン注入を行うごとに、注入された不純物を熱拡散させてもよい。また、ステップＳ３～Ｓ５のイオン注入の順番は種々入れ替え可能である。
　次に、ｎ-半導体基板のおもて面に、アノードコンタクトホールに埋め込むように、アノード電極（おもて面電極）３を形成し、所定のパターンにパターニングする（ステップＳ７）。次に、ｎ-半導体基板のおもて面にパッシベーション保護膜（不図示）を形成し、所定のパターンにパターニングする（ステップＳ８）。次に、ｎ-半導体基板に例えば電子線などを照射し、ｎ-ドリフト領域１のキャリアのライフタイムを制御する（ステップＳ９）。その後、ｎ-半導体基板の裏面にカソード電極７を形成することで（ステップＳ１０）、図１に示すＦＷＤが完成する。
　次に、本発明にかかる半導体装置の動作について説明する。図４は、比較例の半導体装置の順方向電圧印加時の動作を示す説明図である。図５は、実施の形態１にかかる半導体装置の順方向電圧印加時の動作を示す説明図である。図４には、埋め込みｐ層１２６の端部１２６ａがｎ-半導体基板の側面１２１ａにまで達している構成のＦＷＤ（以下、比較例とする）を示す。図５には、図１に示す実施の形態１にかかるＦＷＤを示す。図５では、キャリアの動作を明確に示すためにエッジ終端構造部１１を短縮して示し、ｎバッファ層５を図示省略する。
　図４に示す比較例では、ｎ-半導体基板の側面１２１ａはダイシング時に生じた凹凸により荒い面となっているため、ｎ-半導体基板の側面１２１ａから漏れ電流が流れやすくなっている。このため、順方向電圧印加時にｐ+アノード層１２２からｎ-ドリフト領域１２１に注入されたホールは、埋め込みｐ層１２６－１を通ってｎ-半導体基板の側面１２１ａのカソード電極１２７へと抜けてしまい（点線矢印で示す経路）、ｎ+カソード層１２４へ到達しない。すなわち、ｎ-半導体基板の側面１２１ａで、埋め込みｐ層１２６－１とカソード電極１２７とが実質的に短絡したことと同じ状態となる。このため、ｎ+カソード層１２４からはｎ-ドリフト領域１２１に電子が注入されず、ＦＷＤはオンしない。
　また、図４に示す比較例では、次の問題も起こり得る。図４（ａ）には、第１比較例として、チップ裏面を例えばＤＣＢ（Ｄｉｒｅｃｔ　Ｃｏｐｐｅｒ　Ｂｏｎｄ）基板に半田付けした場合を示す。図４（ａ）に示すように、第１比較例では、チップ裏面の半田層１２８がチップ側面（ｎ-半導体基板の側面１２１ａ）にはみ出し、この半田層１２８によって埋め込みｐ層１２６－１の端部１２６ａがカソード電極１２７と短絡されている（符号１２０で示す部分）。このように半田層１２８がｎ-半導体基板の側面１２１ａに達している状態（すなわちカソード電極１２７と埋め込みｐ層１２６－１とが短絡した状態）は、例えばｎ-半導体基板をパワーモジュールに組み入れてＤＣＢ基板に半田付けしたときに、ｎ-半導体基板の裏面で溶融した半田層１２８が当該裏面からｎ-半導体基板の側面１２１ａにはみ出して接触した状態等を示している。ｎ-半導体基板の裏面のｎ+カソード層１２４および埋め込みｐ層１２６－１の接合界面の深さは、ｎ-半導体基板の裏面から１μｍ～３μｍ程度である。そのため、３００μｍ以上の厚さを有する半田層１２８がｎ-半導体基板の側面１２１ａにはみ出した場合、上記のようなｎ-半導体基板の側面１２１ａでの埋め込みｐ層１２６－１とカソード電極１２７との短絡が容易に起こり得る。
　したがって、カソード側からもｎ-ドリフト領域１に電子が注入されず、短絡経路（ショートパス）での電圧降下がビルトイン電圧（０．７Ｖ）にならないため、第１比較例のＦＷＤはオンしない。その後、電流がある程度流れることで、埋め込みｐ層１２６－１内の短絡経路における抵抗Ｒ１１によって、埋め込みｐ層１２６－１とｎ+カソード層１２４とが順バイアスされる。これにより、カソード側からｎ-ドリフト領域１へ電子が注入されるため、短絡経路での電圧降下がビルトイン電圧以上となり、活性領域に近い部分でラッチアップが発生しオン状態となる。
　このように、第１比較例は、順方向電圧印加後、動作しない期間（Ｉ－Ｖ波形の飛び）があり、当該期間経過後に動作しはじめるという好ましくない特性を有する。図３０に、ダイオードの順方向導通時におけるＩ－Ｖ波形を示す。図３０は、ダイオードの順方向導通時における電流－電圧波形を示す特性図である。通常の波形（以下、正常な波形とする）２１は、太線の実線で示すように、順方向電圧降下に従い電流が増加する。しかし、上記のラッチアップが発生し難くなると、点線で示すように、高い順方向電圧降下になるまで、電流がほとんど流れない（符号２２で示す波形）。そして、正孔の通過により埋め込みｐ層とｎカソード層との電圧降下がビルトイン電圧以上になった時点で、電流が一気に流れ込み、ダイオードの順方向電圧降下が低くなる。この負性抵抗となる領域が、スナップバック、つまりＩ－Ｖ波形の飛び２２ａである。
　図４（ｂ）に示す第２比較例のように、埋め込みｐ++層１２６－２の不純物濃度が高いほど、埋め込みｐ++層１２６－２内の短絡経路における抵抗Ｒ１２が小さく、スナップバックを起こす電圧（スナップバック電圧）が高くなるため、Ｉ－Ｖ波形の飛びが大きくなる。図３０には、埋め込みｐ層の不純物濃度の高さを矢印２０の向きで示しており、ｐ層の不純物濃度が高い（より粗い点線で示すＩ－Ｖ波形２２）ほど飛び２２ａが大きくなることが示されている。すなわち、飛び２２ａが生じた３本のＩ－Ｖ波形２２のうち、最も細かい点線で示す最も飛び２２ａの小さいＩ－Ｖ波形２２が図４（ａ）の第１比較例に相当し、それ以外のＩ－Ｖ波形２２が図４（ｂ）の第２比較例に相当する。図４（ａ），４（ｂ）において、符号１２２はｐ+アノード層であり、符号１２３はアノード電極である。
　それに対して、図５に示すように、本発明においては、埋め込みｐ層６の端部６ａはｎ-半導体基板の側面１ａにまで達しておらず、埋め込みｐ層６はフローティング状態となっている。また、埋め込みｐ層６の端部６ａとｎ-半導体基板の側面１ａとの間の抵抗Ｒ１０は、高抵抗なｎ-ドリフト領域１の不純物濃度で決定され、埋め込みｐ層１２６－１，１２６－２の不純物濃度で決定される第１，２比較例の抵抗Ｒ１１，１２よりも大きい。このため、順方向電圧印加時にｐ+アノード層２からｎ-ドリフト領域１を介して埋め込みｐ層６に注入されたホールは、埋め込みｐ層６の端部６ａからｎ-半導体基板の側面１ａのカソード電極７へ抜けにくく（符号１２で示す部分）、ｎ+カソード層４へと抜ける。これに応じてｎ+カソード層４からｎ-ドリフト領域１へと電子が注入されるため、本発明にかかる半導体装置においては、Ｉ－Ｖ波形の飛びは生じない。したがって、本発明にかかる半導体装置は、図３０に示す正常は波形２１となり、埋め込みｐ層６が設けられていない通常のＦＷＤとほぼ同様に動作する。符号２８は、チップ裏面を例えばＤＣＢ基板に半田付けした場合の半田層である。
　以上、説明したように、実施の形態１によれば、埋め込みｐ層を一様に設けることにより、逆回復時に基板裏面における電圧降下（アバランシェ降伏）を均一に発生させることができ、かつＩ－Ｖ波形の飛びを防止することができる。これにより、ソフトリカバリー化することができ、ＥＭＩノイズによる問題を回避することができる。また、実施の形態１によれば、埋め込みｐ層を一様に設けることで、複数の埋め込みｐ層を所定の間隔で設ける従来構造よりも基板裏面でのアライメント精度を必要としない。このため、少ない工程で寸法精度よく埋め込みｐ層を形成することができる。また、アライメント精度を向上させるための特別な設備を必要としないため、低コストで半導体装置を提供することができる。
　また、実施の形態１によれば、埋め込みｐ層の端部をアノードコンタクトの端部よりも内側に位置させることにより、活性領域の耐圧が非活性領域の耐圧より低下するため、逆回復時における活性領域端部での電界集中を抑制することができる。この理由は、以下の通りである。逆回復中にＦＷＤに高電圧が印加されることで、基板裏面の埋め込みｐ層とｎカソード層との間のｐｎ接合（以下、ｐｎ接合Ｊ１とする）も逆バイアスとなる。これらの２層の不純物濃度は半導体基板の不純物濃度よりも２桁以上高いため、ｐｎ接合Ｊ１に分担される電圧が１００Ｖ以下でも、容易にアバランシェ降伏が発生する。ｐｎ接合Ｊ１がアバランシェ降伏を起こした場合、埋め込みｐ層が形成されているｐｎ接合Ｊ１からホールが注入される。このホールは、空乏層をｐ+アノード層に向かってドリフトする。これによって、このホールはｐ+アノード層とｎドリフト層との間のｐｎ接合（以下、ｐｎ接合Ｊ２とする）近傍でも電界強度の傾きを増加させる。すなわち、ホールによる過剰な正電荷の増加により、ｐｎ接合Ｊ２の近傍で、ポアソンの式にしたがい電界強度の傾きを増加させる。すなわち、半導体基板の実効的な不純物濃度が増加する。この電界強度の傾きの増加により、ｐｎ接合Ｊ２の最大電界強度は一層増強されて臨界電界強度に達し、アバランシェ降伏が発生する。言い換えると、活性領域ではダイナミックな耐圧が低下する。このｐｎ接合Ｊ２の最大電界強度の増強作用は、埋め込みｐ層を形成した活性領域のみで生じるため、非活性領域ではダイナミックな耐圧低下が生じない。これが、活性領域と非活性領域とのダイナミックな耐圧低下の理由である。ダイナミックな耐圧低下は、埋め込みｐ層を形成した領域のみで生じるため、埋め込みｐ層をｐ+アノード層よりもチップ内側に形成すれば、逆回復電流はｐ+アノード層の端部には流れ込まなくなる。これにより、ｐ+アノード層の端部への電流集中が抑制され、逆回復時に印加される最大電圧や電流変化率ｄｉ／ｄｔによる素子破壊を防止することができる。
（実施の形態２）
　次に、実施の形態２にかかる半導体装置の製造方法について説明する。図６は、実施の形態２にかかる半導体装置の製造方法の概要を示すフローチャートである。実施の形態２にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、電子線照射によるライフタイム制御後にｎ+カソード層４を形成し、レーザーアニールによりｎ+カソード層４を活性化させる点である。
　具体的には、まず、実施の形態１と同様に、おもて面素子構造の形成から埋め込みｐ層６の形成までの工程を行う（ステップＳ１１～Ｓ１４）。次に、埋め込みｐ層６の形成に用いたレジストマスクを除去した後、ｎバッファ層５を形成するためのイオン注入、および、埋め込みｐ層６を形成するためのイオン注入で注入した不純物を、炉アニールなどによる熱処理により熱拡散させる（ステップＳ１５）。次に、実施の形態１と同様に、アノード電極３の形成からライフタイム制御までの工程を行う（ステップＳ１６～Ｓ１８）。次に、ｎ-半導体基板の裏面全体にｎ+カソード層４を形成する（ステップＳ１９）。ｎ+カソード層４の形成方法は実施の形態１と同様である。次に、ｎ-半導体基板の裏面側をレーザーアニールしてｎ+カソード層４を活性化させる（ステップＳ２０）。その後、ｎ-半導体基板の裏面にカソード電極７を形成することで（ステップＳ２１）、図１に示すＦＷＤが完成する。
　以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
　次に、実施の形態３にかかる半導体装置の製造方法について説明する。図７は、実施の形態３にかかる半導体装置の製造方法の概要を示すフローチャートである。実施の形態３にかかる半導体装置の製造方法が実施の形態２にかかる半導体装置の製造方法と異なる点は、ｎ-半導体基板の裏面を研削してｎ-半導体基板の厚さを薄くする前に、ｎ-半導体基板のおもて面にアノード電極３を形成する点である。
　具体的には、まず、ｎ-ドリフト領域１となるｎ-半導体基板のおもて面側におもて面素子構造を形成した後（ステップＳ３１）、アノード電極３を形成する（ステップＳ３２）。おもて面素子構造の形成方法およびアノード電極３の形成方法は実施の形態１と同様である。次に、実施の形態２と同様に、ｎ-半導体基板の裏面を研削する工程から熱処理までの工程を行う（ステップＳ３３～Ｓ３６）。次に、実施の形態２と同様に、パッシベーション保護膜の形成からカソード電極７の形成までの工程を行うことで（ステップＳ３７～Ｓ４１）、図１に示すＦＷＤが完成する。
　以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。
（実施の形態４）
　次に、実施の形態４にかかる半導体装置の構造について説明する。図８は、実施の形態４にかかる半導体装置の構造を示す断面図である。図９は、図８のＢ－Ｂ’切断線における不純物濃度分布を示す特性図である。実施の形態４にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、基板裏面からプロトンの多段照射により形成されてなる、基板裏面からの深さが異なる複数のｎバッファ層１５を設けている点である。例えば、プロトンの３段照射によりｎバッファ層１５が形成されている場合、ｎ-ドリフト領域１となるｎ-半導体基板の裏面から最も深い位置にｎバッファ層１５ａが配置される。
　また、ｎ-半導体基板の裏面からｎバッファ層１５ａよりも浅い位置に、ｎバッファ層１５ａと離れてｎバッファ層１５ｂが配置される。そして、ｎ-半導体基板の裏面からｎバッファ層１５ｂよりも浅い位置に、ｎバッファ層１５ｂと離れてｎバッファ層１５ｃが配置される。すなわち、ｎバッファ層１５ａ～１５ｃ間には、ｎ-ドリフト領域１が配置される。ｎバッファ層１５ｃはｎ+カソード層４よりも深い位置に配置され、ｎバッファ層１５ｃとｎ+カソード層４との間には、活性領域１０において埋め込みｐ層６が配置されている。ｎバッファ層１５ｃは、埋め込みｐ層６に接していてもよいし、埋め込みｐ層６から離れていてもよい。
　次に、実施の形態４にかかる半導体装置の製造方法について説明する。図１０は、実施の形態４にかかる半導体装置の製造方法の概要を示すフローチャートである。まず、ｎ-ドリフト領域１となるｎ-半導体基板のおもて面側に、おもて面素子構造を形成した後（ステップＳ５１）、アノード電極３を形成する（ステップＳ５２）。おもて面素子構造の形成方法およびアノード電極３の形成方法は実施の形態１と同様である。次に、ｎ-半導体基板の裏面を研削してｎ-半導体基板の厚さを薄くする（ステップＳ５３）。
　次に、ｎ-半導体基板の裏面から異なる飛程で例えば３回のプロトン照射を行うことにより、基板裏面からの深さの異なるｎバッファ層１５ａ～１５ｃを形成する（ステップＳ５４）。次に、ｎ-半導体基板の裏面全体に例えばリンなどのｎ型不純物をイオン注入し、ｎ+カソード層４を形成する（ステップＳ５５）。次に、基板裏面からｎ+カソード層４よりも深く、かつｎバッファ層１５ｃよりも浅い位置に埋め込みｐ層６を形成する（ステップＳ５６）。ｎ+カソード層４の形成方法、および埋め込みｐ層６の形成方法は実施の形態１と同様である。
　次に、上記ステップＳ５４～Ｓ５６で注入されたプロトンおよび不純物を熱処理により一括して活性化および熱拡散させる（ステップＳ５７）。次に、ｎ-半導体基板のおもて面にパッシベーション保護膜を形成し（ステップＳ５８）、ｎ-ドリフト領域１のキャリアのライフタイムを制御する（ステップＳ５９）。パッシベーション保護膜の形成方法、およびライフタイム制御方法は実施の形態１と同様である。次に、ｎ-半導体基板の裏面側をレーザーアニールしてｎ+カソード層４を活性化させる（ステップＳ６０）。その後、ｎ-半導体基板の裏面にカソード電極７を形成することで（ステップＳ６１）、図８に示すＦＷＤが完成する。
　以上、説明したように、実施の形態４によれば、実施の形態１～３と同様の効果を得ることができる。
（実施の形態５）
　次に、実施の形態５にかかる半導体装置の構造について説明する。図１１は、実施の形態５にかかる半導体装置の構造を示す断面図である。図１１の切断線Ａ－Ａ’における不純物濃度分布は、図２に示す不純物濃度分布と同様である。実施の形態５にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ｎ+カソード層１４の端部１４ａをｎ-半導体基板の側面１ａよりも内側（ＦＷＤセルの中央部側）に位置させる点である。すなわち、実施の形態５においては、エッジ終端構造部１１における基板裏面には、ｎ+カソード層１４は設けられておらず、カソード電極７とｎバッファ層５とのショットキー接合が形成されている。
　埋め込みｐ層６の端部６ａは、ｎ+カソード層１４の端部１４ａよりも第２長さｔ２だけ内側に位置するのがよい。これにより、アライメント精度誤差によって、基板裏面のカソード電極７に埋め込みｐ層６が接触することを防止することができる。この第２長さｔ２は、アライメント精度の余裕（例えばアライメント精度の２倍程度の余裕）をとった長さであるのが好ましく、例えば１μｍ以上１０μｍ以下程度であるのがよい。具体的には、ｎ+カソード層１４の端部１４ａが埋め込みｐ層６の端部６ａよりも外側に位置する第２長さｔ２は、例えば１μｍ以上１０μｍ以下程度であってもよい。
　実施の形態５にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法のステップＳ５において、ｎ-半導体基板の裏面にｎ+カソード層１４の形成領域が開口したレジストマスクを形成し、このレジストマスクをマスクとして活性領域１０にｎ+カソード層１４を形成すればよい。実施の形態５にかかる半導体装置の製造方法のｎ+カソード層１４の形成方法以外の工程は、実施の形態１にかかる半導体装置の製造方法と同様である。
　以上、説明したように、実施の形態５によれば、実施の形態１～４と同様の効果を得ることができる。また、実施の形態５によれば、エッジ終端構造部にｎ+カソード層を設けずに、ｎ+カソード層とカソード電極とのショットキー接合を形成することにより、順方向電圧印加時にエッジ終端構造部でカソード側からのキャリア（電子）の注入がさらに抑制される。これにより、エッジ終端構造部にキャリアが蓄積されることを防止することができるため、逆回復時にアノードコンタクトの端部に電流が集中することを防止することができる。したがって、逆回復時耐量を向上させることができる。
（実施の形態６）
　次に、実施の形態６にかかる半導体装置の構造について説明する。図１２は、実施の形態６にかかる半導体装置の構造を示す断面図である。図１３は、図１２の切断線Ｃ－Ｃ’における不純物濃度分布を示す特性図である。図１２の切断線Ａ－Ａ’における不純物濃度分布は、図２に示す不純物濃度分布と同様である。実施の形態６にかかる半導体装置が実施の形態５にかかる半導体装置と異なる点は、エッジ終端構造部１１におけるｎバッファ層５の内部にカソード電極７に接するｐ-領域（第６半導体領域）１６を設けることで、ｐ-領域１６とカソード電極７とのショットキー接合を形成した点である。ｐ-領域１６の外周端部１６ａは、ｎ-半導体基板の側面１ａにまで延在されている。ｐ-領域１６の不純物濃度は、埋め込みｐ層６の不純物濃度と等しくてもよい。
　埋め込みｐ層６の端部６ａと、ｐ-領域１６の内周端部１６ｂとは第３長さｔ３だけ離れている。これにより、埋め込みｐ層６とｐ-領域１６との間に電位差が生じるため、実施の形態１と同様にＩ－Ｖ波形の飛びを防止することができる。具体的には、埋め込みｐ層６の端部６ａと、ｐ-領域１６の内周端部１６ｂとの間の第３長さｔ３は、ｎバッファ層５と埋め込みｐ層６との間のｐｎ接合のビルトイン空乏層の幅Ｘｎ以上、少数キャリアの拡散長Ｌh以下で離れているのが好ましい。この第３長さｔ３を少数キャリアの拡散長Ｌh以下とする理由は、ｐ-領域１６を設けたことにより得られる効果が低減されることを防止するためである。
　また、第３長さｔ３をｎバッファ層５と埋め込みｐ層６との間のｐｎ接合のビルトイン空乏層の幅Ｘｎ以上とする理由は、次のとおりである。順方向電圧が印加されていない熱平衡状態において、ｎバッファ層５と埋め込みｐ層６との間のｐｎ接合に空乏層（ビルトイン空乏層）がｎバッファ層５内に形成されている。このビルトイン空乏層が熱平衡状態においてｐ-領域１６に接している場合、順方向電圧が印加されアノード側から注入されたホールによって、ｎバッファ層５と埋め込みｐ層６との間のｐｎ接合から伸びる空乏層がｐ-領域１６に到達してしまい、Ｉ－Ｖ波形の飛びが生じてしまうからである。
　ｎバッファ層５と埋め込みｐ層６との間のｐｎ接合のビルトイン空乏層の幅Ｘｎは、下記（３）式であらわされる。ｎバッファ層５と埋め込みｐ層６との間のｐｎ接合のビルトイン電圧Φbは、下記（４）式であらわされる。下記（３）式，（４）式において、ｎバッファ層５のドナー濃度をＮDとし、埋め込みｐ層６のアクセプタ濃度をＮAとし、電荷素量をｑとし、ボルツマン定数をＫとし、絶対温度をＴとし、絶対温度Ｔが３００Ｋのときの真性キャリア濃度をｎiとし、真空誘電率をε0とし、シリコンの比誘電率をεsとする。ＫＴ／ｑは、絶対温度Ｔ＝３００Ｋのときの熱電圧である。
Figure JPOXMLDOC01-appb-M000003
Figure JPOXMLDOC01-appb-M000004
　具体的には、ｎバッファ層５のドナー濃度ＮD＝１．００×１０21／ｃｍ3であり、埋め込みｐ層６のアクセプタ濃度ＮA＝１．００×１０23／ｃｍ3であり、真性キャリア濃度ｎi＝１．５０×１０16／ｃｍ3であり、ＫＴ／ｑ＝２．６０×１０2ｅＶであり、真空誘電率ε0＝８．８５×１０-12Ｆ／ｃｍであり、シリコンの比誘電率εs＝１．１７×１０Ｆ／ｃｍであり、電荷素量ｑが１．６０×１０19Ｃである。このため、上記（４）式より、ｎバッファ層５と埋め込みｐ層６との間のｐｎ接合のビルトイン電圧Φbは、６．８７×１０-1Ｖである。また、上記（３）式より、ｎバッファ層５と埋め込みｐ層６との間のｐｎ接合のビルトイン空乏層の幅Ｘｎは、０．９４５μｍである。
　次に、実施の形態６にかかる半導体装置の製造方法の一例を説明する。実施の形態６にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法において、埋め込みｐ層６の形成後（ステップＳ４）、ステップＳ５において、ｎ-半導体基板の裏面にｎ+カソード層１４の形成領域が開口したレジストマスクを形成し、このレジストマスクをマスクとして活性領域１０にｎ+カソード層１４を形成する。さらに、ｎ+カソード層１４を形成するためのレジストマスクを除去した後、ステップＳ６の熱処理前に、ｐ-領域１６の形成領域が開口したレジストマスクを形成し、このレジストマスクをマスクとしてエッジ終端構造部１１にｐ-領域１６を形成する。その後、ステップＳ６の熱処理において、イオン注入によって注入された不純物を一括して活性化させればよい。実施の形態６にかかる半導体装置の製造方法のｎ+カソード層１４およびｐ-領域１６の形成方法以外の工程は、実施の形態１にかかる半導体装置の製造方法と同様である。
　以上、説明したように、実施の形態６によれば、実施の形態１～５と同様の効果を得ることができる。また、実施の形態６によれば、エッジ終端構造部にｎ+カソード層を設けずに、ｐ-領域とカソード電極との接合を形成することにより、実施の形態５と同様の効果を得ることができる。
（実施の形態７）
　次に、実施の形態７にかかる半導体装置の構造について説明する。図１４は、実施の形態７にかかる半導体装置の構造を示す断面図である。図１５～１７は、実施の形態７にかかる半導体装置の埋め込みｐ層の平面パターンの一例を示す平面図である。図１５～１７には、基板裏面のｎ+カソード層４に基板おもて面側から投射したアノードコンタクトの端部３ａの位置を点線で示す（図２１，２２においても同様）。実施の形態７にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、埋め込みｐ層２６を選択的に設けることにより、アノードコンタクトの端部３ａよりも内側の部分の表面積Ａ１０に対する、埋め込みｐ層２６の表面積の占有面積Ａ１１の面積比率（＝Ａ１１／Ａ１０）を所定範囲に設定している点である。
　アノードコンタクトの端部３ａよりも内側の部分の表面積Ａ１０に対する、埋め込みｐ層２６の表面積の占有面積Ａ１１の面積比率は、９０％以上９８％以下であるのがよく、望ましくは９２％以上９６％以下であるのがよい。これにより、低過渡ＶF（オン電圧）とソフトリカバリー特性とを両立することができる。アノードコンタクトの端部３ａよりも内側の部分の表面積Ａ１０とは、活性領域１０の表面積である。埋め込みｐ層２６の表面積の占有面積Ａ１１とは、埋め込みｐ層２６の総表面積である。埋め込みｐ層２６のパターンの最もエッジ終端構造部１１側の端部２６ａは、実施の形態１と同様に、アノードコンタクトの端部３ａよりも第１長さｔ１だけ内側（ＦＷＤセルの中央部側）に位置するのが好ましい。この第１長さｔ１は、例えば、少数キャリアの拡散長Ｌhに相当する５０μｍ程度とするのが望ましい。
　埋め込みｐ層２６の平面パターンは、例えば、ストライプ状、略矩形や略ドットを所定間隔で規則的に並べたマトリクス状（すなわち埋め込みｐ層２６を格子状に開口した形状：図１５）、埋め込みｐ層２６を所定間隔で規則的に略矩形や略ドットのマトリクス状に開口した形状（図１６）、および任意の形状を任意に並べたモザイク状など、設計条件に合わせて種々変更可能である。また、埋め込みｐ層２６の平面パターンは、例えば、実施の形態１と同様の平面形状、すなわち活性領域１０の中央全面に略矩形状の１つの埋め込みｐ層２６を一様に形成し、活性領域１０において埋め込みｐ層２６の周囲に埋め込みｐ層２６のない領域を略矩形枠状に設けた形状であってもよい。この場合、埋め込みｐ層２６の周囲の、埋め込みｐ層２６のない領域の幅を、上記面積比率を実現可能な第１長さｔ１とすればよい。
　埋め込みｐ層２６が一様に形成されている場合、順方向バイアス時に、ｎ+カソード層４からｎ-ドリフト領域１への電子の注入が阻害され、伝導度変調が生じにくくなるため、過渡的な順方向電圧が増加する虞がある。過渡的な順方向電圧とは、次のとおりである。図１８は、ＦＷＤの電圧波形を示す特性図である。図１８に示すように、電流阻止時の逆バイアス（例えば電源電圧６００Ｖ以上）から順方向バイアスに転じて導通状態に移るときに、ｎ-ドリフト領域１にキャリアが蓄積される過程で一時的に順方向電圧ＶF（アノード・カソード間電圧ＶAK）の電圧降下が大きくなる（例えば数１０Ｖ程度）。その後、キャリアの蓄積が完了して定常状態となり、順方向電圧ＶFが定常値（例えば１Ｖ～３Ｖ程度）に収束する。この逆バイアスから順方向バイアスに転じて導通状態に移る過程において過渡的に増加する順方向電圧ＶFを、過渡的な順方向電圧（以下、過渡ＶFとする）とする。
　この過渡ＶFが大きい場合、インバータ等の実機動作時に電気的損失およびそれによる素子温度の増加につながるため、過渡ＶFは小さいのが望ましい。そこで、埋め込みｐ層２６を形成する際に、埋め込みｐ層２６の一部を除去して開口部（抜き）を形成する。これにより、順方向バイアス時に、電子がｎ+カソード層４から、埋め込みｐ層２６に阻害されることなく開口部を通ってｎ-ドリフト領域１に注入される。すなわち、埋め込みｐ層２６の開口部は、ｎ+カソード層４からｎ-ドリフト領域１に注入される電子の経路となる。埋め込みｐ層２６の開口部の平面形状は、図１５に示すように、例えば第４長さ（幅）Ｌ１の略矩形をマトリクス状に残すことで形成される幅ｔ４の格子状であってもよいし、図１６に示すように、例えば第４長さＬ１の間隔で規則的に直径ｔ５のドットを並べたマトリクス状であってもよい。
　また、図１７のように、活性領域１０の中央全面に第４長さ（幅）Ｌ１の１つの略矩形状の埋め込みｐ層２６を一様に形成した場合には、埋め込みｐ層２６の開口部は、埋め込みｐ層２６の周囲を囲む略矩形枠状とすればよい。すなわち、ｎ+カソード層４からｎ-ドリフト領域１へ注入される電子が通る経路となる開口部を、埋め込みｐ層２６の内部ではなく、埋め込みｐ層２６の周囲に形成することと等価である。この場合、埋め込みｐ層２６の開口部の幅（すなわち第１長さｔ１）は、少数キャリアの拡散長Ｌhまたは５０μｍよりもさらに広くしてもよい。このように埋め込みｐ層２６に開口部を形成することにより、アノードコンタクトの端部３ａよりも内側の部分の表面積Ａ１０に対する、ｎ+カソード層４からｎ-ドリフト領域１への電子の注入を阻害しない領域の表面積の占有面積（＝Ａ１０－Ａ１１）を所定範囲で確保する。
　順方向バイアス時、ｐ+アノード層２からｎ-ドリフト領域１に注入された正孔は、埋め込みｐ層２６内で電圧降下を発生させ、埋め込みｐ層２６の内部を移動して埋め込みｐ層２６の開口部に達し、ｎ+カソード層４へと通り抜ける。この電圧降下が埋め込みｐ層２６とｎ+カソード層４との間のｐｎ接合の内蔵電位を超えたときに、ｎ+カソード層４から埋め込みｐ層２６に電子が注入される。このとき、埋め込みｐ層２６の基板裏面に水平な方向の長さ（第４長さＬ１）が十分に長くない場合、ｐ+アノード層２からｎ-ドリフト領域１に注入された正孔の基板裏面に水平な方向の移動距離が少ないことで電圧降下が小さくなり、ｎ+カソード層４から埋め込みｐ層２６に電子が注入されにくくなる。これが、過渡ＶFの増加や、Ｉ－Ｖ波形の飛びの原因となり得る。
　図１７のようにｎ+カソード層４からｎ-ドリフト領域１へ注入される電子が通る経路となる開口部を埋め込みｐ層２６の周囲に設ける場合、埋め込みｐ層２６の基板裏面に水平な方向の長さが十分に保たれる。このため、図１７のようにｎ+カソード層４からｎ-ドリフト領域１へ注入される電子が通る経路となる開口部を埋め込みｐ層２６の周囲に設けることで、当該開口部を埋め込みｐ層２６の内部に選択的に設けた場合に比べて、過渡ＶFの増加や、Ｉ－Ｖ波形の飛びを抑制しやすくなる。また、図１７のようにｎ+カソード層４からｎ-ドリフト領域１へ注入される電子が通る経路となる開口部を埋め込みｐ層２６の周囲に設ける場合、アノードコンタクトの端部３ａよりも内側の部分の表面積Ａ１０に対して、埋め込みｐ層２６の総表面積比が５０％以上であれば、逆回復時のソフトリカバリー効果が十分に得られる。この場合、アノードコンタクトの端部３ａを基板裏面に投射したときの位置と埋め込みｐ層２６の端部２６ａとの間隔（すなわち第１長さｔ１）は、埋め込みｐ層２６の表面積の占有面積Ａ１１の面積比率を５０％以上とすることができる長さであればよく、例えば２０００μｍ以下であればよい。
　図１５～１７において、埋め込みｐ層２６の基板裏面に水平な方向の長さ（第４長さ）Ｌ１は、埋め込みｐ層２６の不純物濃度にもよるが、例えば、次のように算出可能である。電流密度Ｊ、電荷素量ｑ、正孔移動度μ、埋め込みｐ層２６の厚さｄ、埋め込みｐ層２６の不純物濃度Ｎｐ、埋め込みｐ層２６とｎ+カソード層４との間のｐｎ接合の内蔵電位Ｖｂｉとした場合、埋め込みｐ層２６の基板裏面に水平な方向の長さＬ１は、下記（５）式を満たす。
　Ｌ１＝｛（ｑ・μ・ｄ・Ｎｐ・Ｖｂｉ）／Ｊ｝1/2　・・・（５）
　例えば、室温（３００Ｋ）での正孔移動度を４９５（ｃｍ2／Ｖｓ）、カソードｐ層厚さを１μｍ、カソードｐ層のｐ型不純物濃度を１×１０17／ｃｍ3、伝導度変調が十分生じるべき電流密度Ｊを１Ａ／ｃｍ2、と仮定した場合、上記（５）式より、埋め込みｐ層２６の基板裏面に水平な方向の長さＬ１は約２５０μｍとなる。このため、埋め込みｐ層２６の基板裏面に水平な方向の長さＬ１が２５０μｍ以上であれば、過渡ＶFを小さくすることができる。したがって、埋め込みｐ層２６の基板裏面に水平な方向の長さＬ１は、下記（６）式を満たせばよい。
　Ｌ１≧｛（ｑ・μ・ｄ・Ｎｐ・Ｖｂｉ）／Ｊ｝1/2　・・・（６）
　次に、実施の形態７にかかる半導体装置の製造方法について説明する。実施の形態７にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、埋め込みｐ層２６を形成する際に、イオン注入用マスクとして、埋め込みｐ層２６の平面パターンが形成されたマスクを用いる点である。具体的には、まず、実施の形態１のステップＳ１～Ｓ３と同様に、おもて面素子構造の形成からｎバッファ層５までの工程を行う。次に、ｎ-半導体基板の裏面にｎ+カソード層４を形成する。ｎ+カソード層４の形成方法は実施の形態１と同様である。
　次に、フォトリソグラフィにより、ｎ-半導体基板の裏面に、埋め込みｐ層２６の形成領域が開口したレジストマスクを形成する。このレジストマスクによって、例えば、エッジ終端構造部１１と、活性領域１０の、アノードコンタクトホールの端部よりも第１長さｔ１だけ内側までの部分とが覆われる。また、このレジストマスクには、アノードコンタクトホールの端部よりも内側の部分に、埋め込みｐ層２６のパターンが形成される。次に、レジストマスクをマスクとして、ｎ-半導体基板の裏面に例えばボロンなどのｐ型不純物をイオン注入して埋め込みｐ層２６を形成する。
　ｎ+カソード層４、ｎバッファ層５および埋め込みｐ層２６を形成する順番は種々入れ替え可能であり、実施の形態１と同様に、ｎバッファ層５、埋め込みｐ層２６およびｎ+カソード層４の順に形成してもよい。次に、実施の形態１のステップＳ６と同様に、イオン注入で注入した不純物を一括して熱拡散する。一括熱処理に代えて、イオン注入により不純物を注入するごとに、注入された不純物を熱拡散させてもよい。その後、実施の形態１のステップＳ７～Ｓ１０と同様に、アノード電極３の形成からカソード電極７の形成までの工程を行うことで、図１４に示すＦＷＤが完成する。
　以上、説明したように、実施の形態７によれば、実施の形態１～６と同様の効果を得ることができる。また、実施の形態７によれば、アノードコンタクトの端部３ａよりも内側に所定の面積比率で埋め込みｐ層２６を設けることで、埋め込みｐ層の面積比率を最適化することにより、ソフトリカバリーで、かつ過渡ＶFの低い半導体装置を提供することができる。また、上記特許文献１の構造では、ｐｎｐｎ構造部分の伝導度変調が遅いため、ＦＷＤのターンオン時に大きな過渡オン電圧を生じる。これによって、ＦＷＤのスイッチング損失が増加することはもちろん、対向アームのＩＧＢＴのターンオフ時のサージ電圧が大きくなるという問題があるが、本発明によれば、ソフトリカバリー化と低い過渡ＶFとを両立することができるため、上記特許文献１の構造で生じる問題は生じない。
（実施の形態８）
　次に、実施の形態８にかかる半導体装置の構造について説明する。図１９は、実施の形態８にかかる半導体装置の構造を示す断面図である。実施の形態８にかかる半導体装置が実施の形態７にかかる半導体装置と異なる点は、基板裏面からプロトンの多段照射により形成されてなる、基板裏面からの深さが異なる複数のｎバッファ層１５を設けている点である。ｎバッファ層１５の構成は実施の形態４と同様である。すなわち、例えばプロトンの３段照射によりｎバッファ層１５を形成する場合、ｎバッファ層１５は、ｎ-半導体基板の裏面から深い側から浅い側へ順にｎバッファ層１５ａ～１５ｃが配置されてなる。
　実施の形態８にかかる半導体装置の製造方法は、実施の形態４にかかる半導体装置の製造方法において埋め込みｐ層２６を形成する際に、実施の形態７と同様に、アノードコンタクトホールの端部よりも内側の部分に埋め込みｐ層２６の平面パターンが形成されたイオン注入用マスクを用いればよい。実施の形態８にかかる半導体装置の製造方法の埋め込みｐ層２６の形成工程以外の工程は、実施の形態４にかかる半導体装置の製造方法と同様である。
　以上、説明したように、実施の形態８によれば、実施の形態１～７と同様の効果を得ることができる。
（実施の形態９）
　次に、実施の形態９にかかる半導体装置の構造について説明する。図２０は、実施の形態９にかかる半導体装置の構造を示す断面図である。図２１は、図２０の埋め込みｐ層の平面パターンの一例を示す平面図である。図２１には、埋め込みｐ層（以下、第１，２埋め込みｐ層とする）２６，３６を所定間隔で規則的に並べたマトリクス状に配置した一例を示す。実施の形態９にかかる半導体装置が実施の形態７にかかる半導体装置と異なる点は、エッジ終端構造部１１にも第２埋め込みｐ層３６を選択的に設け、アノードコンタクトの端部３ａよりも外側の部分の表面積Ａ２０に対する、エッジ終端構造部１１の第２埋め込みｐ層３６の表面積の占有面積Ａ２１の面積比率（＝Ａ２１／Ａ２０）を所定範囲に設定している点である。
　具体的には、アノードコンタクトの端部３ａよりも外側の部分の表面積Ａ２０に対する、エッジ終端構造部１１の第２埋め込みｐ層３６の表面積の占有面積Ａ２１の面積比率は、アノードコンタクトの端部３ａよりも内側の部分の表面積Ａ１０に対する、第１埋め込みｐ層２６の表面積の占有面積Ａ１１の面積比率よりも大きい。これにより、ダイナミックなアバランシェが生じた場合のエッジ終端構造部１１の耐圧が活性領域１０の耐圧よりも高くなる。この結果、逆回復時のアバランシェも活性領域１０の耐圧が主体となるため、逆回復時に、アノードコンタクトの端部３ａでの電流集中を回避することができ、破壊耐量を向上させることができる。
　具体的には、矩形状のアノードコンタクトの端部３ａ（活性領域１０）とエッジ終端構造部１１との境界付近からエッジ終端構造部１１にわたって、アノードコンタクトの端部３ａを跨ぐように、第２埋め込みｐ層３６が配置されている。第２埋め込みｐ層３６は、アノードコンタクトの端部３ａの内側の第１埋め込みｐ層２６よりも、開口部の幅ｔ６が広く、かつ基板裏面に水平な方向の長さＬ２が短い（ｔ６＞ｔ４、かつＬ２＜Ｌ１）。第１埋め込みｐ層２６の構成は、例えば実施の形態７と同様である。このようにエッジ終端構造部１１に第２埋め込みｐ層３６を設けることで、さらに、低過渡ＶF化およびソフトリカバリー化を図ることができる。
　以上、説明したように、実施の形態９によれば、実施の形態１～８と同様の効果を得ることができる。
（実施の形態１０）
　次に、実施の形態１０にかかる半導体装置の構造について説明する。図２２は、実施の形態１０にかかる半導体装置の構造を示す平面図である。図２２には、埋め込みｐ層の平面パターンの一例を示す。実施の形態１０にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、矩形状のアノードコンタクトの端部３ａの４つのコーナー部に、それぞれ、アノードコンタクトの端部３ａとエッジ終端構造部１１との境界付近を跨ぐように第２埋め込みｐ層４６を配置した点である。第２埋め込みｐ層４６は、アノードコンタクトの端部３ａの内側の埋め込みｐ層（以下、第１埋め込みｐ層とする）６に接する。
　実施の形態１０においては、ダイナミックなアバランシェが生じた場合のエッジ終端構造部１１の耐圧がアノードコンタクトの端部３ａのコーナー部で低くなるものの、順方向バイアス時の伝導度変調は、アノードコンタクトの端部３ａのコーナー部で生じにくくなる。ダイナミックアバランシェ時にｐ+アノード層２からｎ-ドリフト領域１に注入される正孔は、静電ポテンシャルにしたがいアノードコンタクトの端部３ａで囲まれたアノード電極３の接触面に流れる。一方、エッジ終端構造部１１に蓄積されたキャリアは、アノードコンタクトの端部３ａのコーナー部での蓄積量が少なくなっている。このため、順方向導通時におけるアノードコンタクトの端部３ａのコーナー部への電流集中は緩和され、その結果、逆回復時におけるアノードコンタクトの端部３ａのコーナー部への電流集中も緩和できる。
　以上、説明したように、実施の形態１０によれば、実施の形態１～９と同様の効果を得ることができる。
（実施例１）
　次に、過渡ＶF（オン電圧）および逆回復時のサージ電圧と埋め込みｐ層の面積比率との関係について検証した。図２３は、実施例１にかかる半導体装置の過渡的な順方向電圧および逆回復時のサージ電圧と埋め込みｐ層の面積比率との関係を示す特性図である。上述した実施の形態７にかかる半導体装置の製造方法にしたがい、埋め込みｐ層の面積比率を種々変更したＦＷＤ（以下、実施例１とする）を作製し、過渡ＶF（オン電圧）および逆回復時のサージ電圧を測定した結果を図２３に示す。実施例１は、耐圧を１２００Ｖとし、定格電流を１００Ａとし、電源電圧Ｖｃｃを９００Ｖとし、ジャンクション（ｐｎ接合部）温度Ｔｊを室温（例えば２５℃）とした。
　埋め込みｐ層２６の表面積の占有面積Ａ１１が高い場合、ソフトリカバリー化は容易であるが、過渡オン電圧（過渡的な順方向電圧）が大きくなる。一方、埋め込みｐ層２６の表面積の占有面積Ａ１１が低い場合、過渡オン電圧は低いが、ソフトリカバリー化が難しい。図２３に示す結果より、アノードコンタクトの端部３ａよりも内側の部分の表面積Ａ１０に対する埋め込みｐ層２６の表面積の占有面積Ａ１１の面積比率が９０％以上９８％以下、望ましくは９２％以上９６％以下としたときに、過渡ＶFを低くすることができ、かつソフトリカバリーとすることができることが確認された。
　過渡ＶFが１００Ｖ以下であり、かつサージ電圧が１１７０Ｖ以下である場合を、低過渡ＶFとソフトリカバリーとを両立可能としている。過渡ＶFを１００Ｖ以下とした理由は、１００Ｖを超えると、インバータ動作時の電気的損失が増加するためである。サージ電圧を１１７０Ｖ以下とした理由は、サージ電圧がダイオードに与える電気的負荷によるダメージを軽減するためである。
（実施の形態１１）
　次に、実施の形態１１にかかる半導体装置の製造方法について説明する。図２４は、実施の形態１１にかかる半導体装置の製造方法の概要を示すフローチャートである。実施の形態１１にかかる半導体装置の製造方法が実施の形態４にかかる半導体装置の製造方法と異なる点は、おもて面保護膜の形成後に、基板裏面側に行う各プロセス（以下、裏面形成プロセスとする）を行う点である。
　具体的には、まず、ｎ-ドリフト領域１となるｎ-半導体基板のおもて面側におもて面素子構造およびアノード電極３を形成した後（ステップＳ７１，７２）、ｎ-半導体基板のおもて面側にパッシベーション保護膜を形成する（ステップＳ７３）。おもて面素子構造の形成方法、アノード電極３の形成方法およびパッシベーション保護膜の形成方法は実施の形態１と同様である。次に、ｎ-半導体基板の裏面を研削してｎ-半導体基板の厚さを薄くする（ステップＳ７４）。次に、実施の形態４と同様に、ｎ-半導体基板の裏面から異なる飛程で例えば３回のプロトン照射を行うことにより、基板裏面からの深さの異なるｎバッファ層１５ａ～１５ｃを形成する（ステップＳ７５）。次に、例えば炉アニールにより、ｎ-半導体基板に注入されたプロトンを活性化させる（ステップＳ７６）。次に、ｎ-半導体基板の裏面全体に例えばリンなどのｎ型不純物をイオン注入し、ｎ+カソード層４を形成する（ステップＳ７７）。
　次に、ｎ-半導体基板の裏面に、埋め込みｐ層６の形成領域が開口したレジストマスクを形成する。次に、レジストマスクをマスクとして、基板裏面からｎ+カソード層４よりも深く、かつｎバッファ層１５ｃよりも浅い位置に埋め込みｐ層６を形成する（ステップＳ７８）。次に、レジストマスクを除去した後、ｎ-半導体基板の裏面側をレーザーアニールしてｎ+カソード層４を活性化させる（ステップＳ７９）。次に、ｎ-ドリフト領域１のキャリアのライフタイムを制御する照射工程およびアニール工程を行う（ステップＳ８０、Ｓ８１）。ステップＳ８０、Ｓ８１のライフタイム制御方法は実施の形態１と同様である。その後、ｎ-半導体基板の裏面にカソード電極７を形成することで（ステップＳ８２）、図８に示すＦＷＤが完成する。
　以上、説明したように、実施の形態１１によれば、実施の形態１～４と同様の効果を得ることができる。
（実施の形態１２）
　次に、実施の形態１２にかかる半導体装置の製造方法について説明する。図２５は、実施の形態１２にかかる半導体装置の製造方法の概要を示すフローチャートである。実施の形態１２にかかる半導体装置の製造方法が実施の形態１１にかかる半導体装置の製造方法と異なる点は、ｎ+カソード層４および埋め込みｐ層６を活性化させるためのレーザーアニール後に、炉アニールによりｎバッファ層１５ａ～１５ｃを活性化させる点である。
　具体的には、まず、実施の形態１１と同様に、おもて面素子構造の形成からｎバッファ層１５ａ～１５ｃの形成までの工程を行う（ステップＳ９１～Ｓ９５）。次に、実施の形態１１と同様に、ｎ+カソード層４の形成から、ｎ+カソード層４および埋め込みｐ層６を活性化させるためのレーザーアニールまでの工程を行う（ステップＳ９６～Ｓ９８）。次に、炉アニールによりｎバッファ層１５ａ～１５ｃを活性化させる（ステップＳ９９）。その後、実施の形態１１と同様に、ライフタイム制御からカソード電極７の形成までの工程を行うことで（ステップＳ１００～Ｓ１０２）、図８に示すＦＷＤが完成する。
　以上、説明したように、実施の形態１２によれば、実施の形態１～４，１１と同様の効果を得ることができる。
（実施の形態１３）
　次に、実施の形態１３にかかる半導体装置の製造方法について説明する。図２６は、実施の形態１３にかかる半導体装置の製造方法の概要を示すフローチャートである。実施の形態１３にかかる半導体装置の製造方法が実施の形態１１にかかる半導体装置の製造方法と異なる点は、ｎ+カソード層４および埋め込みｐ層６を活性化させるためのレーザーアニール後に、プロトン照射によりｎバッファ層１５ａ～１５ｃを形成し、その後炉アニールによりｎバッファ層１５ａ～１５ｃを活性化させる点である、
　具体的には、まず、実施の形態１１と同様に、おもて面素子構造の形成からｎ-半導体基板の裏面を研削するまでの工程を行う（ステップＳ１１１～Ｓ１１４）。次に、実施の形態１１と同様に、ｎ+カソード層４の形成から、ｎ+カソード層４および埋め込みｐ層６を活性化させるためのレーザーアニールまでの工程を行う（ステップＳ１１５～Ｓ１１７）。次に、基板裏面からプロトンの多段照射により、基板裏面からの深さの異なるｎバッファ層１５ａ～１５ｃを形成する（ステップＳ１１８）。ｎバッファ層１５ａ～１５ｃの形成方法は実施の形態４と同様である。次に、炉アニールによりｎバッファ層１５ａ～１５ｃを活性化させる（ステップＳ１１９）。その後、実施の形態１１と同様に、ライフタイム制御からカソード電極７の形成までの工程を行うことで（ステップＳ１２０～Ｓ１２２）、図８に示すＦＷＤが完成する。
　次に、実施の形態１３にかかる半導体装置の製造方法により作製された半導体装置のｎ-ドリフト領域１およびｎバッファ層１５の不純物濃度について検証した。図２８は、実施例２にかかる半導体装置の基板裏面側の不純物濃度分布を示す特性図である。上述した実施の形態１３にかかる半導体装置の製造方法にしたがってＦＷＤ（以下、実施例２とする）を作製し、ｎ-ドリフト領域１およびｎバッファ層１５の不純物濃度を測定した結果を図２８に示す。図２８には、基板裏面から最も深い位置に配置された１段のｎバッファ層１５ａの、基板裏面側からの深さ方向の不純物濃度（ドナー濃度）分布を示す。図２８の横軸の始点は、ｎ-ドリフト領域１の、ｎバッファ層１５ａ，１５ｂ間に挟まれた部分と、ｎバッファ層１５ａとの界面である。
　すなわち、図２８には、プロトンの多段照射により形成された１段のｎバッファ層１５ａの基板裏面側から基板おもて面側へ向かう方向のドナー濃度分布を示している。ｎバッファ層１５ａの不純物濃度ピークよりも深い部分において一様な不純物濃度分布を示す部分は、ｎ-ドリフト領域１の、ｎバッファ層１５ａよりも基板おもて面側の部分である。また、図２８には、比較として、ステップＳ１１７の基板裏面側のレーザーアニールを行わずに作製したＦＷＤ（以下、比較例とする）の、実施例２と同様の深さにおける不純物濃度分布を示す。比較例の製造方法は、ステップＳ１１７のレーザーアニールを行わない以外は実施例２の製造方法と同様である。
　図２８に示す結果より、比較例（レーザーアニールなし）では、ｎ-ドリフト領域１の、ｎバッファ層１５ａ，１５ｂ間に挟まれた部分の不純物濃度が、ｎバッファ層１５ａの不純物濃度ピークよりも深い部分において一様な不純物濃度分布を示す部分（ｎ-ドリフト領域１）の不純物濃度よりも高いことが確認された。それに対して、実施例２（レーザーアニールあり）においては、ｎ-ドリフト領域１とｎバッファ層１５ａとの界面における不純物濃度と、ｎバッファ層１５ａの不純物濃度ピークよりも深い部分において一様な不純物濃度分布を示す部分（ｎ-ドリフト領域１）における不純物濃度とがほぼ等しい。すなわち、ｎ-ドリフト領域１の不純物濃度を変動させることなく、ｎバッファ層１５を形成することができることが確認された。
　これらの結果から、ステップＳ１１７の基板裏面側のレーザーアニールを行った後に、ステップＳ１１８、Ｓ１１９のプロトン照射および活性化アニールを行うことにより、図２８に示すように、ドナー濃度の変動をなくすことができることが確認された。
　以上、説明したように、実施の形態１３によれば、実施の形態１～４，１１，１２と同様の効果を得ることができる。
（実施の形態１４）
　次に、実施の形態１４にかかる半導体装置の製造方法について説明する。図２７は、実施の形態１４にかかる半導体装置の製造方法の概要を示すフローチャートである。実施の形態１４にかかる半導体装置の製造方法が実施の形態１３にかかる半導体装置の製造方法と異なる点は、埋め込みｐ層６を形成した後に、ｎ+カソード層４を形成する点である。
　具体的には、まず、実施の形態１３と同様に、おもて面素子構造の形成からｎ-半導体基板の裏面を研削するまでの工程を行う（ステップＳ１３１～Ｓ１３４）。次に、埋め込みｐ層６を形成した後に（ステップＳ１３５）、ｎ+カソード層４を形成する（ステップＳ１３６）。埋め込みｐ層６の形成方法、およびｎ+カソード層４の形成方法は実施の形態１３と同様である。次に、実施の形態１３と同様に、ｎ+カソード層４および埋め込みｐ層６を活性化させるためのレーザーアニールから、カソード電極７の形成までの工程を行うことで（ステップＳ１３７～Ｓ１４２）、図８に示すＦＷＤが完成する。
　以上、説明したように、実施の形態１４によれば、実施の形態１～４，１１～１３と同様の効果を得ることができる。
　以上において本発明は種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。上述した各実施の形態では、電子線照射によりキャリアのライフタイムを制御しているが、これに限らず、例えば白金（Ｐｔ）などの金属を拡散させたり、プロトンやヘリウム（Ｈｅ）など電子線以外の粒子線を半導体基板に照射することによりキャリアのライフタイムを制御してもよい。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
　以上のように、本発明にかかる半導体装置は、電力変換装置などに使用されるパワー半導体装置に有用である。
　１　ｎ-ドリフト領域
　１ａ　ｎ-半導体基板の側面
　２　ｐ+アノード層
　３　アノード電極
　３ａ　アノードコンタクトの端部
　４，１４　ｎ+カソード層
　５，１５，１５ａ～１５ｃ　ｎバッファ層
　６　埋め込みｐ層
　６ａ　埋め込みｐ層の端部
　７　カソード電極
　９　層間絶縁膜
　１０　活性領域
　１１　エッジ終端構造部
　１４ａ　ｎ+カソード層の端部
　１６　ｐ-領域
　１６ａ　ｐ-領域の外周端部
　１６ｂ　ｐ-領域の内周端部

Claims (10)

  1. 　第１導電型の第１半導体領域と、
    　前記第１半導体領域の一方の面の表面層に選択的に設けられた第２導電型の第２半導体領域と、
    　前記第２半導体領域に接する第１電極と、
    　前記第１半導体領域の他方の面の表面層に設けられた、前記第１半導体領域よりも不純物濃度が高い第１導電型の第３半導体領域と、
    　前記第１半導体領域の内部の、前記第１半導体領域の他方の面から前記第３半導体領域よりも深い位置に設けられた第２導電型の第４半導体領域と、
    　前記第３半導体領域に接する第２電極と、
    　を備え、
    　前記第４半導体領域の端部は、前記第１半導体領域の側面よりも内側に位置することを特徴とする半導体装置。
  2. 　前記第４半導体領域の端部は、前記第２半導体領域と前記第１電極との接合部の端部よりも内側に位置することを特徴とする請求項１に記載の半導体装置。
  3. 　前記第１半導体領域の内部の、前記第１半導体領域の他方の面から前記第３半導体領域よりも深い位置まで設けられた、前記第１半導体領域よりも不純物濃度が高く、かつ前記第３半導体領域よりも不純物濃度が低い第１導電型の第５半導体領域をさらに備え、
    　前記第３半導体領域の端部は、前記接合部の端部よりも内側に位置し、
    　前記第３半導体領域の外側で、前記第５半導体領域と前記第２電極とのショットキー接合が形成されていることを特徴とする請求項２に記載の半導体装置。
  4. 　前記第３半導体領域の外側の前記第５半導体領域の内部に、前記第３半導体領域および前記第４半導体領域と離れて設けられた第２導電型の第６半導体領域をさらに備えることを特徴とする請求項３に記載の半導体装置。
  5. 　前記第５半導体領域は、複数回のプロトン照射により形成されてなる領域であり、前記第１半導体領域の他方の面から異なる深さで複数配置されていることを特徴とする請求項３または４に記載の半導体装置。
  6. 　主電流が流れる活性領域の表面積に対する、前記第４半導体領域の表面積の占有面積比率は、９０％以上９８％以下であることを特徴とする請求項１に記載の半導体装置。
  7. 　主電流が流れる活性領域の表面積に対する、前記第４半導体領域の表面積の占有面積比率のうち、前記第１電極と前記第２半導体領域とが接触する領域の接触端部を、前記一方の面側から前記他方の面に投射した接触端部位置に対して、前記接触端部位置よりも内周側における前記占有面積比は、前記接触端部位置よりも外周側の前記占有面積比よりも高いことを特徴とする請求項１に記載の半導体装置。
  8. 　前記第１電極と前記第２半導体領域とが接触する領域の接触端部を前記一方の面側から前記他方の面に投射した接触端部位置よりも内周側に位置する前記第４半導体領域の、前記他方の面に水平な方向の長さは２５０μｍ以上であることを特徴とする請求項１に記載の半導体装置。
  9. 　前記第１電極と前記第２半導体領域とが接触する領域の接触端部を前記一方の面側から前記他方の面に投射した接触端部位置よりも内周側に位置する前記第４半導体領域の、前記他方の面に水平な方向の長さＬ１は、前記半導体装置の主電流の電流密度Ｊ、電荷素量ｑ、正孔移動度μ、前記第４半導体領域の深さ方向の厚さｄ、前記第４半導体領域の不純物濃度Ｎｐ、前記第４半導体領域と前記第３半導体領域との間のｐｎ接合の内蔵電位Ｖｂｉとして、
    　Ｌ１≧｛（ｑ・μ・ｄ・Ｎｐ・Ｖｂｉ）／Ｊ｝1/2
    を満たすことを特徴とする請求項１に記載の半導体装置。
  10. 　前記第１電極と前記第２半導体領域とが接触する領域の接触端部を前記一方の面側から前記他方の面に投射した接触端部位置よりも内周側に前記第４半導体領域が位置されており、
    　前記接触端部位置と前記第４半導体領域の端部とが離間する離間部の間隔は２０００μｍ以下であることを特徴とする請求項１に記載の半導体装置。
PCT/JP2014/057397 2013-03-25 2014-03-18 半導体装置 WO2014156849A1 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
EP14774672.1A EP2980856B1 (en) 2013-03-25 2014-03-18 Semiconductor device and method of manufacturing the same
KR1020157021183A KR102197376B1 (ko) 2013-03-25 2014-03-18 반도체 장치
JP2015508373A JP6028852B2 (ja) 2013-03-25 2014-03-18 半導体装置
CN201480007500.6A CN104969360B (zh) 2013-03-25 2014-03-18 半导体装置
US14/821,571 US9773923B2 (en) 2013-03-25 2015-08-07 Semiconductor device
US15/686,148 US9893211B2 (en) 2013-03-25 2017-08-24 Semiconductor device manufacturing method
US15/889,098 US10374102B2 (en) 2013-03-25 2018-02-05 Semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013-061508 2013-03-25
JP2013061508 2013-03-25

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US14/821,571 Continuation US9773923B2 (en) 2013-03-25 2015-08-07 Semiconductor device

Publications (1)

Publication Number Publication Date
WO2014156849A1 true WO2014156849A1 (ja) 2014-10-02

Family

ID=51623829

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2014/057397 WO2014156849A1 (ja) 2013-03-25 2014-03-18 半導体装置

Country Status (6)

Country Link
US (3) US9773923B2 (ja)
EP (1) EP2980856B1 (ja)
JP (1) JP6028852B2 (ja)
KR (1) KR102197376B1 (ja)
CN (1) CN104969360B (ja)
WO (1) WO2014156849A1 (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016129041A1 (ja) * 2015-02-09 2016-08-18 三菱電機株式会社 半導体装置
JP2016162897A (ja) * 2015-03-02 2016-09-05 株式会社豊田中央研究所 ダイオード及びそのダイオードを内蔵する逆導通ｉｇｂｔ
JPWO2016120999A1 (ja) * 2015-01-27 2017-04-27 三菱電機株式会社 半導体装置
WO2017086018A1 (ja) * 2015-11-16 2017-05-26 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2017146148A1 (ja) * 2016-02-23 2017-08-31 富士電機株式会社 半導体装置
WO2019013286A1 (ja) * 2017-07-14 2019-01-17 富士電機株式会社 半導体装置
US10651299B2 (en) 2016-11-17 2020-05-12 Fuji Electric Co., Ltd. Semiconductor device
US11081410B2 (en) 2018-10-30 2021-08-03 Fuji Electric Co., Ltd. Method of manufacturing semiconductor device
US11088290B2 (en) 2018-02-16 2021-08-10 Fuji Electric Co., Ltd. Semiconductor apparatus
US11393812B2 (en) 2017-12-28 2022-07-19 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
US11476249B2 (en) 2018-03-15 2022-10-18 Fuji Electric Co., Ltd. Semiconductor device

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105552115B (zh) 2009-11-02 2019-10-29 富士电机株式会社 半导体器件以及用于制造半导体器件的方法
WO2016051973A1 (ja) * 2014-10-03 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6356592B2 (ja) * 2014-12-17 2018-07-11 トヨタ自動車株式会社 ショットキーバリアダイオードとその製造方法
CN105405870A (zh) * 2015-12-03 2016-03-16 厦门元顺微电子技术有限公司 一种快速软恢复二极管的制作方法
JP6846119B2 (ja) * 2016-05-02 2021-03-24 株式会社 日立パワーデバイス ダイオード、およびそれを用いた電力変換装置
DE102016114264A1 (de) * 2016-08-02 2018-02-08 Infineon Technologies Ag Herstellungsverfahren einschliesslich einer aktivierung von dotierstoffen und halbleitervorrichtungen mit steilen übergängen
CN106298970A (zh) * 2016-08-12 2017-01-04 无锡橙芯微电子股份有限公司 一种高压快速软恢复二极管及其制造方法
CN106298512B (zh) * 2016-09-22 2024-05-14 全球能源互联网研究院 一种快恢复二极管及其制备方法
JP7077648B2 (ja) * 2017-02-16 2022-05-31 富士電機株式会社 半導体装置
US10424677B2 (en) * 2017-08-31 2019-09-24 Littelfuse, Inc. Charge carrier extraction inverse diode
CN113053993B (zh) * 2019-12-27 2022-06-24 株洲中车时代半导体有限公司 一种快恢复二极管芯片
CN112234098A (zh) * 2020-10-27 2021-01-15 瑞能半导体科技股份有限公司 一种绝缘栅双极晶体管终端

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007055352A1 (ja) * 2005-11-14 2007-05-18 Fuji Electric Device Technology Co., Ltd. 半導体装置およびその製造方法
JP2007324601A (ja) * 2006-06-02 2007-12-13 Infineon Technologies Ag ロバスト性が高く、スイッチング損失の少ない、ソフトスイッチング半導体素子
US20090267200A1 (en) * 2008-04-28 2009-10-29 Infineon Technologies Austria Ag Method for manufacturing a semiconductor substrate including laser annealing
JP2009283781A (ja) * 2008-05-23 2009-12-03 Mitsubishi Electric Corp 半導体装置
US7635909B2 (en) 2003-12-23 2009-12-22 Infineon Technologies Ag Semiconductor diode and IGBT
JP2010283132A (ja) 2009-06-04 2010-12-16 Mitsubishi Electric Corp 半導体装置
JP2011003727A (ja) * 2009-06-18 2011-01-06 Fuji Electric Systems Co Ltd 半導体装置およびその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3519173B2 (ja) * 1995-06-14 2004-04-12 富士電機デバイステクノロジー株式会社 横型半導体装置およびその製造方法
EP1909332A1 (en) * 2006-10-05 2008-04-09 ABB Technology AG Power Semiconductor device
US8507352B2 (en) * 2008-12-10 2013-08-13 Denso Corporation Method of manufacturing semiconductor device including insulated gate bipolar transistor and diode
CN102414817B (zh) * 2009-09-14 2014-01-08 丰田自动车株式会社 具备具有二极管区和igbt区的半导体基板的半导体装置
CN105552115B (zh) * 2009-11-02 2019-10-29 富士电机株式会社 半导体器件以及用于制造半导体器件的方法
JP5925991B2 (ja) * 2010-05-26 2016-05-25 三菱電機株式会社 半導体装置
JP2012069574A (ja) * 2010-09-21 2012-04-05 Toshiba Corp 不純物層の形成方法、露光用マスクおよび固体撮像装置の製造方法
WO2012063342A1 (ja) * 2010-11-10 2012-05-18 トヨタ自動車株式会社 半導体装置の製造方法
US8933506B2 (en) * 2011-01-31 2015-01-13 Alpha And Omega Semiconductor Incorporated Diode structures with controlled injection efficiency for fast switching
CN103999225B (zh) * 2012-01-19 2017-02-22 富士电机株式会社 半导体装置及其制造方法
CN109065441B (zh) * 2013-06-26 2023-06-30 富士电机株式会社 半导体装置及半导体装置的制造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7635909B2 (en) 2003-12-23 2009-12-22 Infineon Technologies Ag Semiconductor diode and IGBT
WO2007055352A1 (ja) * 2005-11-14 2007-05-18 Fuji Electric Device Technology Co., Ltd. 半導体装置およびその製造方法
JP2007324601A (ja) * 2006-06-02 2007-12-13 Infineon Technologies Ag ロバスト性が高く、スイッチング損失の少ない、ソフトスイッチング半導体素子
US20090267200A1 (en) * 2008-04-28 2009-10-29 Infineon Technologies Austria Ag Method for manufacturing a semiconductor substrate including laser annealing
US7842590B2 (en) 2008-04-28 2010-11-30 Infineon Technologies Austria Ag Method for manufacturing a semiconductor substrate including laser annealing
JP2009283781A (ja) * 2008-05-23 2009-12-03 Mitsubishi Electric Corp 半導体装置
JP2010283132A (ja) 2009-06-04 2010-12-16 Mitsubishi Electric Corp 半導体装置
JP2011003727A (ja) * 2009-06-18 2011-01-06 Fuji Electric Systems Co Ltd 半導体装置およびその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2980856A4

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10290711B2 (en) 2015-01-27 2019-05-14 Mitsubishi Electric Corporation Semiconductor device
KR20170100629A (ko) * 2015-01-27 2017-09-04 미쓰비시덴키 가부시키가이샤 반도체 장치
US10665677B2 (en) 2015-01-27 2020-05-26 Mitsubishi Electric Corporation Semiconductor device
JPWO2016120999A1 (ja) * 2015-01-27 2017-04-27 三菱電機株式会社 半導体装置
KR101970087B1 (ko) * 2015-01-27 2019-04-17 미쓰비시덴키 가부시키가이샤 반도체 장치
US20170263785A1 (en) * 2015-02-09 2017-09-14 Mitsubishi Electric Corporation Semiconductor device
WO2016129041A1 (ja) * 2015-02-09 2016-08-18 三菱電機株式会社 半導体装置
JPWO2016129041A1 (ja) * 2015-02-09 2017-06-29 三菱電機株式会社 半導体装置
US10510904B2 (en) 2015-02-09 2019-12-17 Mitsubishi Electric Corporation Semiconductor device with backside N-type layer at active region/termination region boundary and extending into action region
JP2016162897A (ja) * 2015-03-02 2016-09-05 株式会社豊田中央研究所 ダイオード及びそのダイオードを内蔵する逆導通ｉｇｂｔ
JPWO2017086018A1 (ja) * 2015-11-16 2018-02-22 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2017086018A1 (ja) * 2015-11-16 2017-05-26 富士電機株式会社 半導体装置および半導体装置の製造方法
US10388723B2 (en) 2015-11-16 2019-08-20 Fuji Electric Co., Ltd. Semiconductor device and semiconductor device manufacturing method
US10734230B2 (en) 2016-02-23 2020-08-04 Fuji Electric Co., Ltd. Insulated-gate bipolar transistor (IGBT) or diode including buffer region and lifetime killer region
JPWO2017146148A1 (ja) * 2016-02-23 2018-06-07 富士電機株式会社 半導体装置
US11569092B2 (en) 2016-02-23 2023-01-31 Fuji Electric Co., Ltd. Semiconductor device
US11183388B2 (en) 2016-02-23 2021-11-23 Fuji Electric Co., Ltd. Semiconductor device
WO2017146148A1 (ja) * 2016-02-23 2017-08-31 富士電機株式会社 半導体装置
US10651299B2 (en) 2016-11-17 2020-05-12 Fuji Electric Co., Ltd. Semiconductor device
US11069529B2 (en) 2017-07-14 2021-07-20 Fuji Electric Co., Ltd. Semiconductor device with at least one lower-surface side lifetime control region
JPWO2019013286A1 (ja) * 2017-07-14 2019-11-21 富士電機株式会社 半導体装置
WO2019013286A1 (ja) * 2017-07-14 2019-01-17 富士電機株式会社 半導体装置
US11393812B2 (en) 2017-12-28 2022-07-19 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
US11088290B2 (en) 2018-02-16 2021-08-10 Fuji Electric Co., Ltd. Semiconductor apparatus
US11476249B2 (en) 2018-03-15 2022-10-18 Fuji Electric Co., Ltd. Semiconductor device
US11081410B2 (en) 2018-10-30 2021-08-03 Fuji Electric Co., Ltd. Method of manufacturing semiconductor device

Also Published As

Publication number Publication date
JP6028852B2 (ja) 2016-11-24
US10374102B2 (en) 2019-08-06
KR20150136046A (ko) 2015-12-04
CN104969360A (zh) 2015-10-07
US20170352768A1 (en) 2017-12-07
CN104969360B (zh) 2018-04-20
US9893211B2 (en) 2018-02-13
US9773923B2 (en) 2017-09-26
KR102197376B1 (ko) 2021-01-04
EP2980856A4 (en) 2017-06-21
US20150364613A1 (en) 2015-12-17
US20180175216A1 (en) 2018-06-21
EP2980856A1 (en) 2016-02-03
JPWO2014156849A1 (ja) 2017-02-16
EP2980856B1 (en) 2020-07-22

Similar Documents

Publication Publication Date Title
WO2014156849A1 (ja) 半導体装置
JP6119577B2 (ja) 半導体装置
JP5935951B2 (ja) 半導体装置
JP5526811B2 (ja) 逆導通形絶縁ゲート型バイポーラトランジスタ
KR100994185B1 (ko) 반도체 장치
JP5783893B2 (ja) 半導体装置
JP6824135B2 (ja) 半導体装置及びその製造方法
JP6676947B2 (ja) 半導体装置
JP2017183419A (ja) 半導体装置
US20140117406A1 (en) Reverse blocking mos semiconductor device and manufacturing method thereof
JP2018078216A (ja) 半導体装置およびその製造方法
JP5760320B2 (ja) 半導体装置
CN116093152A (zh) 半导体器件
CN214848631U (zh) 低压带栅单向可控硅静电防护器件
CN111009571B (zh) 半导体装置
KR102660669B1 (ko) 수퍼 정션 반도체 장치 및 이의 제조 방법
JP6935373B2 (ja) 半導体装置
KR101477358B1 (ko) 반도체 소자 및 그 제조 방법
JP6780335B2 (ja) 逆阻止ｍｏｓ型半導体装置および逆阻止ｍｏｓ型半導体装置の製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14774672

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2015508373

Country of ref document: JP

Kind code of ref document: A

Ref document number: 20157021183

Country of ref document: KR

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 2014774672

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: DE