JP4571099B2 - 阻止ゾーンを半導体基板に製造する方法、および、阻止ゾーンを有する半導体部品 - Google Patents

阻止ゾーンを半導体基板に製造する方法、および、阻止ゾーンを有する半導体部品 Download PDF

Info

Publication number
JP4571099B2
JP4571099B2 JP2006159824A JP2006159824A JP4571099B2 JP 4571099 B2 JP4571099 B2 JP 4571099B2 JP 2006159824 A JP2006159824 A JP 2006159824A JP 2006159824 A JP2006159824 A JP 2006159824A JP 4571099 B2 JP4571099 B2 JP 4571099B2
Authority
JP
Japan
Prior art keywords
zone
semiconductor substrate
region
semiconductor
blocking
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2006159824A
Other languages
English (en)
Other versions
JP2006344977A (ja
Inventor
ライナー，バーテルメス
アントン，マウダー
ヨーゼフ，ニーデルンオストハイデ フランツ
ハンス−ヨアヒム，シュルツェ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of JP2006344977A publication Critical patent/JP2006344977A/ja
Application granted granted Critical
Publication of JP4571099B2 publication Critical patent/JP4571099B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Thyristors (AREA)

Description

発明の詳細な説明
本発明は、阻止ゾーンまたはフィールド阻止ゾーンを半導体基板に製造する方法、および、阻止ゾーンを有する半導体部品に関するものである。
比較的弱くドープされたベースゾーンを有するバイポーラ電源部品（例えば、パワーダイオード、パワーサイリスタ、または、電力ＩＧＢＴなど）では、ベースゾーンに、ベースゾーンよりも強くドープされた阻止ゾーンを設けることが知られている。上記阻止ゾーンは、部品がオフ状態である場合に、電場がベースゾーンへ伝播するのを制限する機能を果たし、ベースゾーンに隣接するより強くドープされたエミッタゾーンまで電場が突き抜けるのを防止する。このような阻止ゾーンを有する電源部品は、例えばＤＥ１００４８１６５Ａ１に記載されている。
ＵＳ４５１７５８２には、ベースゾーンに阻止ゾーンがエミッタゾーンと離間させて配置された、縦型電源部品が記載されている。阻止ゾーンとエミッタゾーンとの間には、中間ゾーンが配置されている。この中間ゾーンでは、ドーピング濃度が、阻止ゾーンからエミッタゾーンの方向へ向かって、ベースゾーンのドーピング濃度のレベルまで下がっている。
ｎドープされた阻止ゾーンを半導体基板に製造するための方法は、ＤＥ１０２４３７５８Ａ１に記載されている。この方法は、阻止ゾーンを製造しようとする半導体基板の領域に、陽子を放射する工程を含んでいる。この照射工程の後に、加熱法を行う。この加熱法では、ハロゲンを含むドナーを生成するために、半導体基板を、１分〜２５０分間、２５０℃〜５５０℃の温度に加熱する。
原則的には、バイポーラ電源部品がオフになっている場合、ベースゾーンへ流れる電流の一時的な勾配がターンオフ相の終点に向かうにつれて最小となるならば、すなわち、ベースゾーンへ流れる電流ができるだけ緩やかに減少するならば有利である。このことにより、部品に対する給電線のオフ動作の間に、寄生漏洩インダクタンスにおいて誘発される電圧を、最小にすることができる。なお、寄生漏洩インダクタンスの存在は避けられない。
本発明の目的は、緩やかなオフ動作を保証する阻止ゾーンを製造するための方法、および、緩やかなオフ動作を保証するこのような阻止ゾーンを有する半導体部品を提供することである。
この目的は、請求項１に記載の方法、及び請求項８に記載の半導体部品により、達成される。従属項は、本発明の有利な改良点に関する。
埋設された阻止ゾーンを形成する方法は、第１及び第２の面を有し、第１伝導型の基本ドーピングがなされた半導体基板を準備する工程と、半導体基板における第１及び第２の面の一方に、陽子を照射し、陽子が、照射面と離間して配された、半導体基板の第１の領域に導入されるようにする工程とを含む。続いて、加熱処理が実行される。この加熱処理では、半導体基板を所定時間、所定温度に加熱する。この場合、加熱処理における上記所定時間及び所定温度は、後のアニーリング処理を参考として、第１の領域、及び該第１の領域と照射面で隣接する第２の領域の両方で、水素によって誘発されたドナーが生成されるように選択される。
上記加熱処理中の温度は、２００℃と５５０℃との間であり、時間が２時間と２０時間との間である。上記加熱処理における上記時間は、２．５時間と１２時間との間であることが好ましく、上記温度は、４００℃と５００℃との間であることが好ましい。
陽子が導入された半導体基板の第１の領域と、照射面との距離は、導入される陽子の照射エネルギーに依存する。第１の領域と照射面との距離（後述の阻止ゾーンから照射面までの深さに対応する）は、半導体基板の全厚さの約５％と約４０％との間であり、１０％と１５％との間であることが好ましい。このような場合、半導体基板の厚さは、絶縁耐力、すなわち部品の許容逆電圧に影響する。半導体基板の材料がシリコンである場合、所望の逆電圧１００Ｖ当たりの上記厚さは、約６μｍと約２０μｍとの間であり、約１１μｍと約２０μｍとの間であることが好ましい。例えば、部品の阻止容量限界が１３ｋＶである場合、厚さは約１５００μｍであり、電場を阻止する浸透深度は約１５０−２５０μｍであることが典型である。
陽子は、照射面から第１の領域に向かって、半導体基板中に照射欠陥を残す。
アニーリング処理中に、陽子は第１の領域から拡散する。その結果、照射により引き起こされる欠陥により水素によって誘発されたドナーが生成される。一方、照射面と第１の領域との間に配された第２の領域にも、水素が生成される。この場合、第２の領域における水素によって誘発されたドナーのドーピング濃度は、第１の領域から照射面へ向かった陽子拡散により得られた陽子濃度に依存する。陽子の拡散、及び該陽子の上記欠陥との相互作用の結果、第２の領域におけるドナーの濃度は、通常、第１の領域の照射法または注入法により得られたドナー濃度よりも、遥かに低くなる。
第２の領域における陽子の濃度は、特にアニーリング処理の時間、及びアニーリング処理中に用いられる温度に依存する。一方、第２の領域において顕著なドーピング濃度を実現するためには、アニーリング温度４００℃以上、アニーリング時間２時間で十分である。それに対応して、より低いアニーリング温度、または第２の領域における垂直な広範囲に導く大きな注入エネルギーでは、より多くのアニーリング時間が必要になる。第２の面と対向する側において第１の領域と隣接する、半導体基板の領域では、陽子により誘発される基本ドーピングの増加が起きなくなる。なぜなら、この領域には、照射により引き起こされた欠陥が存在せず、ドナー形成を担う必須な構成要素が不足しているからである。
本発明の方法により、２段階の電場阻止ゾーンを形成することが可能になる。この阻止ゾーンでは、第２の領域よりも第１の領域のほうが強くドープされている。そして、第１の領域及び第２の領域の両方におけるドーピング濃度が、半導体基板の基本ドーピングよりも高くなっている。このような阻止ゾーンを有する最終電源部品では、エミッタゾーンが、阻止ゾーンのより弱くドープされた第２の領域に隣接している。このエミッタゾーンは、部品に応じてｎドープされていてもよいし、ｐドープされていてもよい。阻止ゾーンにおける第２の領域（この第２の領域は、エミッタゾーンに隣接しており、半導体基板の基本ドーピングよりも高くドープされている）は、部品のオフ動作中に、電荷担体の「プラズマ蓄積」を形成する。その結果、オフ動作全体を通して、十分な電荷担体が得られ、オフ動作の終了時においても、十分に低い電流勾配を維持できる。このために、より弱くドープされた第２の領域は、垂直方向で十分な範囲になっている必要がある。この範囲は、典型的には、半導体基板の全厚さの約４％と約３５％との間であり、８％と１４％との間が好ましい。
以下で、図を参照して本発明をより詳しく説明する。
図１は、半導体基板に２段階の阻止ゾーンを製造するための本発明の方法を示す図である。
図２は、上記方法の終了後の図１の半導体基板のドーピング分布(profile) を示す図である。
図３は、本発明の阻止ゾーンを有するパワーダイオードの断面を示す概略図である。
図４は、本発明の阻止ゾーンを有するＩＧＢＴの断面を示す概略図である。
図５は、本発明の阻止ゾーンを有する電源サイリスタの断面を示す概略図である。
図６は、半導体材料としてシリコンが使用されている場合の、ある半導体基板について、陽子を有する第１領域の照射面までの距離と粒子エネルギーの深度分布の標準偏差との関係を示す図である。
これらの図では、特に記載しない限り、同じ参照符号は、同じ意味を有する同じ部品の領域を指している。
２段階のフィールド阻止ゾーンを製造するための本発明の方法について、図１Ａおよび図１Ｂを参照して以下で説明する。
図１Ａを参照すると、例えばシリコンを含み、基本的なドーピングがなされた半導体基板１００が設けられている。半導体基板１００は、第１面１０１と第２面１０２とを備え、２つの面の一方の面（この実施例では、第１面１０１）から陽子が照射される。照射工程中に、陽子は、照射面１０１から離間して配置されている、半導体基板１００の第１領域に導入される。上記第１領域１１１と、照射面１０１との間の間隔は、陽子照射を行う照射エネルギーに応じて決定される。上記第１領域１１１の垂直方向の寸法も同様に、照射エネルギーによって決定される。この場合、照射エネルギーが大きければ大きいほど、上記第１領域１１１の垂直方向の寸法がよりいっそう大きくなる、すなわち、陽子がより深く半導体基板１００に浸透する、ということは事実である。第１領域１１１では、照射工程の終了後、上記領域１１１の垂直方向のほぼ中央において陽子の濃度が最大になる。
図６に、照射面１０１を起点とする陽子の浸透深度（μｍの単位で示す）が、半導体材料としてシリコンを使用する場合の照射エネルギー（ＭｅＶ単位で示す）の関数としてプロットされている。図６では、浸透深度の標準偏差は、従来法で示されており、照射エネルギーの各値に縦線によりプロットされている。この曲線から分かるように、陽子の浸透深度は、約６ＭｅＶの照射エネルギーで、３００μｍにまで達する。照射エネルギーが低くなれば浸透深度も対応して低くなる。
半導体基板１００の第２領域１１２は、照射面１０１と第１領域１１１との間に位置している。この第２領域１１２において、陽子は、半導体基板の結晶格子中の照射欠陥を残す。これらの欠陥は、図１Ａではバツ印で概略的に表されており、参照符号１１４が付されている。第１領域１１１における結晶格子に導入された陽子は、丸印で概略的に表されており、参照符号１１３が付されている。第１領域には、当然、照射欠陥も存在している。なお、陽子は、第１領域１１１まで前進する。この領域では、照射欠陥の濃度は、導入される陽子の濃度よりも高い。
照射工程の後に、加熱プロセスまたはアニーリングプロセスが続く。加熱プロセスまたはアニーリングプロセスでは、半導体基板１００を、２時間〜２０時間、好ましくは２．５時間〜１２時間、２００℃〜５５０℃、好ましくは４００℃〜５００℃の温度に加熱する。２時間以上、好ましくは２．５時間以上続くこの加熱プロセスの間に、第１領域１１１の陽子は、上記第１領域１１１から、かなりの範囲で外側へ拡散する。さらに、アニーリングプロセスの間に、水素によって誘発されたドナーが、照射プロセス中に導入された陽子によって、第１領域１１１に形成される。同じく、アニーリングプロセス中に、陽子が照射面１０１の方向に拡散することにより、第１領域１１１と照射面１０１との間に配置された第２領域１１２に、水素によって誘発されたドナーが発生する。第１領域から照射面１０１の方向へ拡散する陽子と、先に行われた陽子の照射によって第２領域に生じる照射欠陥とは、第２領域１１２における水素によって誘発されたドナーの生成に関与する。加熱段階中に、第１領域１１１の陽子も、照射面とは反対の面１０２の方向に出力拡散する。しかしながら、この方向において第１半導体領域１１１に隣接する半導体基板の領域には、水素によって誘発されるドナーが生じない。なぜなら、この領域には、このようなドナーの形成に必要な照射欠陥が存在していないからである。
図１Ｂに、アニーリングプロセスを終了した後の半導体基板１００を示す。この場合は、参照符号１１は、高ドープされており、半導体基板１００の第１領域１１１に配置されているｎドープ第１半導体ゾーンを示す。参照符号１２は、半導体基板１００の第２領域１１２に配置されており、第１ゾーン１１よりも弱くドープされている第２半導体ゾーン１２を示す。
図２に、半導体基板１００の垂直方向におけるドーピングの分布の一例を示す。この例では、半導体基板１００が基本ドーピングを有している垂直位Ｘ０ を始点とし、照射面１０１の方向へ、ドーピングの分布がプロットされている。以下では、半導体基板１００の基本ドーピングを、Ｎｒｅｆによって表す。一方、ＮＤ は、第１および第２の半導体ゾーン１１・１２のドーピング濃度を示している。図２には、第１と第２の半導体ゾーン１１・１２のドーピング濃度ＮＤ と、基本ドーピングＮｒｅｆとの関係がプロットされている。ドーピング濃度は、第１半導体ゾーン１１において、基本ドーピングを有する半導体領域１３を始点として、第１半導体ゾーン１１の垂直方向のほぼ中央においてドーピング濃度が最大となるほぼ放物線状の分布を有している。この実施例では、長いアニーリングプロセス中に、陽子が照射面１０１の方向に拡散するので、第２半導体ゾーン１２におけるドーピング濃度は、第１半導体ゾーン１１を始点として照射面１０１の方向へいくほど線形に減少している。しかしながら、アニーリングの期間が非常に長い場合は、第２半導体ゾーン１２におけるドーピングの分布を達成することができる。この場合は、ドーピング濃度は、第２半導体ゾーン１２のどこにおいてもほぼ一定になるか、または、正面１０１の付近で再び上昇することさえある。
第２半導体ゾーン１２におけるドーピング濃度は、第１半導体ゾーン１１における最大のドーピング濃度よりも著しく低い。図２に示すドーピングの分布では、第２半導体ゾーン１２における上記ドーピング濃度は、第１半導体ゾーン１１における最大のドーピング濃度の２０％未満である。しかしながら、第２半導体ゾーン１２のドーピング濃度は、基本ドーピングよりも著しく高く、この実施例では、基本ドーピングの約２０倍である。
上述の本発明の方法は、図３〜図５を参照して以下で説明する任意のバイポーラ縦型電源部品に２段階の阻止ゾーンを製造するのに適している。
図３に、パワーダイオードとして形成された半導体部品を示す。ダイオードは、半導体基板１００に集積されており、ｎドープされたベースゾーン１３を備えている。ベースゾーン１３のドーピング濃度は、半導体基板１００の基本ドーピングに相当している。強くｎドープされた第１半導体ゾーン１１は、上記ベースゾーン１３に隣接している。第１半導体ゾーン１１は、阻止ゾーンまたは第１阻止ゾーンセクションを形成している。第２半導体ゾーン１２は、第１半導体ゾーン１１よりも弱くドープされており、第１半導体ゾーン１１に隣接している。この第２半導体ゾーン１２は、中間ゾーンまたは第２阻止ゾーンセクション１２を形成している。上記第２阻止ゾーンセクション１２は、半導体基板の第１面１０１と、第１阻止ゾーンセクション１１との間に配置されている。半導体基板１００は、上記第１面１０１の領域に、非常に強くｎドープされた半導体セクション１４を備え、半導体セクション１４は、パワーダイオードのｎ型エミッタを形成している。ｎ型エミッタを形成している上記半導体セクション１４におけるドナー濃度は、第１阻止ゾーンセクションを形成している第１半導体ゾーン１１における濃度よりも著しく高い。ｎ型エミッタ１４は、第１メタライゼーション２１によって接触接続されている。第１メタライゼーション２１は、パワーダイオードのカソードＫを形成している。
半導体基板１００は、半導体基板１００の第１面１０１の反対側の領域に、ｐドープされた半導体セクション１５を備えている。この半導体セクション１５は、パワーダイオードのｐ型エミッタを形成しており、第２メタライゼーション２２によって接触接続されている。上記第２メタライゼーションは、パワーダイオードのアノードＡを形成している。
部品がオフ状態である場合、すなわち、アノードＡとカソードＫとの間に負の電圧が存在しており、電場が、ｐ型ベース１５を始点としてベース１３へ伝播する場合には、より強くドープされた第１阻止ゾーンセクション１１は、既知の方法で、次の効果を有している。すなわち、上記電場は、ｎ型エミッタ１４まで突き抜けてもよく、好ましくはダイオード、必然的にはＩＧＢＴまたはサイリスタでは、上記電場は、ｎ型エミッタ１４まで突き抜けてもよく、既に第２阻止ゾーンセクション１２の領域で限界になる(end) 。
第２阻止ゾーンセクション１２は、ｎ型ベース１３よりも強くドープされているが、第１阻止ゾーンセクション１１よりは弱くドープされている。この利点は、以下で説明するように、予めオン状態で動作している部品をオフにする場合に得られる。パワーダイオードをオン状態で駆動するために、アノードＡとカソードＫとの間に正の電圧が印加されている。この電圧を、負の値にまで下げる場合、ダイオードはオフ状態の動作に切り替えられる。オン状態の間は、電荷担体プラズマが、ベース１３と、第１および第２の阻止ゾーンセクション１１・１２とに存在している。このプラズマは、オフ動作中に、まずベースゾーン１３において低減される。第２阻止ゾーンセクション１２は、ベースゾーン１３よりも高くドープされており、次の効果を有している。すなわち、オフ動作が終了に向かう場合でさえ、オフ動作の終了時でもダイオードを流れる電流の勾配を充分に小さく維持するために、ｎ型エミッタ１４の前に充分に大きなプラズマの蓄積が存在する。このことにより、パワーダイオードのオフ挙動が穏やかになる。
このような緩やかなターンオフ挙動には、第２阻止ゾーンセクション１２のドーピング濃度が、ベースゾーンのドーピング濃度よりも高い、ということが必須である。このドーピング濃度は、ベースゾーンのドーピング濃度よりも、２倍以上高いことが好ましく、１０倍以上高いことが理想的である。さらに、第２阻止ゾーンセクション１２のドーピング濃度は、第１阻止ゾーンセクション１１のドーピング濃度よりも低くなければならない。この場合は、第２阻止ゾーンセクション１２のドーピング濃度は、第１阻止ゾーンセクション１１の最大のドーピング濃度の５％を上回っているが、第１阻止ゾーンセクション１１の最大のドーピング濃度の５０％未満である。
図４に、より強くドープされた阻止ゾーンセクション１１と、第１阻止ゾーンセクションよりも弱くドープされているが、ベースゾーン１３よりは強くドープされている阻止ゾーンセクション１２とを有する２段階の阻止ゾーンを、ＩＧＢＴに応用したものを示す。このＩＧＢＴでは、参照符号３１は、半導体基板１００の第１面１０１の領域に配置されたｐ型エミッタを示している。このｐ型エミッタは、第１メタライゼーション３６によって接触接続されている。第１メタライゼーション３６を以下ではカソードと呼ぶ。図３に既に記載のように、参照符号１３は、ＩＧＢＴのｎ型ベースを示す。
半導体基板１００の第２面１０２は、この実施例ではいわゆる正面を形成しており、この第２面１０２の領域に、複数のｐ型ベースゾーン３２を含むセルアレイがある。ｐ型ベースゾーン３２の各々に、ｎ型エミッタゾーン３３が配置されている。ｎ型エミッタゾーン３３とｎ型ベース１３との間のｐ型ベースゾーン３２に、伝導チャネルを形成するために、ゲート電極３４が存在している。ゲート電極３４は、ゲート絶縁層３５によって半導体基板１００からは絶縁されて配置されている。ｎ型エミッタゾーン３３は、第２メタライゼーション３７によって接触接続されている。第２メタライゼーション３７は、原則的に知られている方法で、ＩＧＢＴのエミッタ電極を形成している。
図５を参照すると、２段階のフィールド阻止ゾーンの構想を、電源サイリスタにも応用できる。図５では、図３および図４の構想について説明したのと同様に、参照符号１３がサイリスタのｎ型ベースを示し、参照符号１１・１２は、２段階の阻止ゾーンの第１および第２の阻止ゾーンセクションを示している。半導体基板１００の第１面１０１は、この実施例ではサイリスタの背面を形成しており、この第１面１０１の領域に、ｐドープされた半導体ゾーン４１が存在している。この半導体ゾーン４１は、ｐ型エミッタを形成しており、メタライゼーション４６によって接触接続されている。メタライゼーション４６は、以下ではカソードＫと呼ばれる。
サイリスタのために使用される半導体基板１００は、第１面１０１とは反対の面１０２の領域に、ｐ型ドーピング４２を有している。ｐ型ドーピングは、部品のｐ型ベースを形成している。上記ｐ型ベース４２に、ｎ型エミッタゾーン４３が配置されており、ｎ型エミッタゾーン４３は、第２メタライゼーション４７によって接触接続されている。第２メタライゼーション４７は、エミッタ電極を形成している。ｎ型エミッタ４３は、サイリスタの主要エミッタを形成しており、いわゆるエミッタ短絡回路４７によって中断されている。これらのエミッタ短絡回路の領域において、ｐ型ベースは、ちょうど電極４７まで達している。この部品は、横方向にある軸Ａ−Ａに対して対称に形成されていてもよいし、いわゆる中央領域にＢＯＤ構造（ＢＯＤ−Break Over Diode）を備えていてもよい。上記ＢＯＤ構造は、中央領域において非常に湾曲したセクションを有するｐ型ベースによって形成されている。ＢＯＤ構造とｎ型主要エミッタ４３との間に、増幅構造がさらに備えられていてもよい。これらの増幅構造の各々は、ｐ型ベースに埋設された補助エミッタ４４と、補助エミッタ４４およびｐ型ベース４２に接触を行う補助電極とを備えている。これらの構造は、増幅ゲート構造とも呼ばれる。
半導体基板に２段階の阻止ゾーンを製造するための本発明の方法を示す図である。 半導体基板に２段階の阻止ゾーンを製造するための本発明の方法を示す図である。 上記方法の終了後の図１Ａ及び図１Ｂの半導体基板のドーピングの分布を示す図である。 本発明の阻止ゾーンを有する電源ダイオードの断面を示す概略図である。 本発明の阻止ゾーンを有するＩＧＢＴの断面を示す概略図である。 本発明の阻止ゾーンを有する電源サイリスタの断面を示す概略図である。 半導体材料としてシリコンが使用されている場合の、ある半導体基板について、陽子を有する第１領域の照射面までの距離と粒子エネルギーの深度分布の標準偏差との関係を示す図である。
符号の説明
１１ 第１半導体ゾーン、第１ストップゾーンセクション
１２ 第２半導体ゾーン、第２ストップゾーンセクション
１３ 基本ドーピングを有する半導体ゾーン、ベースゾーン
１４ ｎ型エミッタ
１５ ｐ型エミッタ
２１，２２ 電極
３１ ｐ型エミッタ
３２ ｐ型ベース
３３ ｎ型エミッタ
３４ ゲート電極
３５ 絶縁層、ゲート絶縁
３６，３７ 電極
４１ ｐ型エミッタ
４２ ｐ型ベース
４３ ｎ型エミッタ
４４ 補助エミッタ
４５ ＢＯＤ構造の領域におけるｐ型ベースのセクション
４６，４７ 電極
４８ ゲート電極
１００ 半導体基板
１０１ 第１面、正面
１０２ 第２面、背面
１１１ 半導体基板の第１領域
１１２ 半導体基板の第２領域
１１３ 半導体基板の第１領域の陽子
１１４ 半導体基板の第２領域の欠陥
Ａ アノード
Ａ−Ａ 軸
Ｅ エミッタ
Ｇ ゲート
Ｋ カソード
Ｘ０ 垂直位
Ｎｒｅｆ 基本ドーピング濃度
ＮＤ 第１または第２の阻止ゾーンのドーピング濃度

Claims (16)

  1. 半導体基板（１００）に、埋設された阻止ゾーンを形成する方法であって、
    第１及び第２の面（１０１，１０２）を有し、第１伝導型の基本ドーピングがなされた半導体基板（１００）を準備する工程と、
    半導体基板（１００）における第１及び第２の面（１０１，１０２）の一方に、陽子を照射し、陽子が、照射面（１０１）と離間して配された、半導体基板（１００）の第１の領域（１１１）に導入されるようにする工程と、
    半導体基板（１００）を所定時間、所定温度に加熱する加熱処理を行い、第１の領域（１１１）、及び該第１の領域（１１１）と照射面（１０１）で隣接する第２の領域の両方で、水素によって誘発されたドナーが生成されるようにする工程と、を含み、
    第２の領域（１１２）におけるドーピング濃度を、第１の領域（１１１）における最大ドーピング濃度の５％よりも大きく、かつ５０％よりも小さくする、方法。
  2. 上記温度が２００℃と５５０℃との間であり、上記時間が２時間と２０時間との間である、請求項１に記載の方法。
  3. 上記時間が２．５時間と１２時間との間である、請求項２に記載の方法。
  4. 上記温度が４００℃と５００℃との間である、請求項２または３に記載の方法。
  5. 第１の領域（１１１）と上記照射面との距離が１μｍと２５０μｍとの間になるように、上記陽子の照射エネルギーを選択する、請求項１〜４の何れか１項に記載の方法。
  6. 第１の領域（１１１）と上記照射面との距離が半導体基板（１００）の厚さの５％と４０％との間になるように、半導体基板（１００）の厚さに応じて上記陽子の照射エネルギーを選択する、請求項１〜５の何れか１項に記載の方法。
  7. 第１の領域（１１１）と上記照射面との距離が半導体基板（１００）の厚さの１０％と１５％との間になるように、上記陽子の照射エネルギーを選択する、請求項６に記載の方法。
  8. 第１及び第２の面（１０１，１０２）を有する半導体基板（１００）を備え、
    第１及び第２の面の一方の領域にエミッタゾーン（１４，３１，４１）が配され、
    エミッタゾーン（１４，３１，４１）から、半導体基板に対し垂直方向に離間して、第１伝導型の阻止ゾーン（１１）が配され、
    阻止ゾーン（１１）とエミッタゾーン（１４，３１，４１）との間に第１伝導型の中間ゾーン（１２）が配され、
    阻止ゾーン（１１）に隣接してベースゾーン（１３）が配され、このベースゾーンが阻止ゾーン（１１）及び中間ゾーン（１２）よりも弱くドープされた、半導体部品であって、
    中間ゾーン（１２）におけるドーピング濃度が、阻止ゾーン（１１）における最大ドーピング濃度の５％よりも大きく、かつ５０％よりも小さくなっている、半導体部品。
  9. 中間ゾーン（１２）におけるドーピング濃度が、ベースゾーン（１３）におけるドーピング濃度の２倍以上になっている、請求項８に記載の半導体部品。
  10. 阻止ゾーン（１１）から第１及び第２の面の一方の面までの距離が、半導体基板（１００）の厚さの５％と４０％との間になっている、請求項８または９に記載の半導体部品。
  11. 阻止ゾーン（１１）から第１及び第２の面の一方の面までの距離が、半導体基板（１００）の厚さの１０％と１５％との間になっている、請求項１０に記載の半導体部品。
  12. 半導体基板（１００）に対し垂直方向の中間ゾーン（１２）の寸法が、半導体基板（１００）の厚さの４％と３５％との間になっている、請求項８〜１１の何れか１項に記載の半導体部品。
  13. 半導体基板（１００）に対し上記垂直方向の中間ゾーン（１２）の寸法が、半導体基板（１００）の厚さの８％と１４％との間になっている、請求項１２に記載の半導体部品。
  14. 阻止ゾーン（１１）及び中間ゾーン（１２）が、水素によって誘発されたドナーを有している、請求項８〜１３の何れか１項に記載の半導体部品。
  15. エミッタゾーン（１４）が、阻止ゾーン（１１）及び中間ゾーン（１２）と同一の伝導型になっている、請求項８〜１４の何れか１項に記載の半導体部品。
  16. エミッタゾーン（３１，４１）は、阻止ゾーン（１１）及び中間ゾーン（１２）と相補して、ドープされている、請求項８〜１４の何れか１項に記載の半導体部品。
JP2006159824A 2005-06-08 2006-06-08 阻止ゾーンを半導体基板に製造する方法、および、阻止ゾーンを有する半導体部品 Active JP4571099B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE200510026408 DE102005026408B3 (de) 2005-06-08 2005-06-08 Verfahren zur Herstellung einer Stoppzone in einem Halbleiterkörper und Halbleiterbauelement mit einer Stoppzone

Publications (2)

Publication Number Publication Date
JP2006344977A JP2006344977A (ja) 2006-12-21
JP4571099B2 true JP4571099B2 (ja) 2010-10-27

Family

ID=37573924

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006159824A Active JP4571099B2 (ja) 2005-06-08 2006-06-08 阻止ゾーンを半導体基板に製造する方法、および、阻止ゾーンを有する半導体部品

Country Status (3)

Country Link
US (2) US7667297B2 (ja)
JP (1) JP4571099B2 (ja)
DE (1) DE102005026408B3 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9673308B2 (en) 2013-12-13 2017-06-06 Mitsubishi Electric Corporation Semiconductor device manufacturing method

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006046845B4 (de) * 2006-10-02 2013-12-05 Infineon Technologies Austria Ag Halbleiterbauelement mit verbesserter Robustheit
EP2045844A1 (en) * 2007-10-03 2009-04-08 ABB Technology AG Semiconductor Module
EP2073274A1 (en) * 2007-12-19 2009-06-24 ABB Technology AG Diode
JP5365009B2 (ja) 2008-01-23 2013-12-11 富士電機株式会社 半導体装置およびその製造方法
DE102008049678B4 (de) * 2008-09-30 2020-06-10 Infineon Technologies Bipolar Gmbh & Co. Kg Asymmetrisch sperrender Thyristor und Verfahren zur Herstellung eines asymmetrisch sperrenden Thyristors
US8576029B2 (en) 2010-06-17 2013-11-05 General Electric Company MEMS switching array having a substrate arranged to conduct switching current
DE102010046215B4 (de) 2010-09-21 2019-01-03 Infineon Technologies Austria Ag Halbleiterkörper mit verspanntem Bereich, Elektronisches Bauelement und ein Verfahren zum Erzeugen des Halbleiterkörpers.
FR2976725B1 (fr) * 2011-06-15 2013-06-28 St Microelectronics Sa Dispositif semiconducteur bidirectionnel declenchable utilisable sur silicium sur isolant
EP2782121B1 (en) 2011-11-15 2021-01-06 Fuji Electric Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
DE102011087473A1 (de) * 2011-11-30 2013-06-06 Infineon Technologies Bipolar Gmbh & Co. Kg Verfahren zur Dotierung eines Halbleiterkörpers und Halbleiterbauelement
EP2793266B1 (en) 2011-12-15 2020-11-11 Fuji Electric Co., Ltd. Method for manufacturing a semiconductor device
JP6067585B2 (ja) * 2011-12-28 2017-01-25 富士電機株式会社 半導体装置および半導体装置の製造方法
CN103999225B (zh) 2012-01-19 2017-02-22 富士电机株式会社 半导体装置及其制造方法
FR2987172A1 (fr) 2012-02-17 2013-08-23 St Microelectronics Sa Dispositif semiconducteur bidirectionnel de protection contre les decharges electrostatiques, utilisable sur silicium sur isolant
WO2013141221A1 (ja) 2012-03-19 2013-09-26 富士電機株式会社 半導体装置の製造方法
EP2790208B1 (en) 2012-03-19 2020-12-02 Fuji Electric Co., Ltd. Production method for semiconductor device
JP5880690B2 (ja) 2012-03-30 2016-03-09 富士電機株式会社 半導体装置の製造方法
US9685335B2 (en) 2012-04-24 2017-06-20 Fairchild Korea Semiconductor Ltd. Power device including a field stop layer
US20130277793A1 (en) * 2012-04-24 2013-10-24 Fairchild Korea Semiconductor, Ltd. Power device and fabricating method thereof
KR102155721B1 (ko) * 2013-06-27 2020-09-15 온세미컨덕터코리아 주식회사 파워 소자 및 그의 제조 방법
US10181513B2 (en) 2012-04-24 2019-01-15 Semiconductor Components Industries, Llc Power device configured to reduce electromagnetic interference (EMI) noise
JP5915756B2 (ja) * 2012-08-22 2016-05-11 富士電機株式会社 半導体装置および半導体装置の製造方法
CN102800591A (zh) * 2012-08-31 2012-11-28 电子科技大学 一种fs-igbt器件的制备方法
JP6073092B2 (ja) * 2012-09-07 2017-02-01 株式会社 日立パワーデバイス ダイオード及び電力変換システム、並びにダイオードの製造方法
JP6090329B2 (ja) 2012-10-23 2017-03-08 富士電機株式会社 半導体装置およびその製造方法
US8835975B1 (en) * 2013-05-10 2014-09-16 Ixys Corporation Ultra-fast breakover diode
DE102013216195B4 (de) 2013-08-14 2015-10-29 Infineon Technologies Ag Verfahren zur Nachdotierung einer Halbleiterscheibe
DE102014106594B4 (de) 2014-05-09 2022-05-05 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements
CN105428404B (zh) * 2014-06-17 2021-02-19 快捷韩国半导体有限公司 功率器件及其制造方法
US9754787B2 (en) * 2014-06-24 2017-09-05 Infineon Technologies Ag Method for treating a semiconductor wafer
JP2016029685A (ja) * 2014-07-25 2016-03-03 株式会社東芝 半導体装置
WO2016051973A1 (ja) * 2014-10-03 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法
CN106463528B (zh) 2014-11-17 2019-10-11 富士电机株式会社 碳化硅半导体装置的制造方法
JP2017005180A (ja) * 2015-06-15 2017-01-05 三菱電機株式会社 半導体装置の製造方法および半導体装置
JP6311840B2 (ja) 2015-06-17 2018-04-18 富士電機株式会社 半導体装置および半導体装置の製造方法
DE102015114177A1 (de) 2015-08-26 2017-03-02 Infineon Technologies Ag Halbleitervorrichtung, Siliziumwafer und Verfahren zum Herstellen eines Siliziumwafers
WO2017188166A1 (ja) * 2016-04-27 2017-11-02 住友重機械工業株式会社 レーザアニール方法及びレーザアニール装置
DE102016112139B3 (de) * 2016-07-01 2018-01-04 Infineon Technologies Ag Verfahren zum Reduzieren einer Verunreinigungskonzentration in einem Halbleiterkörper
CN110892514B (zh) * 2017-07-19 2023-07-28 三菱电机株式会社 半导体装置的制造方法以及半导体装置
CN115280472A (zh) * 2020-03-17 2022-11-01 信越半导体株式会社 单晶硅基板中的施主浓度的控制方法
US11848359B2 (en) * 2020-03-19 2023-12-19 Ohio State Innovation Foundation Method of forming lateral pn junctions in III-nitrides using p-type and n-type co-doping and selective p-type activation and deactivation
JP7264100B2 (ja) * 2020-04-02 2023-04-25 信越半導体株式会社 シリコン単結晶基板中のドナー濃度の制御方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02196471A (ja) * 1989-01-25 1990-08-03 Fuji Electric Co Ltd 伝導度変調型ｍｏｓｆｅｔ
JPH0750406A (ja) * 1993-08-04 1995-02-21 Hitachi Ltd 自己消弧機能を有する半導体装置
JP2002305305A (ja) * 2001-01-31 2002-10-18 Toshiba Corp 半導体装置
JP2003152198A (ja) * 2001-02-23 2003-05-23 Fuji Electric Co Ltd 半導体装置およびその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2917455A1 (de) * 1979-04-30 1980-11-13 Ibm Deutschland Verfahren zur vollstaendigen ausheilung von gitterdefekten in durch ionenimplantation von phosphor erzeugten n-leitenden zonen einer siliciumhalbleitervorrichtung und zugehoerige siliciumhalbleitervorrichtung
DE3275335D1 (en) * 1981-08-25 1987-03-05 Bbc Brown Boveri & Cie Thyristor
GB2213988B (en) * 1987-12-18 1992-02-05 Matsushita Electric Works Ltd Semiconductor device
US6043112A (en) * 1996-07-25 2000-03-28 International Rectifier Corp. IGBT with reduced forward voltage drop and reduced switching loss
US6548382B1 (en) * 1997-07-18 2003-04-15 Silicon Genesis Corporation Gettering technique for wafers made using a controlled cleaving process
JP3929557B2 (ja) * 1997-07-30 2007-06-13 三菱電機株式会社 半導体装置およびその製造方法
JP2000082679A (ja) * 1998-07-08 2000-03-21 Canon Inc 半導体基板とその作製方法
US6255195B1 (en) * 1999-02-22 2001-07-03 Intersil Corporation Method for forming a bonded substrate containing a planar intrinsic gettering zone and substrate formed by said method
DE10048165B4 (de) * 2000-09-28 2008-10-16 Infineon Technologies Ag Leistungshalbleiterbauelement mit einer beabstandet zu einer Emitterzone angeordneten Stoppzone
DE10243758A1 (de) * 2002-09-20 2004-04-01 eupec Europäische Gesellschaft für Leistungshalbleiter mbH Verfahren zur Herstellung einer vergrabenen Stoppzone in einem Halbleiterbauelement und Halbleiterbauelement mit einer vergrabenen Stoppzone

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02196471A (ja) * 1989-01-25 1990-08-03 Fuji Electric Co Ltd 伝導度変調型ｍｏｓｆｅｔ
JPH0750406A (ja) * 1993-08-04 1995-02-21 Hitachi Ltd 自己消弧機能を有する半導体装置
JP2002305305A (ja) * 2001-01-31 2002-10-18 Toshiba Corp 半導体装置
JP2003152198A (ja) * 2001-02-23 2003-05-23 Fuji Electric Co Ltd 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9673308B2 (en) 2013-12-13 2017-06-06 Mitsubishi Electric Corporation Semiconductor device manufacturing method

Also Published As

Publication number Publication date
US20100015818A1 (en) 2010-01-21
US7667297B2 (en) 2010-02-23
DE102005026408B3 (de) 2007-02-01
US20060286753A1 (en) 2006-12-21
US8178411B2 (en) 2012-05-15
JP2006344977A (ja) 2006-12-21

Similar Documents

Publication Publication Date Title
JP4571099B2 (ja) 阻止ゾーンを半導体基板に製造する方法、および、阻止ゾーンを有する半導体部品
US10629678B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP5033335B2 (ja) 半導体装置およびそれを用いたインバータ装置
JP5104314B2 (ja) 半導体装置およびその製造方法
JP6037012B2 (ja) 半導体装置および半導体装置の製造方法
JP5754545B2 (ja) 半導体装置および半導体装置の製造方法
US7749876B2 (en) Method for the production of a buried stop zone in a semiconductor component and semiconductor component comprising a buried stop zone
US7538412B2 (en) Semiconductor device with a field stop zone
JP5365009B2 (ja) 半導体装置およびその製造方法
JP5781291B2 (ja) ファストリカバリーダイオード
US9887125B2 (en) Method of manufacturing a semiconductor device comprising field stop zone
US20110042791A1 (en) Method for treating an oxygen-containing semiconductor wafer, and semiconductor component
JP5203667B2 (ja) 半導体装置の製造方法
US7629665B2 (en) Semiconductor component with a channel stop zone
US20150214347A1 (en) Semiconductor Device Including Undulated Profile of Net Doping in a Drift Zone
JP2010541266A (ja) 半導体モジュール
JP2013197306A (ja) 半導体装置の製造方法
JP2019009148A (ja) 半導体装置およびその製造方法
US20140213022A1 (en) Method of Manufacturing a Reduced Free-Charge Carrier Lifetime Semiconductor Structure
US9349799B2 (en) Adjusting the charge carrier lifetime in a bipolar semiconductor device
JP4031209B2 (ja) 半導体装置
US20040080015A1 (en) Ohmic contact configuration
JP6149942B2 (ja) 半導体装置の製造方法
JPH01272157A (ja) 半導体装置
JP2011507301A (ja) ダイオード

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090826

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090901

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091130

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100727

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100811

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130820

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4571099

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250