JP5005713B2 - 半導体記憶装置 - Google Patents
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Description
M.Khellah et al.,"Wordline & Bitline Pulsing Schemes for Improving SRAM Cell Stability in Low-Vcc 65nm CMOS Designs", 2006 Symposium on VLSI Circuits, Digest of Technical Papers pp.12-13
2 IOブロック
3 デコーダブロック
4 コントロールブロック
5 メモリセル
6 検知回路
7 電位制御回路
8 ワードドライバ
10 プリチャージ回路
11 データ読み出し回路
BL,NBL ビット線
CAP1 キャパシタ
CN1〜5 接続ノード
LG1〜5 論理ゲート
PCD プリチャージ及び電位制御信号
PCH プリチャージ信号
RE 内部信号
SIG 外部信号
TR1〜3 トランジスタ
WL ワード線
Claims (26)
- 複数のメモリセルが行列状に配列されたメモリアレイブロックと、
前記メモリセルの列に対して設けられた第1のビット線を含む複数のビット線と、
前記第1のビット線の電位を制御する第1のトランジスタと、
前記第1のトランジスタを制御する第1の論理ゲートとを備え、
前記第1のトランジスタのドレイン又はソースと前記第1の論理ゲートの入力とが接続され、かつ前記第1のトランジスタのゲートと前記第1の論理ゲートの出力とが接続されていることを特徴とする半導体記憶装置。 - 行列状に配列された複数のメモリセルと、前記メモリセルの列に対して設けられた第1のビット線を含む複数のビット線と、前記メモリセルの行に対して設けられた第1のワード線を含む複数のワード線とを有するメモリアレイブロックと、
前記第1のビット線に接続されたIOブロックと、
前記第1のワード線に接続されたデコーダブロックと、
前記IOブロックと前記デコーダブロックとの双方に隣接する位置に配置されたコントロールブロックとを備え、
前記IOブロックは、前記第1のビット線の電位を制御する第1のトランジスタと、前記第1のトランジスタを制御する第1の論理ゲートとを有し、
前記第1のトランジスタのドレイン又はソースと前記第1の論理ゲートの入力とが接続され、かつ前記第1のトランジスタのゲートと前記第1の論理ゲートの出力とが接続されていることを特徴とする半導体記憶装置。 - 請求項2記載の半導体記憶装置において、
前記第1の論理ゲートの入力に第2の論理ゲートの出力が接続されており、
前記第2の論理ゲートは前記IOブロック内に備えていることを特徴とする半導体記憶装置。 - 請求項2記載の半導体記憶装置において、
前記第1の論理ゲートの入力に第2の論理ゲートの出力が接続されており、
前記第2の論理ゲートは前記IOブロック外に備えていることを特徴とする半導体記憶装置。 - 請求項1〜4のいずれか1項に記載の半導体記憶装置において、
前記第1のトランジスタは、Nチャネル型MOSトランジスタを用いていることを特徴とする半導体記憶装置。 - 請求項1〜4のいずれか1項に記載の半導体記憶装置において、
前記第1のトランジスタは、Pチャネル型MOSトランジスタを用いていることを特徴とする半導体記憶装置。 - 請求項5又は6に記載の半導体記憶装置において、
前記第1のビット線に第1のプリチャージトランジスタのソース又はドレインが更に接続されていることを特徴とする半導体記憶装置。 - 請求項7記載の半導体記憶装置において、
前記第2の論理ゲートの入力と前記第1のプリチャージトランジスタのゲートとは互いに接続され、かつプリチャージ信号が供給されていることを特徴とする半導体記憶装置。 - 請求項1〜8のいずれか1項に記載の半導体記憶装置において、
前記メモリセル1個あたりに2本のビット線が前記第1のビット線として接続され、
前記第1の論理ゲートは、前記2本のビット線で共用されることを特徴とする半導体記憶装置。 - 複数のメモリセルが行列状に配列されたメモリアレイブロックと、
前記メモリセルの列に対して設けられた第1のビット線を含む複数のビット線と、
前記第1のビット線の電位を制御する第1のトランジスタと、
一方の電極が前記第1のビット線に接続された第1のキャパシタと、
前記第1のキャパシタを制御する第1の論理ゲートとを備え、
前記第1のトランジスタのゲートと前記第1の論理ゲートの入力とが接続され、かつ前記第1のキャパシタの他方の電極と前記第1の論理ゲートの出力とが接続されていることを特徴とする半導体記憶装置。 - 行列状に配列された複数のメモリセルと、前記メモリセルの列に対して設けられた第1のビット線を含む複数のビット線と、前記メモリセルの行に対して設けられた第1のワード線を含む複数のワード線とを有するメモリアレイブロックと、
前記第1のビット線に接続されたIOブロックと、
前記第1のワード線に接続されたデコーダブロックと、
前記IOブロックと前記デコーダブロックとの双方に隣接する位置に配置されたコントロールブロックとを備え、
前記IOブロックは、前記第1のビット線の電位を制御する第1のトランジスタと、一方の電極が前記第1のビット線に接続された第1のキャパシタと、前記第1のキャパシタを制御する第1の論理ゲートとを有し、
前記第1のトランジスタのゲートと前記第1の論理ゲートの入力とが接続され、かつ前記第1のキャパシタの他方の電極と前記第1の論理ゲートの出力とが接続されていることを特徴とする半導体記憶装置。 - 請求項11記載の半導体記憶装置において、
前記第1の論理ゲートの入力に第2の論理ゲートの出力が接続されており、
前記第2の論理ゲートは前記IOブロック内に備えていることを特徴とする半導体記憶装置。 - 請求項11記載の半導体記憶装置において、
前記第1の論理ゲートの入力に第2の論理ゲートの出力が接続されており、
前記第2の論理ゲートは前記IOブロック外に備えていることを特徴とする半導体記憶装置。 - 請求項10又は11に記載の半導体記憶装置において、
前記第1のビット線と前記第1のキャパシタとは、第2のトランジスタを介して互いに接続されていることを特徴とする半導体記憶装置。 - 請求項10〜14のいずれか1項に記載の半導体記憶装置において、
前記メモリセル1個あたりに2本のビット線が前記第1のビット線として接続され、
前記第1の論理ゲートは、前記2本のビット線で共用されることを特徴とする半導体記憶装置。 - 請求項1〜15のいずれか1項に記載の半導体記憶装置において、
前記複数のメモリセルのうちの1個のメモリセルを読み出すとき、前記第1のビット線として1本のビット線のみを用いることを特徴とする半導体記憶装置。 - 請求項16記載の半導体記憶装置において、
前記1本のビット線にのみデータ読み出し回路が接続されていることを特徴とする半導体記憶装置。 - 請求項1〜17のいずれか1項に記載の半導体記憶装置において、
前記第1の論理ゲートの入力は、少なくとも2入力であることを特徴とする半導体記憶装置。 - 請求項18記載の半導体記憶装置において、
前記第1の論理ゲートの第1の入力は、前記第1のトランジスタのドレイン又はソースであり、前記第1の論理ゲートの第2の入力は、読み出し制御信号であることを特徴とする半導体記憶装置。 - 請求項18記載の半導体記憶装置において、
前記第1の論理ゲートの第1の入力は、前記第1のトランジスタのドレイン又はソースであり、前記第1の論理ゲートの第2の入力は、第1の検知回路から発生する起動信号であることを特徴とする半導体記憶装置。 - 請求項20記載の半導体記憶装置において、
前記第1の検知回路は、プロセスのばらつきを検知する回路であることを特徴とする半導体記憶装置。 - 請求項20記載の半導体記憶装置において、
前記第1の検知回路は、温度を検知する回路であることを特徴とする半導体記憶装置。 - 請求項20記載の半導体記憶装置において、
前記第1の検知回路は、電圧のばらつきを検知する回路であることを特徴とする半導体記憶装置。 - 請求項1〜3、6、10〜12、14のいずれか1項に記載の半導体記憶装置において、
前記第1のトランジスタの拡散層上のゲート電極は、前記第1のビット線とほぼ平行であることを特徴とする半導体記憶装置。 - 請求項1〜3、6、10〜12、14のいずれか1項に記載の半導体記憶装置において、
前記第1のトランジスタの拡散層上のゲート電極は、前記第1のビット線とほぼ垂直であることを特徴とする半導体記憶装置。 - 行列状に配列された複数のメモリセルと、前記メモリセルの列に対して設けられた第1のビット線を含む複数のビット線と、前記メモリセルの行に対して設けられた第1のワード線を含む複数のワード線とを有するメモリアレイブロックと、
前記第1のビット線に接続されたIOブロックと、
前記第1のワード線に接続されたデコーダブロックと、
前記IOブロックと前記デコーダブロックとの双方に隣接する位置に配置されたコントロールブロックとを備え、
前記デコーダブロックは、各々第1の共通ノードに接続されたソースを持つ第1のNチャネル型MOSトランジスタを有する複数のワードドライバを有し、
前記コントロールブロックは、前記第1の共通ノードに接続されたドレインを持つ第2のNチャネル型MOSトランジスタと、前記第1の共通ノードの電位を制御する第1のトランジスタと、前記第1のトランジスタを制御する第1の論理ゲートとを有し、
前記第1のトランジスタのドレイン又はソースと前記第1の論理ゲートの入力とが接続され、かつ前記第1のトランジスタのゲートと前記第1の論理ゲートの出力とが接続されていることを特徴とする半導体記憶装置。
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