KR100220939B1 - 반도체 메모리 장치의 워드라인 구동방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 워드라인 구동방법에 관한 것으로, 상기 본 발명에 의한 워드라인 구동방법을 반도체 메모리 장치에 사용하게 되면 라스(RAS) 신호가 긴 경우에 부트스트랩 노드의 전위가 낮아서 생기는 오프 전류로 인해서 워드라인이 플로팅되는 문제를 해결할 뿐만 아니라, 부트스트랩핑 효율을 향상시킬 수 있는 효과가 있다.

Description

반도체 메모리 장치의 워드라인 구동방법
제1(a)도 및 제1(b)도는 종래기술에 따른 워드라인 구동용 로오 디코더 회로 구성도.
제2도는 본 발명에서 적용할 워드라인 드라이버에 대한 일반적인 회로도.
제3도는 종래기술을 이용한 일반적인 워드라인 구동방법을 도시한 동작타이밍도.
제4도는 본 발명의 제1실시예를 이용한 워드라인 구동방법을 도시한 동작타이밍도.
제5도는 본 발명의 제2실시예를 이용한 워드라인 구동방법을 도시한 동작타이밍도.
제6도는 서브 디코더부를 구성하는 고전위 전달 트랜지스터에 대한 종래의 레이아웃(A) 및 본 발명의 레이아웃(B)을 도시한 구조도.
제7도는 본 발명의 제2실시예에서 제안한 워드라인 구동방법을 위한 회로 및 이에 대한 동작타이밍도.
* 도면의 주요부분에 대한 부호의 설명
11 : 메인 디코더부 12 : 서브 디코더부
13 : 셀 어레이 블럭
본 발명은 반도체 메모리 소자의 워드라인 구동방법에 관한 것으로, 특히 워드라인 구동시 서브 디코더부를 구성하는 부트스트랩 트랜지스터의 게이트단자 및 고전위 전달 트랜지스터의 드레인단자로 인가되는 전위의 동작타이밍을 제어하여 부트스트랩핑 효율을 향상시키고 워드라인의 플로우팅 현상을 방지하기 위한 반도체 메모리 소자의 워드라인 구동방법에 관한 것이다.
일반적으로, 디램(DRAM)소자의 데이터를 저장하는 셀 어레이 블록(Cell Array Block)은 그물모양으로 연결되어 있는 워드라인과 비트라인에 하나의 모스 트랜지스터와 커패시터(Capacitor)로 구성된 단위셀들이 복수개 존재하는 구조이다.
이러한 구조를 갖는 셀 어레이 블록내에 존재하는 복수개의 워드라인 중 임의의 한 워드라인은 선택하는 로오 디코더(Row Decoder)는 입력되는 로오 어드레스 프리디코딩 신호에 응답하여 해당 워드라인은 선택한다.
제1(a)도는 셀 어레이 블록(13)내에 존재하는 워드라인을 선택하기 위한 일반적인 로오 디코더 회로를 도시한 것으로 메인 디코더부(11)와 서브 디코더부(12)를 구비한다.
여기서, 메인 디코더부(11)는 전원전위 인가단(Vcc)과 노드1(N1) 사이에 연결되며 게이트로 제어신호(xdp)가 인가되는 피모스형 트랜지스터(MP1)와; 상기 피모스형 트랜지스터(MP1)와 병렬연결되며 게이트가 노드2(N2)에 접속되는 피모스형 트랜지스터(MP2)와; 상기 노드1(N1)과 접지전위단(Vss) 사이에 직렬연결되며 게이트로 어드레스 디코딩 신호(ax23,ax45,ax67)가 각각 인가되는 엔모스형 트랜지스터(MN1 내지 MN3)와; 상기 노드1(N1)과 상기 노드2(N2) 사이에 연결되는 인버터(G1)와; 상기 노드2(N2)와 노드2(N4) 사이에 연결되는 인버터(G2)로 구성된다.
서브 디코더부(12)는 위에서 언급한 메인 디코더부(11) 한 개당 4개로 이루어진 구조로, 각 서브 디코더부의 구성은 상기 노드2(N2)와 노드3(N3) 사이에 연결되며 게이트가 전원전위 인가단(Vcc)에 접속되는 엔모스형 트랜지스터(MN4)와; 게이트가 상기 노드3(N3)에 접속되고 고전위 인가단(pxi)과 노드5(N5) 사이에 연결되는 엔모스형 트랜지스터(MN5)와; 게이트가 상기 노드4(N4)에 접속되고 상기 노드5(N5)와 접지전위단(Vss) 사이에 연결되는 엔모스형 트랜지스터(MN6)로 구성된다.
일반적으로, 하나의 셀 어레이 블록에 n개의 워드라인이 존재한다고 했을 때, 위에서 언급한 메인 디코더부(11)만을 이용하여 n개의 워드라인 중 하나를 선택한다면 n개의 워드라인 수만큼의 메인 디코더부(11)가 요구된다.
이는 고집적화를 추구하는 지금의 실정에 반하는 것으로 비경제적이다.
따라서, 이러한 문제를 해결하기 위해 일반적으로 메인 디코더부(11) 한 개당 2개 이상의 서브 디코더부(12)를 형성하여 입력되는 고전위(pxi)를 통해 셀 어레이 블록내에 존재하는 워드라인을 구동한다.
제1(a)도는 위에서 언급한 메인 디코더부(11) 1개당 4개의 서브디코더부(12)를 구동하는 방식으로, 선택할 워드라인이 n개인 경우 셀 어레이 블록당 n/4개의 메인 디코더부(11)만 있으면 되므로 칩의 면적이 감소된다.
다음, 셀 트랜지스터로 엔모스형 트랜지스터를 사용하는 경우 로직하이 데이터의 전달효율을 높이기 위해 워드라인 구동전위로 고전위를 사용하는데, 이는 엔모스형 셀 트랜지스터가 갖는 문턱전위(Threshold Voltage)로 인한 데이터 전달의 한계가 있기 때문이다.
즉, 엔모스형 셀 트랜지스터의 게이트로 인가되는 전위가 전원전위일 때 전달 가능한 데이터의 전위레벨은 Vcc-Vtn(엔모스형 셀 트랜지스터의 문턱전위)이 되므로, 문턱전위에 의한 전압강하를 보상하기 위하여 엔모스형 셀 트랜지스터의 게이트에 연결되는 워드라인에 전원 전위보다 높은 고전위(Vpp)를 인가하게 된다.
서브 디코더부(12)는 이러한 역할을 하는 것으로 고전압 발생회로에서 만들어지는 고전위(Vpp)를 입력받아 이를 워드라인에 전달하게 된다.
이때 고전위(Vpp)를 그대로 워드라인에 전달하기 위해서는 고전위 전달 트랜지스터의 게이트 전위가 상기 고전위(Vpp)보다 높은 전위가 되어야 하며, 이러한 고전위 전달 트랜지스터의 게이트 전위를 높이기 위해 커플링 효과를 이용하게 된다.
이를 위해 제1(a)도의 서브 디코더부(12)에 도시된 바와 같이 메인 디코더부(11)의 출력단자인 노드2(N2)와 고전위 전달 트랜지스터(MN5) 게이트단자 사이에 부트스트랩 트랜지스터(MN4)를 구비하여 고전위(pxi)가 서브 디코더부(12)로 인가시 게이트전위가 상승할 수 있도록 한다.
다음, 워드라인에 고전위(Vpp)가 전달되는 과정을 살펴보면, 어드레스 디코딩 신호(ax23,ax45,ax67)에 의해 선택된 메인 디코더(11)의 출력단(N2)은 로직하이가 된다.
서브 디코더부(12)를 구성하는 부트스트랩 트랜지스터(MN4)의 게이트전위가 전원전위(Vcc)인 경우 부트스트랩 트랜지스터(MN4)의 출력단인 노드3(N3)은 Vcc-Vth(엔모스형 트랜지스터(MN4)의 문턱전위) 전위레벨을 갖는다.
이후, 서브 디코더부(12)를 구성하는 고전위 전달 트랜지스터(MN5)의 드레인단자로 고전위(pxi)가 입력되면 커플링 효과에 의해 Vcc-Vtn(엔모스형 트랜지스터(MN4)의 문턱전위)의 전위레벨로 존재하던 노드3(N3)의 전위는 고전위(Vpp) 이상의 전위레벨로 상승하게 되고, 이러한 커플링 효과에 의해 선택된 워드라인에는 고전위(px)가 그대로 전달되어 셀 트랜지스터를 안정적으로 구동하게 된다.
한편, 메인 디코더부(11)가 스탠바이(Stand-By) 상태로 존재하는 경우에는 부트스트랩 트랜지스터(mn4)의 출력단인 노드3(N3)이 접지전위(Vss)이기 때문에 서브 디코더부(12)를 구성하는 고전위 전달 트랜지스터(MN5)에서 만들어지는 커패시턴스가 적어 부트스트랩 현상이 발생되지 않으며, 메인 디코더부(11)가 액티브 상태로 활성화되는 경우에도 고전위(pxi)가 접지전위 레벨로 존재하는 경우에는 워드라인이 구동되지 않는다.
지금까지 언급한 제1(a)도에서 하나의 셀 어레이 블록내에 존재하는 워드라인에 연결되는 셀의 개수가 1k개라 했을 때, 서브 디코더부(12)는 1k개의 전 셀을 구동시킨다.
이는 워드라인에 접속된 1K개의 전체 셀에 원하는 전위레벨이 인가되지 못하거나 전체 셀에 원하는 전위레벨이 인가되는데 시간지연이 발생될 수 있다.
이러한 단점들을 해결하기 위한 방안으로 종래의 로오 디코더회로는 제1(b)도에 도시된 바와 같이 셀 어레이 블록을 n개로 분할하는 한편, 분할된 셀 어레이 블록당 한 개의 서브 디코더부(12)를 구비하여 워드라인을 구동하도록 한다.
이때 한 개의 메인 디코더부(11)는 좌측 또는 우측에 위치시킨다.
그런데, 이러한 방식은 분할된 셀 어레이 블록 수만큼 서브 디코더부(12)의 개수가 증가하여 서브 디코더부(12)의 드라이버 사이즈(Drive Size)를 감소시킨다.
서브 디코더부(12)의 드라이버 사이즈가 감소되면 부트스트랩 트랜지스터(MN4)의 출력노드인 노드3(N3)에는 부트스트랩핑(Bootstrapping) 효율이 떨어지며 다음과 같은 몇가지 문제점을 야기시킨다.
첫째, 낮은 부트스트랩 노드(N3)의 전위레벨로 인하여 고전위(pxi)가 충분히 전달하지 못하여 전달속도가 지연되거나 고전위 레벨이 낮아지므로 인하여 셀에 풀(Full) 전원전위(Vcc)가 인가되지 않아 리프레쉬 동작이 정상적으로 이루어지지 못하는 문제가 발생될 수 있다.
둘째, 낮은 부트스트랩 노드(N3)의 전위가 고전위(Vpp) 레벨을 충분히 전달시키는 한편 지연시간이 문제시되지 않는다하더라도 부트스트랩 노드(N3)의 전위레벨은 시간이 지날수록 오프전류(Off Current) 및 접합 누설전류(Junction Leakage Current)에 의하여 전위 레벨이 서서히 떨어지게 되고, 상기 전위레벨이 Vpp+Vtn(엔모스형 트랜지스터(MN5)의 문턱전위)보다도 낮아지게 되면 워드라인은 플루우팅(Floating) 상태가 되어 문제가 발생된다.(일반적으로 디램의 경우 tRAS 최대 허용치에 관한 스펙(spec)에 있어 100us 이상의 시간을 보장하여야 한다.)
이상에서 살펴본 두가지의 문제점을 해결하기 위한 종래의 워드라인 구동방법에 있어서는, 제3도에 도시된 바와 같이 첫째 부트스트랩핑 효율을 향상시키기 위하여 부트스트랩 트랜지스터(MN4)의 게이트로 인가되는 전위를 전원전위(Vcc)보다 크고 Vcc+Vtn(엔모스형 트랜지스터(MN4)의 문턱전위)보다 작은 전위(VXG)를 사용하였다.
이렇게 하므로써, 게이트로 인가되는 전위가 Vcc일 때 Vcc-Vth(엔모스형 트랜지스터(MN4)의 문턱전위)이던 부트스트랩 노드(N3)의 전위가 VXG-Vtn(엔모스형 트랜지스터(MN4)의 문터전위)으로 증가하여 상대적으로 높은 부트스트랩 노드(N3)의 전위레벨을 확보할 수가 있다.
예를 들어 게이트로 인가되는 전위레벨이 VXG=Vcc+0.5V인 경우 부트스트랩 트랜지스터(MN4)의 출력노드인 노드3(N3)에는 Vcc-Vtn(엔모스형 트랜지스터(MN4)의 문턱전위)+0.5V의 전위가 발생되어 고전위 전달 트랜지스터(MN5)를 통해 전압강하없이 고전위(pxi)를 선택된 워드라인에 인가할 수가 있다.
그러나, 이러한 기존의 워드라인 구동방법에 있어서는 VXG 전위가 외부환경에 대하여 일정하게 유지되어야 하는데 공정상의 원인 등으로 인하여 전위레벨이 쉽게 변화하는 단점이 있다.
즉, VXG 전위레벨이 전원전위(Vcc) 레벨에 근접하게 되면 무의미한 상태가 되고, VXG 전위레벨이 외부환경에 따라 변화하여 Vcc+Vtn(엔모스형 트랜지스터(MN4) 문턱전위)보다 커지게되면 긴 라스신호(RAS)에 의해 부트스트랩 트랜지스터(MN4)의 출력단인 노드3(N3)에서 상기 부트스트랩 트랜지스터(MN4)의 소스단자로 흐르는 오프전류(Off current)에 의해 워드라인이 플로우팅되는 문제가 발생된다.
본 발명은 위에서 언급한 기존의 문제점을 해결하기 위한 것으로, 부트스트랩 트랜지스터의 게이트로 인가되는 게이트전위 및 고전위 전달 트랜지스터의 드레인 단자로 인가되는 게이트전위 및 고전위 전달 트랜지스터의 드레인 단자로 인가되는 고전위의 동작타이밍을 제어하여 워드라인 구동시 부트스트랩 트랜지스터의 출력단 전위를 증가하여 워드라인에 고전위를 안정적으로 공급하는 한편 오프전류 및 접합 누설전류를 차단하여 워드라인이 플로우팅되는 현상을 방지하기 위한 반도체 메모리 장치의 워드라인 구동방법을 제공함에 그 목적이 있다.
상기한 목적 달성을 위해 본 발명에서 제안한 제1실시예에 따른 워드라인 구동방법은 입력되는 로오 어드레스 디코딩 신호에 구동하여 소정의 제1, 제2신호를 출력하는 메인 디코더부와; 게이트로 입력되는 소정의 전위에 의해 턴온되어 상기 소정의 제1신호를 출력하는 부트스트랩 트랜지스터와, 상기 소정의 제1신호에 의해 턴온되어 고전위를 워드라인으로 전달하는 고전위 전달 트랜지스터와, 상기 소정의 제2신호에 의해 턴온되어 워드라인의 전위레벨을 접지전위로 프리차지시키는 엔모스형 트랜지스터로 구성되는 서브 디코더부를 구비하여 워드라인을 구동하는 반도체 메모리 소자의 로오 디코더 장치에 있어서, 소정의 전위레벨을 상기 부트스트랩 트랜지스터 게이트단자에 인가시켜 이를 통해 상기 소정의 제1신호를 상기 고전위 전달 트랜지스터 게이트단자로 인가하는 제1단계와; 이후 상기 소정의 전위레벨을 디스에이블시켜 상기 부트스트랩 트랜지스터를 턴오프시키는 제2단계와; 이후 상기 고전위 전달 트랜지스터 드레인단자로 칩 내부에서 발생되는 고전위를 인가시키는 제3단계를 거쳐 워드라인을 구동시키는 것을 특징으로 한다.
상기한 목적 달성을 위해 본 발명에서 제안한 제2실시예에 따른 워드라인 구동방법은 입력되는 로오 어드레스 디코딩 신호에 구동하여 소정의 제1, 제2신호를 출력하는 메인 디코더부와; 게이트로 입력되는 소정의 전위에 의해 턴온되어 상기 소정의 제1신호를 출력하는 부트스트랩 트랜지스터와, 상기 소정의 제1신호에 의해 턴온되어 고전위를 워드라인으로 전달하는 고전위 전달 트랜지스터와, 상기 소정의 제2신호에 의해 턴온되어 워드라인의 전위레벨을 접지전위로 프리차지시키는 엔모스형 트랜지스터로 구성되는 서브 디코더부를 구비하여 워드라인을 구동하는 반도체 메모리 소자의 로오 디코더 장치에 있어서, 소정의 전위레벨을 상기 부트스트랩 트랜지스터 게이트단자에 인가시켜 이를 통해 상기 소정의 제1신호를 상기 고전위 전달 트랜지스터 게이트단자로 인가하는 제1단계와; 이후 상기 고전위 전달 트랜지스터 드레인단자로 칩 내부에서 발생되는 고전위를 인가시켜 워드라인을 구동시키는 제2단계와; 이후 상기 소정의 전위레벨을 디스에이블시켜 상기 부트스트랩 트랜지스터를 턴오프시키는 제3단계를 거쳐 워드라인을 구동시키는 것을 특징으로 한다.
상기한 목적 달성을 위해 본 발명에서 제안한 제3실시예에 따른 워드라인 구동방법은 입력되는 로오 어드레스 디코딩 신호에 구동하여 소정의 제1, 제2신호를 출력하는 메인 디코더부와; 게이트로 입력되는 소정의 전위에 의해 턴온되어 상기 소정의 제1신호를 출력하는 부트스트랩 트랜지스터와, 상기 소정의 제1신호에 의해 턴온되어 고전위를 워드라인으로 전달하는 고전위 전달 트랜지스터와, 상기 소정의 제2신호에 의해 턴온되어 워드라인의 전위레벨을 접지전위로 프리차지시키는 엔모스형 트랜지스터로 구성되는 서브 디코더부를 구비하여 워드라인을 구동하는 반도체 메모리 소자이 로오 디코더 장치에 있어서, 상기 부트스트랩 트랜지스터의 문턱전위를 제조공정을 통해 보다 낮은 문턱전위를 갖는 모스 트랜지스터로 만들어 워드라인을 구동시키는 것을 특징으로 한다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제2도는 본 발명에서 제안한 워드라인 구동방법을 설명하기 위한 서브 디코더 회로를 도시한 것으로, 제1도에 도시된 종래의 서브 디코더부(12)와 동일한 구성을 갖는다.
제4도는 본 발명에서 제안한 제1실시예에 따른 워드라인 구동방법을 나타낸 동작타이밍도이다.
이를 상세히 설명하면 하기한 바와 같다.
메인 디코더부(11)의 일측 출력노드인 노드2(N2)의 전위레벨이 접지전위(Vss)이고, 부트스트랩 트랜지스터(MN4)의 게이트로 인가되는 전위레벨이 전원전압(Vcc)이며 고전위 전달 트랜지스터(MN5)의 드레인단자로 입력되는 고전위레벨이 접지전위(Vss)인 초기조건에서, 노드2(N2)의 전위레벨이 로직로우(Vss)에서 로직하이(Vcc)로 천이되면 부트스트랩 트랜지스터(MN4)의 출력노드인 노드3(N3)에는 Vcc-Vtn(엔모스형 트랜지스터(MN4)의 문턱전위)의 전위가 출력된다.
이후, 부트스트랩 트랜지스터(MN4)의 게이트로 인가되는 전위를 로직하이(Vcc)에서 로직로우(Vss)로 디스에이블시켜 상기 부트스트랩 트랜지스터(MN4)를 턴오프시킨다.
이어, 고전위 전달 트랜지스터(MN5)의 드레인단자로 로직하이의 고전위(Vpp)를 인가시켜 워드라인을 구동한다.
이러한 워드라인 구동방법에 있어서는, 고전위 전달 트랜지스터(MN5)의 드레인단자로 로직하이의 고전위(Vpp)가 인가되기 전에 부트스트랩 트랜지스터(MN4)의 게이트전위가 로직하이에서 로직로우로 디스에이블되므로, 상기 부트스트랩 트랜지스터(MN4)를 통한 오프전류(Off Current)는 발생되지 않는다.
따라서, 워드라인 구동시 오프전류(Off Current)로 인하여 워드라인이 플로우팅되는 현상을 방지할 수 있으며, 입력되는 고전위(Vpp)에 의한 부트스트랩핑 효율의 향상을 도모할 수가 있게 된다.
다음, 부트스트랩 트랜지스터(MN4)의 게이트전위가 초기조건에서 Vxg인 경우 본 발명의 제1실시예에서 제안한 워드라인 구동방법을 살펴본다.
이때에도 노드2(N2) 및 고전위 전달 트랜지스터(MN5)의 드레인단자는 초기조건에서 로직로우(Vss)이다.
워드라인 구동동작에서 노드2(N2)가 로직로우(Vss)에서 로직하이(Vcc)로 천이되면 부트스트랩 트랜지스터(MN4)의 출력단인 노드3(N3)에는 Vxg-Vtn(엔모스형 트랜지스터(MN4)의 문턱전위)의 전위가 출력된다.
이후, 부트스트랩 트랜지스터(MN4)의 게이트전위를 로직하이(Vxg)에서 로직로우로 천이시켜 상기 부트스트랩 트랜지스터(MN4)를 턴오프시킨다.
이어, 고전위 전달 트랜지스터(MN5)의 드레인단자로 로직하이의 고전위(Vpp)를 인가시켜 워드라인을 인에이블시킨다.
이 경우에도, 고전위 전달 트랜지스터(MN5)의 드레인단자로 로직하이의 고전위(Vpp)가 인가되기 전에 부트스트랩 트랜지스터(MN4)의 게이트전위가 로직하이에서 로직로우로 디스에이블되므로, 상기 부트스트랩 트랜지스터(MN4)를 통한 오프전류(Off Current)는 발생되지 않는다.
따라서, 워드라인 구동시 오프전류(Off Current)로 인하여 워드라인이 플로우팅되는 현상을 방지할 수 있으며, 입력되는 고전위(Vpp)에 의한 부트스트랩핑 효율의 향상을 도모할 수가 있게 된다.
마지막으로, 부트스트랩 트랜지스터(NM4)의 게이트전위가 초기 조건에서 Vpp인 경우 본 발명의 제1실시예에서 제안한 워드라인 구동방법을 살펴본다.
이때에도 노드2(N2) 및 고전위 전달 트랜지스터(MN5)의 드레인단자는 초기조건에서 로직로우(Vss)이다.
워드라인 구동동작에서 노드2(N2)가 로직로우(Vss)에서 로직하이(Vcc)로 천이되면 부트스트랩 트랜지스터(MN4)의 출력단인 노드3(N3)에는 Vpp-Vtn(엔모스형 트랜지스터(MN4)의 문턱전위)의 전위가 출력된다.
이후, 부트스트랩 트랜지스터(MN4)의 게이트전위를 로직하이(Vpp)에서 로직로우로 천이시켜 상기 부트스트랩 트랜지스터(MN4)를 턴오프시킨다.
이어, 고전위 전달 트랜지스터(MN5)의 드레인단자로 로직하이의 고전위(Vpp)를 인가시켜 워드라인을 인에이블시킨다.
이 경우에도, 고전위 전달 트랜지스터(MN5)의 드레인단자로 로직하이의 고전위(Vpp)가 인가되기 전에 부트스트랩 트랜지스터(MN4)의 게이트전위가 로직하이에서 로직로우로 디스에이블되므로, 상기 부트스트랩 트랜지스터(MN4)를 통한 오프전류(Off Current)는 발생되지 않는다.
따라서, 워드라인 구동시 오프전류(Off Current)로 인하여 워드라인이 플로우팅되는 현상을 방지할 수 있으며, 입력되는 고전위(Vpp)에 의한 부트스트랩핑 효율의 향상을 도모할 수가 있게 된다.
이상에서 살펴본 본 발명의 제1실시예에서는 고전위 전달 트랜지스터의 드레인단자로 인가되는 전위레벨이 로직로우에서 로직하이로 천이하기 이전에 부트스트랩 트랜지스터의 게이트전위를 로직하이에서 로직로우로 천이시켜 주므로써 기존의 워드라인 구동방법에 있어서 발생되던 문제점들을 해결할 수가 있게 된다.
제5도는 본 발명에서 제안한 제2실시예에 따른 워드라인 구동방법을 나타낸 동작타이밍도이다.
메인 디코더부(11)의 일측 출력노드인 노드2(N2)의 전위레벨이 접지전위(Vss)이고, 부트스트랩 트랜지스터(MN4)의 게이트로 인가되는 전위레벨이 전원전압(Vcc)이며 고전위 전달 트랜지스터(MN5)의 드레인단자로 입력되는 고전위레벨이 접지전위(Vss)인 초기조건에서, 노드2(N2)의 전위레벨이 로직로우(Vss)에서 로직하이(Vcc)로 천이되면 부트스트랩 트랜지스터(MN4)의 출력노드인 노드3(N3)에는 Vcc-Vtn(엔모스형 트랜지스터(MN4)의 문턱전위)의 전위가 출력된다.
이어, 고전위 전달 트랜지스터(MN5)의 드레인단자로 로직하이의 고전위(Vpp)를 인가시켜 워드라인을 구동한다.
이후, 부트스트랩 트랜지스터(MN4)의 게이트로 인가되는 전위를 로직하이(Vcc)에서 로직로우(Vss)로 디스에이블시켜 상기 부트스트랩 트랜지스터(MN4)를 턴오프시킨다.
다음, 부트스트랩 트랜지스터(MN4)의 게이트전위가 초기조건에서 Vxg인 경우 본 발명의 제2실시예에서 제안한 워드라인 구동방법을 살펴본다.
이때에도 노드2(N2) 및 고전위 전달 트랜지스터(MN5)의 드레인단자는 초기조건에서 로직로우(Vss)이다.
워드라인 구동동작에서 노드2(N2)가 로직로우(Vss)에서 로직하이(Vcc)로 천이되면 부트스트랩 트랜지스터(MN4)의 출력단인 노드3(N3)에는 Vxg-Vtn(엔모스형 트랜지스터(MN4)의 문턱전위)의 전위가 출력된다.
이어, 고전위 전달 트랜지스터(MN5)의 드레인단자로 로직하이의 고전위(Vpp)를 인가시켜 워드라인을 인에이블시킨다.
이후, 부트스트랩 트랜지스터(MN4)의 게이트전위를 로직하이(Vxg)에서 로직로우로 천이시켜 상기 부트스트랩 트랜지스터(MN4)를 턴오프시킨다.
마지막으로, 부트스트랩 트랜지스터(MN4)의 게이트전위가 초기 조건에서 Vpp인 경우 본 발명의 제2실시예에서 제안한 워드라인 구동방법을 살펴본다.
이때에도 노드2(N2) 및 고전위 전달 트랜지스터(MN5)의 드레인단자는 초기조건에서 로직로우(Vss)이다.
워드라인 구동동작에서 노드2(N2)가 로직로우(Vss)에서 로직하이(Vcc)로 천이되면 부트스트랩 트랜지스터(MN4)의 출력단인 노드3(N3)에는 Vpp-Vtn(엔모스형 트랜지스터(MN4)의 문턱전위)의 전위가 출력된다.
이어, 고전위 전달 트랜지스터(MN5)의 드레인단자로 로직하이의 고전위(Vpp)를 인가시켜 워드라인을 인에이블시킨다.
이후, 부트스트랩 트랜지스터(MN4)의 게이트전위를 로직하이(Vpp)에서 로직로우로 천이시켜 상기 부트스트랩 트랜지스터(MN4)를 턴오프시킨다.
한편, 본 발명의 제3실시예에 있어서는 부트스트랩 트랜지스터의 문턱전압을 일정전위만큼 다운(Down)시킨 모스 트랜지스터를 이용하는 것이다.
예를 들어, 제조공정을 이용하여 부트스트랩 트랜지스터의 문턱전압을 0.5V 정도 다운시켰다면 워드라인 구동시 부트스트랩 트랜지스터의 출력단에는 Vcc-(Vtn1-0.5V)의 전위가 출력되어 본 발명의 제1, 제2실시예에서와 같은 부트스트랩 효율을 향상시킬 수가 있다.
또한, 고전위 전달 트랜지스터의 문턱전위를 낮추어주므로써 긴라스(RAS) 조건에서 워드라인이 플로우팅되는 것을 방지할 수가 있다.
제6도는 제2도에 도시된 고전위 전달 트랜지스터(MN5)의 다른 실시예로서, (a)는 일반적인 고전위 전달 트랜지스터(NM5)의 래이아웃을 도시한 것이고, (b)는 부트스트랩핑 효율을 증가시키기 위하여 부트스트랩 노드(N3)의 폴리(poly) 영역(a)의 채널길이를 증가시킨 것이다.
보통의 설계에 있어서는 드라이버의 스피드를 증가시키기 위해 (a)에 도시된 바와 같은 트랜지스터 채널길이를 사용하지만, 부트스트랩핑 효율을 높이기 위해 (b)에 도시된 트랜지스터와 같은 게이트 오버랩 커패시턴스(gate overlap capacitance)를 증가시키는 레이아웃을 할 수 있다.
제7도는 본 발명에서 제안한 제2실시예에 대한 구현예를 나타낸 것으로, 이는 공지의 기술로 당업자라면 용이하게 구현할 수 있는 회로이다.
(a)와 (c)는 서브 디코더부에 접속되어 이를 동작시키기 위한 회로이며, (b)는 이에 대한 동작타이밍도이다.
(a)는 직렬접속되어 메인 디코더부의 출력(X)을 지연하는 제1 및 제2인버터(IV1, IV2)와; 상기 제2인버터(IV2)의 출력전위를 부트스트랩 단자로 전달하는 부트스트랩 트랜지스터(MN1)와; 게이트가 상기 부트스트랩 노드에 접속되어 입력되는 고전위(pxi)를 워드라인으로 전달하는 고전위 전달 트랜지스터(MN2)와; 상기 제2인버터(IV2) 출력전위를 반전출력하는 제3인버터(IV3)와; 게이트가 상기 제3인버터(IV3) 출력단에 접속되고 프리차지 동작시 워드라인의 전위레벨을 로직로우로 만드는 엔모스형 트랜지스터(MN3)와; 전원전압 인가단과 상기 부트스트랩 트랜지스터(MN1) 게이트단자 사이에 연결되며 게이트로 A의 신호를 반전출력하는 제4인버터(IV4) 출력신호가 인가되는 피모스형 트랜지스터(MP1)와; 전원전압 인가단과 상기 부트스트랩 트랜지스터(MN1) 게이트단자 사이에 연결되며 게이트로 B의 신호를 반전출력하는 제5인버터(IV5) 출력신호가 인가되는 피모스형 트랜지스터(MP2)로 구성된다.
(c)는 상기 A 및 B 신호를 만들어내는 회로로, 메인 디코더부의 출력신호(X)를 이용한다.
즉, 메인 디코더부의 출력인 X를 일정시간 지연출력시켜 B 신호를 발생시키는 제6 및 제7인버터(IV6,IV7)와; 상기 제7인버터(IV7)의 출력을 반전출력하여 A 신호를 발생시키는 제8인버터(IV8)로 구성된다.
(b)에 도시된 바와 같이 프리차지 동작에서는 메인 디코더부의 출력인 X의 전위레벨이 로직로우이다.
이때 A 신호는 로직하이, B 신호는 로직로우이므로 부트스트랩 트랜지스터는 게이트로 인가되는 전원전위(Vcc)에 의해 턴온되어 부트스트랩 노드에는 로직로우가 출력되어 고전위 전달 트랜지스터(MN2)를 턴오프상태로 만든다.
한편, 상기 제3인버터(IV3)는 제2인버터(IV2)의 로직로우를 반전출력하므로 엔모스형 트랜지스터 MN3이 턴온되어 워드라인을 프리차지시킨다.
다음, 워드라인 구동동작시에는 메인 디코더부의 출력인 X가 로직로우에서 로직하이로 천이한다.
따라서, A 신호는 로직로우, B 신호는 로직하이가 되어 피모스형 트랜지스터 MP2를 턴온시킨다.
이에따라 부트스트랩 트랜지스터(MN1)는 턴온되고 이를 통해 부트스트랩 노드에는 Vpp-Vtn1의 전위가 출력된다.
이후, 고전위 전달 트랜지스터 드레인단자로 고전위(pxi)를 인가시키면 부트스트랩 노드에는 커플링 효과로 인한 전위레벨이 보다 상승하게 된다.
이에 따라 고전위 전달 트랜지스터(MN5)는 안정적으로 고전위(pxi)를 워드라인에 공급하게 된다.
이후, 부트스트랩 트랜지스터의 게이트로 인가되는 고전위가 디스에이블되어 부트스트랩 노드의 전압강하를 방지한다.
이상에서 설명한 바와 같이, 본 발명에 따른 워드라인 구동방법을 반도체 메모리 장치에 적용하면 라스(RAS) 신호가 긴 경우에 부트스트랩 노드(N3)의 전위가 낮아서 생기는 오프전류로 인해서 워드라인이 플로우팅되는 문제를 해결할 수 있을 뿐만 아니라 부트스트랩 효율을 향상시키는 효과가 있다.
본 발명의 바람직한 실시예들은 예시의 목적을 위한 것으로 당업자라면 첨부된 특허청구범위의 기술적 사상을 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 입력되는 로오 어드레스 디코딩 신호에 구동하여 소정의 제1, 제2신호를 출력하는 메인 디코더부와; 게이트로 입력되는 소정의 전위에 의해 턴온되어 상기 소정의 제1신호를 출력하는 부트스트랩 트랜지스터와, 상기 소정의 제1신호에 의해 턴온되어 고전위를 워드라인으로 전달하는 고전위 전달 트랜지스터와, 상기 소정의 제2신호에 의해 턴온되어 워드라인의 전위레벨을 접지전위로 프리차지시키는 엔모스형 트랜지스터로 구성되는 서브 디코더부를 구비하여 워드라인을 구동하는 반도체 메모리 소자의 로오 디코더 장치에 있어서, 소정의 전위레벨을 상기 부트스트랩 트랜지스터 게이트단자에 인가시켜 이를 통해 상기 소정의 제1신호를 상기 고전위 전달 트랜지스터 게이트단자로 인가하는 제1단계와; 이후 상기 소정의 전위레벨을 디스에이블시켜 상기 부트스트랩 트랜지스터를 턴오프시키는 제2단계와; 이후 상기 고전위 전달 트랜지스터 드레인단자로 칩 내부에서 발생되는 고전위를 인가시키는 제3단게를 거쳐 워드라인을 구동시키는 반도체 메모리 소자의 워드라인 구동방법.
  2. 제1항에 있어서, 상기 소정의 전위레벨은 초기조건에서 전원전위(Vcc) 이상의 전위레벨을 갖는 것을 특징으로 하는 반도체 메모리 소자의 워드라인 구동방법.
  3. 제1항에 있어서, 상기 고전위 전달 트랜지스터는 게이트 오버랩 커패시턴스를 증가시키기 위한 레이아웃을 가지는 것을 특징으로 하는 반도체 메모리 소자의 워드라인 구동방법.
  4. 입력되는 로오 어드레스 디코딩 신호에 구동하여 소정의 제1, 제2신호를 출력하는 메인 디코더부와; 게이트로 입력되는 소정의 전위에 의해 턴온되어 상기 소정의 제1신호를 출력하는 부트스트랩 트랜지스터와, 상기 소정의 제1신호에 의해 턴온되어 고전위를 워드라인으로 전달하는 고전위 전달 트랜지스터와, 상기 소정의 제2신호에 의해 턴온되어 워드라인의 전위레벨을 접지전위로 프리차지시키는 엔모스형 트랜지스터로 구성되는 서브 디코더부를 구비하여 워드라인을 구동하는 반도체 메모리 소자의 로오 디코더 장치에 있어서, 소정의 전위레벨을 상기 부트스트랩 트랜지스터 게이트단자에 인가시켜 이를 통해 상기 소정의 제1신호를 상기 고전위 전달 트랜지스터 게이트단자로 인가하는 제1단계와; 이후 상기 고전위 전달 트랜지스터 드레인단자로 칩 내부에서 발생되는 고전위를 인가시켜 워드라인을 구동시키는 제2단계와; 이후 상기 소정의 전위레벨을 디스에이블시켜 상기 부트스트랩 트랜지스터를 턴오프시키는 제3단계를 거쳐 워드라인을 구동시키는 반도체 메모리 소자의 워드라인 구동방법.
  5. 제4항에 있어서, 상기 소정의 전위레벨은 초기조건에서 전원전위(Vcc) 이상의 전위레벨을 갖는 것을 특징으로 하는 반도체 메모리 소자의 워드라인 구동방법.
  6. 제4항에 있어서, 상기 고전위 전달 트랜지스터는 게이트 오버랩 커패시턴스를 증가시키기 위한 레이아웃을 가지는 것을 특징으로 하는 반도체 메모리 소자의 워드라인 구동방법.
  7. 입력되는 로오 어드레스 디코딩 신호에 구동하여 소정의 제1, 제2신호를 출력하는 메인 디코더부와; 게이트로 입력되는 소정의 전위에 의해 턴온되어 상기 소정의 제1신호를 출력하는 부트스트랩 트랜지스터와, 상기 소정의 제1신호에 의해 턴온되어 고전위를 워드라인으로 전달하는 고전위 전달 트랜지스터와, 상기 소정의 제2신호에 의해 턴온되어 워드라인의 전위레벨을 접지전위로 프리차지시키는 엔모스형 트랜지스터로 구성되는 서브 디코더부를 구비하여 워드라인을 구동하는 반도체 메모리 소자의 로오 디코더 장치에 있어서, 상기 부트스트랩 트랜지스터의 문턱전위를 제조공정을 통해 보다 낮은 문턱전위를 갖는 모스 트랜지스터로 만들어 워드라인을 구동시키는 반도체 메모리 소자의 워드라인 구동방법.
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