KR20000035754A - 불휘발성 반도체 메모리 및 그 제조 방법 - Google Patents

불휘발성 반도체 메모리 및 그 제조 방법 Download PDF

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Abstract

필요한 실효 채널 길이를 확보하면서, 게이트 길이를 가능한 작게 할 수 있는 메모리 셀 구조를 갖는 불휘발성 반도체 메모리를 제공한다.
실리콘 기판(1)에 서로 이격하여 형성된 소오스 영역(8) 및 드레인 영역(9)과, 이들 사이의 채널 영역(10) 위에 터널 산화막(3)을 개재하여 형성된 부유 게이트(4), 또 층간 절연막(5)을 개재하여 형성된 제어 게이트(6)를 포함하며, 드레인 영역(9)의 근방에서 핫 일렉트론을 생성하여 부유 게이트(4)에 주입하는 기록 동작을 갖는 불휘발성 반도체 메모리 셀이며, 드레인 영역(9)은 제어 게이트(6)에 정합된 이온 주입에 의해 형성되며, 소오스 영역(8)은 제어 게이트(6)와 측벽 절연막(7)에 정합된 이온 주입에 의해 형성된다. 드레인 영역(9)과 부유 게이트(4)의 중첩 yd는 소오스 영역(8)과 부유 게이트(4)의 중첩 ys보다 크게 설정된다.

Description

불휘발성 반도체 메모리 및 그 제조 방법{NONVOLATILE SEMICONDUCTOR MEMORY AND METHOD OF MANUFACTURING THE SAME}
본 발명은 전기적 기록 변환가능한 불휘발성 반도체 메모리에 관한 것으로, 특히 핫 일렉트론 주입에 의한 기록이 행해지는 NOR형 등의 플래시 EEPROM에 유용한 메모리 셀 구조와 그 제조 방법에 관한 것이다.
EEPROM의 메모리 셀에는, 통상 반도체 기판에 절연막을 개재하여 부유 게이트와 제어 게이트를 적층한 FETMOS 구조가 이용된다. 각 종 EEPROM 중 NOR형 플래시 메모리 셀에서는 통상 핫 일렉트론 주입이 이용된다. 즉, 기록 모드에서는, 메모리 셀이 순 바이어스되어 큰 채널 전류가 흐르는 상태로 설정된다. 이에 따라, 드레인 근방의 핀치오프(pinch-off) 영역에서 핫 일렉트론이 생성되어, 이는 부유 게이트로 주입된다. 소거 동작은, 예를 들면, 부유 게이트에 축적된 전자를 Fowler-Nordheim 터널 전류 기구에 의해 소오스 측에 방출됨으로써 행해진다.
이와 같은 핫 일렉트론 주입형의 메모리 셀에서는, 기록이나 소거 특성의 최적화를 위하여 소오스 및 드레인 영역에 대해 확산 거리나 불순물 농도, 부유 게이트와의 중첩(오버랩) 등을 최적 설정하는 것이 필요하다. 예를 들면, 부유 게이트에 축적된 전자를 소오스 측에 방출시키는 소거 동작을 행하는 메모리 셀의 경우에 따르면, 소오스 영역에 대해서는 부유 게이트 사이에서 큰 중첩이 필요하다. 또한, 기록시에는 큰 채널 전류가 흐르기 때문에, 소오스 저항은 충분히 낮을 필요가 있으며, 이로인해 소오스 영역은 드레인 영역보다 깊고 고농도인 것이 바람직하다. 또한, 기록 동작을 반복함으로써, 드레인 근방의 게이트 절연막에 전자가 트랩되면, 드레인 측에 오프셋(offset)이 생성되며, 메모리 셀의 기록 효율의 저하나 구동력의 저하를 초래한다. 이를 방지하기 위해서는, 드레인 영역에 대해서도 소오스 영역 정도는 아니지만, 부유 게이트와의 중첩을 필요로 한다.
한편, 핫 일렉트론 주입형의 불휘발성 반도체 메모리에 대해서, 드레인 영역의 부유 게이트와의 중첩을 크게 한 구조도 제안된다(예를 들면, 특개평5-343701호 공보, 특개평6-252414호 공보 참조).
또한, 핫 일렉트론 주입 방식이 아닌, 드레인 영역과 부유 게이트 간의 터널 전류에 의한 전자 주입 및 전자 방출을 행하는 불휘발성 메모리이다. 이러한 종류의 메모리 셀의 경우에는, 드레인 영역의 부유 게이트와의 중첩을, 소오스 측에 전자를 방출시키는 경우의 소오스 영역과 나란히 큰 비대칭 구조로 하는 것이 유효하다(예를 들면, 특개평5-36990호 공보 참조). 또한, 순 바이어스 상태에서의 채널 전류에 의해 생성되는 핫 일렉트론을 이용하는 방식은 아니지만, 애벌런치에 의해 생성되는 핫 일렉트론을 이용하는 메모리 셀에 대해서 마찬가지로 드레인 영역의 부유 게이트와의 중첩을 크게 하는 제안도 있다(특개평5-55599호 공보 참조).
이상과 같이, 핫 일렉트론 주입에 대표되는 드레인 영역 측으로부터의 전하 주입을 이용하는 종래의 불휘발성 메모리 셀에서는, 소오스, 드레인 영역에 각각 부유 게이트와의 중첩이 필요하다. 또한, 여러가지 관점으로부터, 부유 게이트와 소오스 및 드레인 영역과의 관계를 비대칭 구조로 하는 것도 제안되고 있다. 그러나, 근래의 반도체의 미세화 기술의 진보가 현저하여 이 미세화 기술을 이용하여 고집적화 EEPROM을 실현하도록 하면, 소오스, 드레인 영역과 부유 게이트의 중첩을 크게 한 경우에 실효 채널 길이를 확보할 수 없게 되는 사태가 생긴다. 또한, 실효 채널 길이 Leff를 어느 정도 유지하도록 하면, 소오스, 드레인 영역과 부유 게이트와의 중첩 만큼 부유 게이트 길이 L이 길어지고, 메모리 셀 사이즈를 축소하는 것이 곤란해진다.
본 발명은 필요한 실효 채널 길이를 확보하면서, 게이트 길이를 가능한 한정하여 작게 할 수 있는 메모리 셀 구조를 갖는 불휘발성 반도체 메모리와 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은 반도체 기판과, 상기 반도체 기판에 서로 이격하여 형성된 소오스 및 드레인 영역, 상기 소오스 및 상기 드레인 영역 간의 채널 영역상에 형성된 전하 축적부, 및 제어 게이트를 포함하며, 상기 드레인 영역 근방에서 핫 일렉트론을 생성하여 상기 전하 축적부에 주입하는 기록 동작을 갖는 것을 특징으로 하는 불휘발성 반도체 메모리에 있어서, 적어도 상기 소오스 영역은 상기 제어 게이트의 측면에 설치된 측벽에 자기 정합되는 불순물 도입에 의해 형성되며, 상기 드레인 영역과 상기 전하 축적부의 중첩은 상기 소오스 영역과 상기 전하 축적부의 중첩 이상으로 설정되는 것을 특징으로 한다.
본 발명에 있어서, 상기 전하 축적부는, 예를 들면, 상기 채널 영역과 상기 제어 게이트 사이에 절연막을 개재하여 형성된 부유 게이트이며, 소거 동작은 상기 부유 게이트에 보유된 전자를 상기 채널 영역에 방출시킴으로써 행해진다.
본 발명에 있어서, 상기 전하 축적부는, 예를 들면, 상기 채널 영역과 상기 제어 게이트 사이에 형성된 절연막의 트랩 준위이며, 소거 동작은 상기 트랩 준위에 보유된 전자를 상기 드레인 영역 근방에서 생성된 정공의 주입에 의해 중화함으로써 행해진다.
본 발명에 있어서 바람직하게는, 소오스 영역의 불순물 도즈량이 드레인 영역의 도즈량보다 큰 것으로 한다.
또한, 본 발명에 있어서 바람직하게는, 소오스 영역의 접합 깊이가 드레인 영역의 접합 깊이보다 깊은 것으로 한다.
본 발명에 관한 불휘발성 반도체 메모리의 제조 방법은, 반도체 기판상에 전하 축적부를 개재하여 제어 게이트를 형성하는 공정과, 상기 반도체 기판의 상기 제어 게이트의 한 쪽의 에지의 외측에, 상기 에지에 정합되는 불순물 도입을 행하여 드레인 영역을 형성하는 공정과, 상기 제어 게이트의 측면에 측벽 절연막을 형성하는 공정과, 상기 반도체 기판의 상기 측벽 절연막의 외측에, 상기 측벽 절연막에 정합되는 불순물 도입을 행하여 소오스 영역을 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명에 관한 불휘발성 메모리의 제조 방법은, 또한 반도체 기판에 터널 절연막을 개재하여 부유 게이트 재료막을 피착하는 공정, 상기 부유 게이트 재료막상에 층간 절연막을 개재하여 제어 게이트 재료막을 피착하는 공정, 상기 제어 게이트 재료막 및 상기 부유 게이트 재료막을 순차 패터닝하여 제어 게이트 및 부유 게이트를 형성하는 공정, 상기 반도체 기판의 상기 제어 게이트의 한쪽의 에지의 외측에, 상기 에지에 정합되는 불순물 도입을 행하여 드레인 영역을 형성하는 공정, 상기 제어 게이트 및 상기 부유 게이트의 측면에 측벽 절연막을 형성하는 공정, 및 상기 반도체 기판의 상기 측벽 절연막의 외측에, 상기 측벽 절연막에 정합되는 불순물 도입을 행하여 소오스 영역을 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명에 관한 불휘발성 반도체 메모리의 제조 방법은, 또한 반도체 기판상에 전하 축적부를 개재하여 제어 게이트를 형성하는 공정, 상기 제어 게이트의 측면에 제1 측벽 절연막을 형성하는 공정, 상기 반도체 기판의 상기 제1 측벽 절연막의 외측에, 상기 제1 측벽 절연막에 자기 정합되는 불순물 도입을 행하여 드레인 영역을 형성하는 공정, 상기 제1 측벽 절연막의 측면에 제2 측벽 절연막을 형성하는 공정, 및 상기 반도체 기판의 상기 제2 측벽 절연막의 외측에, 상기 제2 측벽 절연막에 자기 정합되는 불순물 도입을 행하여 소오스 영역을 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명에 관한 불휘발성 반도체 메모리의 제조 방법은, 또한 반도체 기판에 터널 절연막을 개재하여 부유 게이트 재료막을 피착하는 공정, 상기 부유 게이트 재료막상에 층간 절연막을 개재하여 제어 게이트 재료막을 피착하는 공정, 상기 제어 게이트 재료막 및 상기 부유 게이트 재료막을 순차 패터닝하여 제어 게이트 및 부유 게이트를 형성하는 공정, 상기 제어 게이트 및 상기 부유 게이트의 측면에 제1 측벽 절연막을 형성하는 공정, 상기 반도체 기판의 상기 제1 측벽 절연막의 외측에, 상기 제1 측벽 절연막에 자기 정합되는 불순물 도입을 행하여 드레인 영역을 형성하는 공정, 상기 제1 측벽 절연막의 측면에 제2 측벽 절연막을 형성하는 공정, 및 상기 반도체 기판의 상기 제2 측벽 절연막의 외측에, 상기 제2 측벽 절연막에 자기 정합되는 불순물 도입을 행하여 소오스 영역을 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 방법에 있어서 바람직하게는, 소오스 영역의 불순물 도즈량을 드레인 영역의 도즈량보다 크게 설정한다.
또한, 본 발명의 방법에 있어서 바람직하게는, 소오스 영역의 불순물 도입을 드레인 영역의 불순물 도입보다 깊게 설정한다.
본 발명에 따른 메모리 셀에서는, 소오스 영역의 채널 영역 측단부가 제어 게이트의 측벽 절연막에 의해 규정되며, 드레인 영역의 채널 영역 측단부가 제어 게이트의 에지, 또는 제어 게이트 측면의 얇은 측벽 절연막의 외측에 의해 규정된다. 따라서, 소오스 영역과 전하 축적층(대표적으로는, 부유 게이트)와의 중첩은 오프셋이 생기지 않는 필요 최소한의 것으로 하며, 드레인 영역의 부유 게이트와의 중첩을 상기보다 크게 한 비대칭 메모리 셀 구조가 얻어진다. 이에 따라, 필요한 실효 채널 길이를 확보하면서, 게이트 길이를 작게 할 수 있다.
그래서, 소오스 영역과 부유 게이트의 중첩을 작게 하면, 소오스 영역에 전자 방출시켜 종래의 소거 동작에서는, 소거 효율이 나빠진다. 따라서, 이에 관해서는, 부유 게이트의 전자를 채널 영역 전면에 방출시키는 소거 동작을 이용하면 문제없다. 또한, 큰 채널 전류가 흐르는 기록 동작에서는, 소오스 영역의 저항이 충분히 작은 것이 주입 효율에 있어서 중요하다. 따라서, 본 발명에서는, 바람직하게 소오스 영역의 불순물 도즈량을 드레인 영역의 도즈량보다 크게 하며, 소오스 영역의 접합 깊이를 드레인 영역의 접합 깊이보다 깊게 한다. 이에 따라, 작은 소오스 저항을 실현하여 높은 기록 주입 효율을 얻을 수 있다.
또한, 핫 일렉트론이 주입되는 전하 축적층이 절연막내의 트랩 준위가 있는 메모리 셀의 경우에는, 소거 동작은 상기 트랩 준위에 보유된 전자를 드레인 영역으로 터널링에 의해 인출해도 좋으며, 보다 바람직하게는, 트랩 준위에 보유된 전자를 드레인 영역 근방에서 생성된 정공의 주입에 의해 중화하는 동작이면 좋다.
도 1은 본 발명의 실시 형태에 따른 메모리 셀 구조를 도시한 도면.
도 2a는 동 메모리 셀의 게이트 전극부의 적층 공정을 도시한 도면.
도 2b는 동 메모리 셀의 게이트 전극부의 패터닝 공정을 도시한 도면.
도 2c는 동 메모리 셀의 드레인 영역의 이온 주입 공정을 도시한 도면.
도 2d는 동 메모리 셀의 측벽 절연막의 형성 공정을 도시한 도면.
도 2e는 동 메모리 셀의 소오스 영역의 이온 주입 공정을 도시한 도면.
도 2f는 동 메모리 셀의 불순물 재확산 공정을 도시한 도면.
도 3은 본 발명의 다른 실시 형태에 따른 메모리 셀 구조를 도시한 도면.
도 4는 본 발명의 다른 실시 형태에 따른 메모리 셀 구조를 도시한 도면.
도 5는 본 발명과 비교하기 위한 메모리 셀 구조를 도시한 도면.
도 6a는 본 발명의 다른 실시 형태에 따른 제1 측벽 절연막의 형성 공정을 도시한 도면.
도 6b는 동 실시 형태에 따른 드레인 영역의 이온 주입 공정을 도시한 도면.
도 6c는 동 실시 형태에 따른 제2 측벽 절연막 형성과 소오스 영역의 이온 주입 공정을 도시한 도면.
도 6d는 동 실시 형태에 따른 불순물 재확산 공정을 도시한 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
1: 실리콘 기판
2: p형 웰
3: 터널 산화막
4: 부유 게이트
5: 층간 절연막
6: 제어 게이트
7: 측벽 절연막
8: 소오스 영역
9: 드레인 영역
10: 채널 영역
이하, 도면을 참조하여, 본 발명의 실시예를 설명한다.
도 1은, 본 발명의 실시 형태에 따른 메모리 셀 구조를 도시한다. 실리콘 기판(1)의 메모리 셀 영역에는 p형 웰(2)이 형성되어 있다. 이 p형 웰(2)에 터널 절연막으로서 열산화에 의한 실리콘 산화막(3)이 형성되며, 이 위에 부유 게이트(4)가 형성된다. 부유 게이트(4) 위에는 또한 층간 절연막(5)을 개재하여 제어 게이트(6)가 형성된다. 제어 게이트(6)와 부유 게이트(4)는 게이트 길이 방향으로 관하여 동일한 사이즈로 패턴 형성된다.
n+형의 소오스 영역(8)과 드레인 영역(9)은, 별도의 이온 주입 공정에 의해 만들어진다. 즉, 드레인 영역(9)은 제어 게이트(6)의 우측의 에지에 자기 정합되는 이온 주입에 의해 형성된다. 부유 게이트(4) 및 제어 게이트(6)의 측면에는 측벽 절연막(7)이 형성되며, 소오스 영역(8)은 이 측벽 절연막(7)의 좌측의 측면에 자기 정합되는 이온 주입에 의해 형성된다.
소오스, 드레인 영역(8, 9)은 이온 주입후의 열처리에 의한 불순물 재확산에 의해 부유 게이트(4)와의 중첩이 생기지만, 측벽 절연막(7)의 유무에 대응하여 비대칭 구조로 된다. 즉, 소오스 영역(8)의 채널 영역(10) 측의 단부는 측벽 절연막(7)의 에지에 의해 결정되며, 부유 게이트(4)와의 중첩은 ys로 된다. 드레인 영역(9)의 채널 영역(10) 측의 단부는 제어 게이트(6)의 에지에 의해 결정되며, 부유 게이트(4)와의 중첩은 yd(〉ys)로 된다.
도면에 도시한 바와 같이, 게이트 길이를 L로 하여, 실효 채널 길이 Leff는 Leff = L - (ys + yd)이다. 소오스 영역(8) 측의 중첩 yd는 오프셋이 생기지 않는 범위에서 최소한의 값으로 설정된다.
소오스 영역(8)과 드레인 영역(9)은 불순물 도즈량도 다르다. 즉, 소오스 영역(8)의 도즈량은 드레인 영역(9)의 도즈량보다 크게 설정된다. 이 결과, 소오스 영역(8)의 확산 깊이(접합 깊이) xjs는 드레인 영역(9)의 확산 깊이(접합 깊이) xjd에 대하여 xjs〉xjd인 관계가 된다.
본 실시 형태의 메모리 셀의 제조 공정을 도 2a 내지 도 2f를 참조하여 설명한다. 도 2a에 도시한 바와 같이, p형 웰(2)에 형성된 기판(1)에 열산화에 의해 터널 산화막(3)을 형성한다. 이 터널 산화막(3)의 위에 부유 게이트 재료막인 제1 층 다결정 실리콘막(40), 층간 절연막(5) 및 제어 게이트 재료막인 제2 층 다결정 실리콘막(60)을 순차 피착한다.
다음에, 공지의 리소그래피 공정과 RIE 공정에 의해 다결정 실리콘막(60), 층간 절연막(5), 다결정 실리콘막(40)을 순차 에칭하여, 도 2b에 도시한 바와 같이, 동일한 폭으로 제어 게이트(6)와 부유 게이트(4)를 패턴 형성한다. 단, 제어 게이트(6)를 워드선으로서 복수의 메모리 셀에 대하여 연속적으로 배열하는 경우에는, 도면에 직교하는 방향에 대하여 제어 게이트 재료막(60)의 피착 이전에, 부유 게이트 재료막(40)을 미리 분리한다.
그 후에, 후 산화를 행하여, 제어 게이트(6), 부유 게이트(4)의 노출면 및 기판(1)의 표면에 산화막(13)을 형성한 후, 리소그래피 공정에 의해, 도 2c에 도시한 바와 같이, 소오스 영역 측에 두꺼운 레지스트 패턴(11)을 형성한다. 그리고, 비소를 이온 주입하여 제어 게이트(6)에 자기 정합된 n+형 드레인 영역(9)을 형성한다. 단, 이 단계에서, 드레인 영역(9)의 불순물은 비활성화되지 않는다. 비소의 도즈량은, 예를 들면, 2E15/㎠로 한다.
계속해서, LP-CVD법에 의해 70㎚ 정도의, 예를 들면, 산화막을 피착하며, 이를 RIE에 의해 에칭 패터닝하여, 도 2d에 도시한 바와 같이, 부유 게이트(4) 및 제어 게이트(6)의 측면에 두께 70㎚의 측벽 절연막(7)을 형성한다.
다음에, 다시 한번 리소그래피 공정을 행하여, 도 2e에 도시한 바와 같이, 드레인 영역(9) 측에 두꺼운 레지스트 패턴(12)을 형성한다. 그리고, 비소를 이온 주입하여, 측벽 절연막(7)에 자기 정합된 n+형 소오스 영역(8)을 형성한다. 이 때, 비소의 도즈량은, 예를 들면, 5E15/㎠로 한다,
마지막으로, 소오스 및 드레인 영역(8, 9)의 불순물의 재확산과 활성화의 열처리를 행한다. 이에 따라, 도 2f에 도시한 바와 같이, 소오스 영역(8)은 부유 게이트(4)에 약간 중첩되며, 이에 비해 드레인 영역(9)은, 측벽 절연막(7)의 막 두께 만큼 크게 부유 게이트(4)에 중첩되는 상태가 된다.
구체적으로, 비소의 횡방향 확산 길이가 약 80㎚가 되는 열확산 공정을 행함으로써, 드레인 영역(9)과 부유 게이트(4)의 중첩 yd는 약 yd = 80㎚가 되며, 소오스 영역(8)과 부유 게이트(4)의 중첩 ys는 약 ys = 10㎚가 된다. 실제로는, 드레인 영역(9)이 측벽 절연막(7)의 형성 공정의 열이력을 받은 만큼 확산 길이가 크게 되지만, 이는 무시한다.
따라서, 본 실시 형태에 따르면, 실효 채널 길이 Leff = 150㎚의 메모리 셀을 만드는 경우, 필요한 게이트 길이 L은 L = 150+80+10 = 240㎚가 된다. 소오스, 드레인 양쪽에 80㎚의 부유 게이트와의 중첩을 한 경우에는, 필요한 게이트 길이가 310㎚로 되기 때문에, 본 실시 형태에 따라 메모리 셀 사이즈를 효과적으로 작게 할 수 있다.
본 실시 형태에 따른 메모리 셀의 기록 모드에서는, 소오스 영역(8)을 저전위(예를 들면, 접지 전위)로 하며, 제어 게이트(6)와 드레인 영역(9)에 양의 고전위를 인가하여 큰 채널 전류가 흐른다. 이에 따라, 드레인 영역(9)의 근방의 핀치오프 영역에서 생성된 핫 일렉트론이 부유 게이트(4)에 주입되며, 높은 상태의 임계치가 된다. 소거 모드에서는, 제어 게이트(6)를 저전위(예를 들면, 접지)로 하며, p형 웰(2)에 양의 고전위를 인가한다. 이에 따라, 부유 게이트(4)의 전자는 채널 영역(10)의 전면에 방출된다.
본 실시 형태에서는, 드레인 영역(9)과 부유 게이트(4)의 중첩을 소오스 영역(8)과 부유 게이트(4)의 중첩보다 크게 확보하며, 그 결과, 기록 동작에서는, 높은 전자 주입 효율이 얻어지며, 드레인 에지에서의 전자 트랩 등에 의한 오프셋을 방지할 수 있다. 또한, 기록 상태에서는, 큰 채널 전류가 흐르지만, 소오스 영역(8)은 드레인 영역(9)에 비해 높은 도즈량으로 깊게 확산 형성되어, 저저항으로 된다. 따라서, 소오스 저항에 의한 기판 바이어스 효과는 작게 억제되며, 이것도 주입 효율 향상에 기여한다.
또한, 본 실시 형태의 경우, 소오스 영역(8)과 부유 게이트(4)의 중첩은 오프셋이 생기지 않는 범위에서 최소한으로 억제되지만, 소거 동작은 부유 게이트(4)로부터 소오스 영역(8)에의 전자 방출없이, 채널 영역 전면에의 전자 방출을 이용하기 때문에, 소거 효율은 충분히 높아진다.
또, 드레인 영역(9)을 부유 게이트(4)와 중첩시키지만, 이 중첩은 제어 게이트(6)에 자기 정합된 이온 주입과, 그 후의 열 공정에 의해 제어되어 쓸데없이 큰 중첩은 없다. 소오스 영역(8)도 제어 게이트(6)와 측벽 절연막(7)에 자기 정합되어 형성된다. 따라서, 짧은 채널 효과를 억제하도록 충분한 실효 채널 길이 Leff를 확보하면서, 게이트 길이 L를 작게 할 수 있으며, 메모리 셀 사이즈의 미세화가 가능하다.
도 3은 본 발명의 실시 형태에 따른 불휘발성 반도체 메모리 셀 구조를 도시한다. 도 1과 대응하는 부분에는, 도 1과 동일한 부호를 부여한다. 본 실시 형태에서는, 게이트 구조가 이전의 실시 형태와 다르며, 부유 게이트(4) 및 층간 절연막(5)이 형성되면, 제어 게이트(6) 아래의 절연막(20)은 실리콘 산화막(터널 산화막)(21), 실리콘 질화막(22) 및 실리콘 산화막(23)의 3층 구조가 된다. 이들의 적층 구조 절연막(20)의 실리콘 산화막(21) 및 실리콘 질화막(22) 사이의 어느 계면 준위가 전자를 트랩하는 전하 축적부로서 기능한다.
본 실시 형태의 경우도, 다음의 (1) ∼ (3)은 이전 실시 형태와 동일한다.
(1) 소오스 영역(8)은 제어 게이트(6) 및 측벽 절연막(7)에 자기 정합되는 이온 주입에 의해 형성되며, 드레인 영역(9)은 제어 게이트(6)에 자기 정합된 이온 주입에 의해 형성된다.
(2) 소오스 영역(8)과 전하 축적부와의 중첩(구체적으로는, 제어 게이트(6)와의 중첩) ys는 작고, 드레인 영역(9)과 제어 게이트(6)와의 중첩 yd는 ys보다 크다.
(3) 소오스 영역(8)의 도즈량은 드레인 영역(9)의 도즈량보다 크며, 따라서 소오스 영역(8)의 확산 깊이 xjs는 드레인 영역(9)의 확산 깊이 xjd보다 크다.
이 메모리 셀 구조를 제조하는 공정도 게이트부의 형성 공정을 제외하여 이전의 실시 형태와 동일하다.
본 실시 형태에 따른 메모리 셀에서는, 기록 동작은 이전의 실시 형태와 동일하다. 한편, 소거 동작에 대해서는, 예를 들면, 드레인 영역(9)과 제어 게이트(6) 사이에 전계를 인가하여, 절연막(20) 내의 계면 준위에 트랩되는 전자를 드레인 영역(9)에 인출한다. 또는, 전계만으로는 간단하게 방출할 수 없다는 것을 고려하여, 정공을 주입함으로써, 전자 축적 상태를 중화한다. 구체적으로는, 소오스 영역(8)을 접지하고, 제어 게이트(6)에 부전위, 드레인 영역(9)에 양의 고전위를 각각 제공하여 드레인 접합에서 밴드간 터널링을 야기시켜 생성한 정공을 절연막(20)에 주입한다. 이에 따라, 전계에 의해 전자를 방출시키는 경우에 비해 소거 효율은 일단 높아지게 된다.
본 실시 형태에 있어서도 이전의 실시 형태와 동일한 효과가 얻어진다.
도 4는 도 1의 메모리 셀을 변형한 실시 형태이다. 요구되는 기록 전환 회수나 동작 방법에 있어서는, 드레인 영역 측의 부유 게이트와의 중첩을 어느 정도 요구하지 않는 경우도 있다. 이 경우에는, 도 4에 도시한 바와 같이, 소오스 영역(8), 드레인 영역(9) 모두 측벽 절연막(7)에 자기 정합되는 이온 주입에 의해 형성한다. 소오스, 드레인 영역(8, 9)을 동시에 이온 주입하여 형성하면, ys=yd가 된다. 또한, 이 때, 소오스, 드레인 영역(8, 9)의 확산 깊이도 xjs=xjd가 된다.
본 실시 형태의 메모리 셀에서의 기록 및 소거 동작도 이전의 실시 형태와 동일하다. 본 실시 형태에 따르면, 실효 채널 길이와 게이트 길이와의 차이는 보다 작아지고, 실효 채널 길이를 확보하면서 메모리 셀 사이즈를 미세화하는데 특히 바람직하다.
또, 소오스 영역만을 일반적인 LDD 구조로 하는 것에 의해서도, 소오스 영역의 부유 게이트와의 중첩을 드레인 영역과 부유 게이트와의 중첩에 비해 작게 유지하는 것이 가능하다. 도 5는 소오스 측을 LDD 구조로 한, 본 발명과 비교하기 위한 메모리 셀 구조를 도시한다. 도 5에 도시된 메모리 셀 구조에서는, 소오스 영역(8)은 저농도로 얕은 n-형 확산층(8a)과 고농도로 깊은 n+형 확산층(8b)로 구성된다. n-형 확산층(8a)은 제어 게이트(6)에 자기 정합된 이온 주입에 의해 형성되며, n+형 확산층(8b)은 제어 게이트(6) 및 측벽 절연막(7)에 자기 정합된 이온 주입에 의해 형성된다. 드레인 영역(9)은 도 1의 실시 형태와 마찬가지로 제어 게이트(6)에 자기 정합된 이온 주입에 의해 형성된다.
따라서, 이 메모리 셀 구조의 경우, LDD 특성을 얻는데, 소오스 영역(8)과 부유 게이트(4)의 중첩을 n-형 확산층에 맡길 필요가 있으며, 소오스 저항의 상승이 지연된다는 문제가 있다.
또한, 본 발명의 다른 실시 형태로서는, 드레인 영역을 얇은 측벽 절연막에 자기 정합된 이온 주입으로 형성하며, 소오스 영역에 대해서는 상기보다 두꺼운 측벽 절연막에 자기 정합된 이온 주입에 의해 형성하는 방법도 있다. 즉, 이온 주입후의 열 공정에 의해 이온 주입 영역과 부유 게이트의 중첩이 필요 이상으로 커지는 경우에는, 드레인 영역에 대해서도 측벽 절연막의 외측에 이온 주입함으로써, 드레인 영역과 부유 게이트의 중첩을 필요 최소한의 크기로 한다. 한편, 동일한 측벽 절연막을 이용하여 소오스 영역 측의 이온 주입을 행하면, 소오스 영역과 부유 게이트의 중첩은 필요 이상으로 커진다. 그래서, 소오스 영역 측에 대해서는 또 다른 측벽 절연막을 형성하여 이 측벽의 외측으로의 이온 주입에 의해 형성한다.
도 6a 내지 도 6d는 이와 같은 실시 형태에 따른 제조 방법을 도시한다. 도 2b의 공정 후, 도 6a에 도시한 바와 같이, 제어 게이트(6) 및 부유 게이트(4)의 측면에 제1 측벽 절연막(7a)을 형성한다. 그리고, 도 6b에 도시한 바와 같이, 소오스 영역 측을 두꺼운 레지스트 패턴(11)을 형성하며 비소의 이온 주입을 행하여 드레인 영역(9)을 형성한다.
계속해서, 도 6c에 도시한 바와 같이, 제1 측벽 절연막(7a)의 외측에 다시 제2 측벽 절연막(7b)을 형성한다. 그리고, 드레인 영역 측에 두꺼운 레지스트 패턴(12)을 형성하여 비소의 이온 주입을 행하여 소오스 영역(8)을 형성한다. 마지막으로, 소오스 및 드레인 영역(8, 9)의 불순물 확산과 활성화의 열처리를 행한다. 이에 따라, 도 6d에 도시한 바와 같이, 소오스 영역(8)은 부유 게이트(4)와 약간 중첩되며, 드레인 영역(9)은 부유 게이트(4)와 크게 중첩된 상태가 얻어진다.
또, 본 실시 형태에 대해서도 바람직하게는, 소오스 영역(8)의 불순물 도즈량을 드레인 영역(9)의 도즈량보다 크게 설정한다. 이에 따라, 소오스 영역(8)의 접합 깊이는 드레인 영역(9)의 접합 깊이보다 깊어진다. 본 실시 형태에 의해서도, 이전의 실시 형태와 동일한 효과가 얻어진다.
이상 기술한 바와 같이, 본 발명에 따르면, 필요한 실효 채널 길이를 확보하면서, 게이트 길이를 가능한 작게 할 수 있는 메모리 셀 구조를 갖는 핫 일렉트론 주입형의 불휘발성 반도체 메모리를 얻을 수 있다.

Claims (11)

  1. 반도체 기판, 상기 반도체 기판에 서로 이격하여 형성된 소오스 및 드레인 영역, 상기 소오스 및 상기 드레인 영역 간의 채널 영역상에 형성된 전하 축적부, 및 제어 게이트를 포함하며, 상기 드레인 영역 근방에서 핫 일렉트론을 생성하여 상기 전하 축적부에 주입하는 기록 동작을 갖는 불휘발성 반도체 메모리에 있어서,
    적어도 상기 소오스 영역은 상기 제어 게이트의 측면에 설치된 측벽에 자기 정합되는 불순물 도입에 의해 형성되며,
    상기 드레인 영역과 상기 전하 축적부의 중첩은 상기 소오스 영역과 상기 전하 축적부의 중첩 이상으로 설정되는 것을 특징으로 하는 불휘발성 반도체 메모리.
  2. 제1항에 있어서, 상기 전하 축적부는 상기 채널 영역과 상기 제어 게이트 사이에 절연막을 개재하여 형성된 부유 게이트이며, 소거 동작은 상기 부유 게이트에 보유된 전자를 상기 채널 영역에 방출시킴으로써 행해지는 것을 특징으로 하는 불휘발성 반도체 메모리.
  3. 제1항에 있어서, 상기 전하 축적부는 상기 채널 영역과 상기 제어 게이트 사이에 형성된 절연막 내부의 트랩 준위이며, 소거 동작은 상기 트랩 준위에 보유된 전자를 상기 드레인 영역 근방에서 생성된 정공의 주입에 의해 중화함으로써 행해지는 것을 특징으로 하는 불휘발성 반도체 메모리.
  4. 제1항에 있어서, 상기 소오스 영역의 불순물 도즈량은 상기 드레인 영역의 불순물 도즈량보다 많은 것을 특징으로 하는 불휘발성 반도체 메모리.
  5. 제1항에 있어서, 상기 소오스 영역의 접합 깊이가 상기 드레인 영역의 접합 깊이보다 깊은 것을 특징으로 하는 불휘발성 반도체 메모리.
  6. 반도체 기판상에 전하 축적부를 개재하여 제어 게이트를 형성하는 공정과,
    상기 반도체 기판의 상기 제어 게이트 한쪽의 에지의 외측에, 상기 에지에 정합되는 불순물 도입을 행하여 드레인 영역을 형성하는 공정,
    상기 제어 게이트의 측면에 측벽 절연막을 형성하는 공정, 및
    상기 반도체 기판의 상기 측벽 절연막의 외측에, 상기 측벽 절연막에 정합되는 불순물 도입을 행하여 소오스 영역을 형성하는 공정
    을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리의 제조 방법.
  7. 반도체 기판에 터널 절연막을 개재하여 부유 게이트 재료막을 피착하는 공정,
    상기 부유 게이트 재료막상에 층간 절연막을 개재하여 제어 게이트 재료막을 피착하는 공정,
    상기 제어 게이트 재료막 및 상기 부유 게이트 재료막을 순차 패터닝하여 제어 게이트 및 부유 게이트를 형성하는 공정,
    상기 반도체 기판의 상기 제어 게이트의 한쪽의 에지의 외측에, 상기 에지에 정합되는 불순물 도입을 행하여 드레인 영역을 형성하는 공정,
    상기 제어 게이트 및 상기 부유 게이트의 측면에 측벽 절연막을 형성하는 공정, 및
    상기 반도체 기판의 상기 측벽 절연막의 외측에, 상기 측벽 절연막에 정합되는 불순물 도입을 행하여 소오스 영역을 형성하는 공정
    을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리의 제조 방법.
  8. 반도체 기판상에 전하 축적부를 개재하여 제어 게이트를 형성하는 공정,
    상기 제어 게이트의 측면에 제1 측벽 절연막을 형성하는 공정,
    상기 반도체 기판의 상기 제1 측벽 절연막의 외측에, 상기 제1 측벽 절연막에 자기 정합되는 불순물 도입을 행하여 드레인 영역을 형성하는 공정,
    상기 제1 측벽 절연막의 측면에 제2 측벽 절연막을 형성하는 공정, 및
    상기 반도체 기판의 상기 제2 측벽 절연막의 외측에, 상기 제2 측벽 절연막에 자기 정합되는 불순물 도입을 행하여 소오스 영역을 형성하는 공정
    을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리의 제조 방법.
  9. 반도체 기판에 터널 절연막을 개재하여 부유 게이트 재료막을 피착하는 공정,
    상기 부유 게이트 재료막상에 층간 절연막을 개재하여 제어 게이트 재료막을 피착하는 공정,
    상기 제어 게이트 재료막 및 상기 부유 게이트 재료막을 순차 패터닝하여 제어 게이트 및 부유 게이트를 형성하는 공정,
    상기 제어 게이트 및 상기 부유 게이트의 측면에 제1 측벽 절연막을 형성하는 공정,
    상기 반도체 기판의 상기 제1 측벽 절연막의 외측에, 상기 제1 측벽 절연막에 자기 정합되는 불순물 도입을 행하여 드레인 영역을 형성하는 공정,
    상기 제1 측벽 절연막의 측면에 제2 측벽 절연막을 형성하는 공정, 및
    상기 반도체 기판의 상기 제2 측벽 절연막의 외측에, 상기 제2 측벽 절연막에 자기 정합되는 불순물 도입을 행하여 소오스 영역을 형성하는 공정
    을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리의 제조 방법.
  10. 제6항 내지 제9항 중 어느 한 항에 있어서, 상기 소오스 영역의 불순물 도즈량을 상기 드레인 영역의 도즈량보다 크게 설정하는 것을 특징으로 하는 불휘발성 반도체 메모리의 제조 방법.
  11. 제6항 내지 제9항 중 어느 한 항에 있어서, 상기 소오스 영역의 불순물 도입을 상기 드레인 영역의 불순물 도입보다 깊게 설정하는 것을 특징으로 하는 불휘발성 반도체 메모리의 제조 방법.
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