JP2002373947A - 不揮発性半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート電極をマスクとした不純物イオンの注
入によるトンネル絶縁膜への損傷を防止しながら、不純
物拡散工程における長時間にわたる熱処理を不要にでき
るようにする。 【解決手段】 半導体基板１１の全面に膜厚が１０〜５
０ｎｍのシリコン酸化膜を堆積し、異方性エッチングを
行なうことにより、ゲート構造体１７の側面上に酸化シ
リコンからなるイオン注入調整膜１８を形成する。続い
て、Ｐ型ウエル１１ａのゲート構造体１７の側方のソー
ス形成領域及び各ゲート構造体１７のソース形成領域側
の側面上のイオン注入調整膜１８を露出するように第１
のレジストパターン５１を形成し、該第１のレジストパ
ターン５１並びにゲート構造体１７及びイオン注入調整
膜１８の露出部分をマスクとして、Ｐ型ウエル１１ａに
Ｎ型不純物イオンを注入して、第１のＮ型注入層２０Ａ
を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置の製造方法に関し、特に、電気的にデータの消去
が可能な大容量のＥＰＲＯＭ装置、ＥＥＰＲＯＭ装置又
はフラッシュメモリ装置等の不揮発性半導体記憶装置の
製造方法に関する。

【０００２】

【従来の技術】従来の不揮発性半導体記憶装置の製造方
法は、特開平第５−２５１７１２号公報（以下、第１の
従来例という。）又は特許第２５１５７１５号公報（以
下、第２の従来例という。）に示されている。

【０００３】以下、従来の不揮発性半導体記憶装置の製
造方法について図面を参照しながら説明する。

【０００４】図７（ａ）〜図７（ｃ）及び図８は従来の
不揮発性半導体記憶装置の製造方法の工程順の断面構成
を示している。

【０００５】まず、図７（ａ）に示すように、Ｐ型シリ
コンからなる半導体基板１０１にＰ型ウエル１０１ａを
形成し、続いて、素子分離絶縁膜１０２を選択的に形成
する。その後、半導体基板１０１上の素子形成領域に、
トンネル酸化膜１０３、第１のポリシリコン膜１０４
Ａ、容量絶縁膜１０５及び膜厚が約３００ｎｍの第２の
ポリシリコン膜１０６Ａを順次堆積する。

【０００６】次に、図７（ｂ）に示すように、第２のポ
リシリコン膜１０６Ａ、容量絶縁膜１０５、第１のポリ
シリコン膜１０４Ａ及びトンネル絶縁膜１０３をパター
ニングし、第１のポリシリコン膜１０４Ａから浮遊ゲー
ト電極１０４Ｂを形成し、第２のポリシリコン膜１０６
Ａから制御ゲート電極１０６Ｂを形成して、複数のゲー
ト構造体１０７を得る。

【０００７】次に、図７（ｃ）に示すように、熱酸化法
により、半導体基板１０１上に素子分離絶縁膜１０２及
びゲート構造体１０７を含む全面に熱酸化シリコン膜１
１０を形成する。続いて、ＣＶＤ法により、熱酸化シリ
コン膜１１０上の全面に酸化シリコン膜を堆積し、堆積
した酸化シリコン膜に対して異方性エッチングを行なっ
て、ゲート構造体１０７の側面上に酸化シリコンからな
る絶縁性サイドウォールスペーサ１１１を形成する。こ
こで、第１の従来例には、絶縁性サイドウォールスペー
サ１１１の基板面に平行な方向の膜厚が示されていない
が、後工程における砒素イオンの注入による浮遊ゲート
電極１０４Ｂへの注入イオンの侵入を阻止する目的から
すると、その膜厚は少なくとも６０ｎｍ程度は必要であ
る。また、第２の従来例は、絶縁性サイドウォールスペ
ーサの膜厚を５００ｎｍとしている。

【０００８】続いて、各絶縁性サイドウォールスペーサ
１１１及び各ゲート構造体１０７をマスクとして、Ｐ型
ウエル１０１ａに対して加速エネルギーが７０ｋｅＶ〜
９０ｋｅＶでドーズ量が１×１０¹⁶ｃｍ^-2程度の砒素イ
オンを注入することにより、イオン注入層１１２Ａを形
成する。

【０００９】次に、図８に示すように、半導体基板１０
１に熱処理を施して、イオン注入層１１２Ａの砒素イオ
ンをゲート構造体１０７の側面の下方部分、すなわちチ
ャネル領域の端部にまで広げることにより、ソース拡散
層１１２Ｂ及びドレイン拡散層１１２Ｃを形成する。

【００１０】このように、第１の従来例及び第２の従来
例によると、熱酸化シリコン膜１１０におけるゲート構
造体１０７の側面上部分及び側方部分は、比較的に膜厚
が大きい絶縁性サイドウォールスペーサ１１１により覆
われているため、特に熱酸化シリコン膜１１０における
浮遊ゲート電極１０４Ｂの側面上部分には砒素イオンが
ほとんど到達しない。その結果、熱酸化シリコン膜１１
０の該側面上部分の絶縁性が低下しないため、メモリセ
ルのデータ保持特性を向上することができる。

【００１１】

【発明が解決しようとする課題】しかしながら、前記従
来の不揮発性半導体記憶装置の製造方法は、絶縁性サイ
ドウォールスペーサ１１１の膜厚がゲート構造体１０７
と比べて比較的に大きい場合には、イオン注入層１１２
Ａの端部とチャネル領域との間隔が大きくなるため、注
入イオンを拡散するための熱処理を長時間にわたって行
なう必要がある。

【００１２】この長時間にわたる熱処理は、不揮発性半
導体記憶装置を制御するためのＭＯＳ型半導体装置、高
速動作を要求されるマイクロコントローラ又はマイクロ
プロセッサ用のＭＯＳ型半導体装置が混載されている場
合には、ＭＯＳ型トランジスタのチャネル不純物等の種
々の不純物濃度に悪影響を与える。

【００１３】具体的には、前記のマイクロコントローラ
又はマイクロプロセッサを構成するＭＯＳ型トランジス
タのゲート電極は、デュアルゲートやポリサイドゲート
が採用されていることが多い。このため、デュアルゲー
トやポリサイドゲートに対して長時間の熱処理を行なう
と、ゲートを構成するＰ⁺ 型ポリシリコンからのホウ素
（Ｂ）イオンの染み出しやシリサイドの剥がれが生じた
り、ＭＯＳ型トランジスタの短チャンネル効果が顕在化
したりする。従って、高性能化且つ微細化を要求される
近年のＣＭＯＳ技術においては熱履歴を可能な限り減ら
す傾向にあり、このままでは、高性能化且つ微細化され
たＣＭＯＳ回路等と不揮発性半導体記憶装置との混載が
困難となるという問題がある。

【００１４】また、図示はしていないが、半導体基板１
０１上においてゲート構造体１０７よりもその段差部分
が小さい素子分離絶縁膜１０２の側面には、絶縁性サイ
ドウォールスペーサ１１１が十分な膜厚には形成されな
い。このため、長時間にわたる熱拡散処理により、注入
された不純物イオンが素子分離絶縁膜１０２の両側から
その下方にまで拡散してしまい、その結果、素子分離絶
縁膜１０２の絶縁特性が低下して、素子分離絶縁膜１０
２の微細化を図れなくなるという問題をも有している。

【００１５】一方、絶縁性サイドウォールスペーサ１１
１を素子分離絶縁膜１０２上に十分な膜厚を持たせるよ
うに形成しようとすると、今度はイオン注入層１１２Ａ
の面積が小さくなるため、ゲート幅を大きくしなければ
ならず、この場合も素子分離絶縁膜１０２の縮小化が困
難になる。

【００１６】また、不揮発性半導体記憶装置の高集積化
を図るために、ゲート構造体１０７同士の間隔を小さく
すると、この間隔の２分の１以上の膜厚を持つ絶縁性サ
イドウォールスペーサ１１１を設けることができなくな
る。

【００１７】なお、従来の製造方法において絶縁性サイ
ドウォールスペーサ１１１の膜厚を小さくし過ぎると、
注入される砒素イオンが熱酸化シリコン膜１１０におけ
るゲート構造体１０７の側面上部分及び側方部分に損傷
を与えてしまうという不具合が生じる。

【００１８】本発明は、前記従来の問題に鑑み、その目
的は、ゲート構造体の側方に位置するソース拡散層及び
ドレイン拡散層を形成する際の不純物イオンの注入によ
るトンネル絶縁膜への損傷を抑止しながら、不純物拡散
工程における長時間にわたる熱処理を不要にできるよう
にすることにある。

【００１９】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、少なくともゲート構造体の側面上にイオ
ン注入調整用の絶縁膜を形成する構成とする。このイオ
ン注入調整用の絶縁膜は、不純物イオンのトンネル絶縁
膜への注入を防止できると共に、不純物イオンの半導体
基板への散乱による拡散によって不純物イオンが浮遊ゲ
ート電極の下側部分にまで短時間の熱処理で到達できる
膜厚とする。

【００２０】具体的に、本発明に係る不揮発性半導体記
憶装置の製造方法は、半導体基板の上に、該半導体基板
と接するトンネル絶縁膜と、該トンネル絶縁膜と接する
浮遊ゲート電極と、容量絶縁膜を介して浮遊ゲート電極
と対向する制御ゲート電極とからなるゲート構造体を形
成する第１の工程と、少なくとも浮遊ゲート電極の側面
上に該浮遊ゲート電極と接する絶縁膜からなるイオン注
入調整膜を形成する第２の工程と、ゲート構造体及びイ
オン注入調整膜をマスクとして、半導体基板におけるゲ
ート構造体の側方の活性領域に不純物イオンを注入する
第３の工程と、活性領域に対して熱処理を行なうことに
より、注入された不純物イオンを熱拡散する第４の工程
とを備え、第２の工程において、イオン注入調整膜を、
不純物イオンがトンネル絶縁膜に注入されること防止で
き、且つ、不純物イオンの半導体基板への散乱による拡
散によって不純物イオンが活性領域における浮遊ゲート
電極の側端部の下側部分に到達することができる膜厚に
設定する。

【００２１】本発明の不揮発性半導体記憶装置の製造方
法によると、少なくとも浮遊ゲート電極の側面上に該浮
遊ゲート電極と接して形成される絶縁膜からなるイオン
注入調整膜を、不純物イオンのトンネル絶縁膜への注入
を防止することができる膜厚に設定するため、イオン注
入によるトンネル絶縁膜の損傷がない。さらに、注入さ
れた不純物イオンの半導体基板への散乱による拡散によ
って、不純物イオンが活性領域における浮遊ゲート電極
の下側部分にまで到達することができる膜厚にも設定す
るため、第４の工程における不純物イオンの熱拡散処理
を短時間で済ますことができるようになる。その結果、
高性能化且つ微細化されたＣＭＯＳ回路を有する半導体
装置との混載が可能となる。

【００２２】その上、不純物イオンの半導体基板への散
乱による拡散によって不純物イオンが活性領域における
浮遊ゲート電極の下側部分にまで到達する膜厚であるた
め、イオン注入時の加速エネルギーを比較的に小さくで
きるので、素子の分離特性の低下をも抑制することがで
きる。

【００２３】本発明の不揮発性半導体記憶装置の製造方
法において、第４の工程が熱処理を酸化雰囲気で行なう
ことが好ましい。

【００２４】本発明の不揮発性半導体記憶装置の製造方
法において、イオン注入調整膜の膜厚が５０ｎｍ以下で
あることが好ましい。

【００２５】本発明の不揮発性半導体記憶装置の製造方
法において、イオン注入調整膜が酸素透過性を有する材
料からなり、第４の工程が、活性領域の上部を酸化し且
つイオン注入調整膜を透過した酸素により浮遊ゲート電
極の一部を酸化する工程を含むことが好ましい。

【００２６】本発明の不揮発性半導体記憶装置の製造方
法において、第４の工程が熱処理を８５０℃以上の温度
で行なうことが好ましい。

【００２７】本発明の不揮発性半導体記憶装置の製造方
法において、第２の工程が、イオン注入調整膜を半導体
基板の上にゲート構造体を含む全面にわたって堆積する
工程と、堆積したイオン注入調整膜に対して異方性エッ
チングを行なうことにより、活性領域を露出する工程と
を含むことが好ましい。

【００２８】本発明の不揮発性半導体記憶装置の製造方
法において、第２の工程が、イオン注入調整膜を熱酸化
法により半導体基板の上にゲート構造体を含む全面にわ
たって形成する工程と、形成したイオン注入調整膜に対
して異方性エッチングを行なうことにより、活性領域の
上面を露出する工程とを含むことが好ましい。

【００２９】本発明の不揮発性半導体記憶装置の製造方
法において、第３の工程が、活性領域におけるゲート構
造体の一方の側方に対して行なう第１のイオン注入工程
と、活性領域におけるゲート構造体の他方の側方に対し
て行なう第２のイオン注入工程とを含むことが好まし
い。

【００３０】この場合に、第１のイオン注入工程又は第
２のイオン注入工程が、半導体基板の導電型と反対の導
電型で且つ少なくとも２種類の不純物イオンを注入する
工程を含むことが好ましい。

【００３１】また、この場合に、第１のイオン注入工程
又は第２のイオン注入工程が、半導体基板の導電型と同
一の導電型の不純物イオンと、半導体基板の導電型と反
対の導電型の不純物イオンとを注入する工程を含むこと
が好ましい。

【００３２】本発明の不揮発性半導体記憶装置の製造方
法において、第２の工程が、イオン注入調整膜における
ゲート構造体の一方の側方部分をマスクして、他方の側
方部分を露出する工程と、イオン注入調整膜における露
出した他方の側方部分に対して異方性エッチングを行な
う工程とを含むことが好ましい。

【００３３】この場合に、第２の工程が、異方性エッチ
ングの後に、イオン注入調整膜の膜厚をエッチングによ
り調整する工程を含むことが好ましい。

【００３４】本発明の不揮発性半導体記憶装置の製造方
法において、第１の工程が、制御ゲート電極の上に保護
絶縁膜を形成する工程を含むことが好ましい。

【００３５】本発明の不揮発性半導体記憶装置の製造方
法は、第４の工程の後に、ゲート構造体の側面上にイオ
ン注入調整膜を介して絶縁性サイドウォールスペーサを
形成する第５の工程と、ゲート構造体、イオン注入調整
膜及び絶縁性サイドウォールスペーサをマスクとして、
半導体基板の導電型と反対の導電型の不純物イオンを注
入する第６の工程とをさらに備えていることが好まし
い。

【００３６】本発明の不揮発性半導体記憶装置の製造方
法において、第２の工程がイオン注入調整膜を窒化シリ
コンにより形成する工程を含むことが好ましい。

【００３７】本発明の不揮発性半導体記憶装置の製造方
法において、第２の工程が、酸化シリコンからなる第１
調整膜を形成する工程と、第１調整膜の上に窒化シリコ
ンからなる第２調整膜を形成する工程とにより、イオン
注入調整膜を成膜することが好ましい。

【００３８】この場合に、第２の工程が、第２調整膜を
形成した後に該第２調整膜の下端部を除去する工程を含
むことが好ましい。

【００３９】

【発明の実施の形態】本願発明者らは、不揮発性半導体
記憶装置におけるソース拡散層及びドレイン拡散層をイ
オン注入及びその後熱処理により形成する際の、半導体
基板への不純物イオンの注入によるトンネル絶縁膜への
損傷を与えないようにしながら、不純物拡散用の熱処理
時間を短縮できる方法を種々検討した結果、以下に示す
ような知見を得ている。

【００４０】すなわち、半導体基板上にトンネル絶縁
膜、浮遊ゲート電極、容量絶縁膜及び制御ゲート電極を
順次積層して、該トンネル絶縁膜、浮遊ゲート電極、容
量絶縁膜及び制御ゲート電極からなるゲート構造体を形
成した後、該ゲート構造体の側面上に、従来の絶縁性サ
イドウォールスペーサよりも膜厚が小さい絶縁膜からな
るイオン注入調整膜を設けることにより、不純物拡散用
の熱処理時間を短縮できるというものである。

【００４１】イオン注入調整膜におけるゲート構造体の
側面上の膜厚を７．５ｎｍ以上且つ５０ｎｍ以下とし、
このように膜厚が比較的に小さいイオン注入調整膜であ
っても、トンネル絶縁膜が損傷を受けない程度に低い加
速エネルギーを用いて半導体基板に不純物イオンを注入
する。その後、熱処理、特に酸化性雰囲気による熱酸化
処理を行なうことにより、たとえトンネル絶縁膜が損傷
を受けたとしてもその損傷部分を回復させると共に、注
入された不純物イオンをゲート構造体の下側のチャネル
領域にまで拡散する。

【００４２】さらに、イオン注入調整膜がトンネル絶縁
膜に対する不純物イオンからのマスク効果を発揮するに
は、不純物イオンの注入もゲート構造体の側面に平行で
あることが望ましく、従って、イオン注入調整膜のゲー
ト構造体の側面上部分も基板面に対して垂直であること
が望ましい。しかしながら、実際には、プロセス上のば
らつきによりゲート構造体の側面が基板面に対して垂直
とならない場合の方が一般的であり、イオン注入調整膜
のゲート構造体の側面上部分も基板面に対して垂直とな
ることは少ない。

【００４３】従って、イオン注入調整膜に入射した不純
物イオンは、イオン注入調整膜の内部で散乱されること
により基板面に平行な方向にも拡散するため、イオン注
入調整膜は、注入された不純物イオンが少なくとも浮遊
ゲート電極に到達しない膜厚を有している必要がある。
具体的には、イオン注入調整膜の膜厚は、該イオン注入
調整膜を構成する絶縁膜に対する不純物イオンの静止位
置の標準偏差ΔＲｐの２倍以上の値が必要である。

【００４４】一方、ソース拡散層及びドレイン拡散層を
形成する活性領域上にイオン注入調整膜を設けなけれ
ば、従来の不揮発性半導体記憶装置の製造方法と同様
に、不純物イオンの加速エネルギーは比較的に低エネル
ギーでよい。

【００４５】すなわち、半導体基板の内部にまで不純物
イオンを導入するには、例えば、Ｎ導電型不純物イオン
のうち質量が最も小さい燐（Ｐ）イオンの場合でも少な
くとも５ｋｅＶ以上の加速エネルギーが必要であり、そ
の標準偏差ΔＲｐの２倍となる値は７．５ｎｍである。
従って、イオン注入調整膜がトンネル絶縁膜のマスクと
なり得るには、イオン注入調整膜の膜厚には少なくとも
７．５ｎｍが必要となる。

【００４６】また、半導体基板に注入された不純物イオ
ンも同様に、半導体基板の内部で散乱されることにより
基板面に平行な方向にも拡散する。例えば、注入された
不純物イオンの平均飛程Ｒｐを５０ｎｍとすると、燐イ
オンの場合には、加速エネルギーが４０ｋｅＶのときの
標準偏差ΔＲｐが１６ｎｍとなる。砒素（Ａｓ）イオン
の場合には、加速エネルギーが８０ｋｅＶのときの標準
偏差ΔＲｐが１０ｎｍとなる。また、アンチモン（Ｓ
ｂ）イオンの場合には、加速エネルギーが１２０ｋｅＶ
のときの標準偏差ΔＲｐが８ｎｍとなる。

【００４７】従って、イオン注入調整膜の膜厚は、基板
面に平行な方向の拡散と熱拡散とを合わせた値以下に設
定すれば良い。

【００４８】さらに、本発明の目的である熱履歴を低減
することを考慮すると、イオン注入調整膜の膜厚は、注
入された不純物イオンの基板面に平行な方向の拡散長以
下であることが必要となる。

【００４９】例えば、半導体基板にシリコン（Ｓｉ）を
用いる不揮発性半導体記憶装置において、ソース拡散層
及びドレイン拡散層の不純物イオンの濃度ピークは、通
常１×１０²⁰ｃｍ^-3以上であり、半導体基板の不純物濃
度は通常１×１０¹⁷ｃｍ^-3程度であることから、不純物
イオンの濃度ピークの１０００分の１を基板面に平行な
方向の拡散長と定義する。

【００５０】不純物イオンの濃度ピークと半導体基板の
不純物濃度との比の値が１０００分の１であるため、標
準偏差ΔＲｐの約３倍がほぼ１０００分の１の濃度に相
当する。このことから、最も拡散しやすい燐イオンを例
に採ると、平均飛程Ｒｐが５０ｎｍとなる４０ｋｅＶの
加速エネルギーのときの標準偏差ΔＲｐが１６ｎｍであ
るので、イオン注入調整膜の膜厚は、その３倍である約
５０ｎｍ以下とすれば良い。

【００５１】さらに、加速エネルギーを小さくしても、
注入された不純物イオンがトンネル絶縁膜に対して損傷
を与える可能性があるため、熱処理を行なうことが好ま
しい。本発明に係るイオン注入調整膜は、酸素を容易に
透過することができるため、トンネル絶縁膜の損傷部分
を回復させることができる。一例として、イオン注入調
整膜を低圧ＣＶＤ法による酸化膜で形成した場合には、
その膜厚を小さくすると酸素の透過量は増大し、例えば
温度が８５０℃以上の、例えば９００℃程度のドライ酸
化雰囲気とすると、酸素は、膜厚が５０ｎｍの酸化膜を
膜厚が１００ｎｍの場合の約３分の１の時間で透過す
る。

【００５２】これらの知見から、注入された不純物イオ
ンの拡散工程において、トンネル絶縁膜が損傷している
場合にその損傷部分を回復させるために、不純物イオン
の基板面に平行な方向の拡散を酸化性雰囲気を用いた熱
酸化処理により増速拡散を行なうことによって補い得
る。例えば燐イオンの場合には、９００℃の温度下の熱
処理でさえも、燐イオンは１５分程度で約５０ｎｍの距
離を拡散するため、この熱酸化による増速拡散は、不純
物イオンを不活性ガス雰囲気を用いる熱処理よりも短時
間で拡散するので、より熱履歴を少なくすることができ
る。

【００５３】以上説明したように、本発明は、少なくと
も浮遊ゲート電極の側面上に膜厚が７．５ｎｍ以上且つ
５０ｎｍ以下の絶縁性のイオン注入調整膜を設けること
により、ソース拡散層及びドレイン拡散層に注入する不
純物イオンからトンネル絶縁膜をマスクすることができ
るので、トンネル絶縁膜に対する損傷を抑止することが
でき。その上、注入された不純物イオンは半導体基板の
内部での散乱によってチャネル領域の近傍にまで拡散す
る。さらに、トンネル絶縁膜の損傷部分の回復には、よ
り短時間で完了する熱酸化法を用いることにより、半導
体装置の各構成部材に対する熱履歴をさらに少なくする
ことができる。その上、不純物イオンの注入を低加速エ
ネルギーで行なえるようになるため、素子分離特性の低
下をも抑制することができるようになる。

【００５４】（第１の実施形態）以下、本発明の第１の
実施形態について図面を参照しながら説明する。

【００５５】図１（ａ）〜図１（ｃ）及び図２（ａ）、
（ｂ）は本発明の第１の実施形態に係る不揮発性半導体
記憶装置の製造方法の工程順の断面構成を示している。

【００５６】まず、図１（ａ）に示すように、例えば、
Ｐ型シリコンからなる半導体基板１１にＰ型ウエル１１
ａを形成し、続いて、トレンチ分離等の素子分離絶縁膜
１２を選択的に形成する。その後、半導体基板１１上の
素子形成領域上に、酸化シリコンからなるトンネル絶縁
膜１３、ポリシリコンからなる浮遊ゲート電極１４、酸
化シリコン又は窒化シリコンからなる容量絶縁膜１５及
び膜厚が例えば約３００ｎｍのポリシリコンからなる制
御ゲート電極１６を順次形成し、それぞれがトンネル絶
縁膜１３、浮遊ゲート電極１４、容量絶縁膜１５及び制
御ゲート電極１６からなる複数のスタック型のゲート構
造体１７を選択的に形成する。

【００５７】次に、図１（ｂ）に示すように、例えば低
圧ＣＶＤ法により、半導体基板１１上に各ゲート構造体
１７を含む全面にわたって、膜厚が１０ｎｍ〜５０ｎｍ
程度のシリコン酸化膜を堆積し、その後、シリコン酸化
膜に対して異方性のドライエッチングを行なうことによ
り、各ゲート構造体１７のゲート長方向側の側面上に酸
化シリコンからなるイオン注入調整膜１８を形成する。

【００５８】続いて、Ｐ型ウエル１１ａの各ゲート構造
体１７の側方に位置する活性領域のうちのソース形成領
域、及び各ゲート構造体１７のソース形成領域側の側面
上のイオン注入調整膜１８を露出するように第１のレジ
ストパターン５１を形成する。その後、第１のレジスト
パターン５１並びにゲート構造体１７及びイオン注入調
整膜１８の露出部分をマスクとして、Ｐ型ウエル１１ａ
にＮ型不純物イオンを注入することにより、第１のＮ型
注入層２０Ａを形成する。ここでは、加速エネルギーが
約１０ｋｅＶでドーズ量が１×１０¹⁵ｃｍ^-2程度の注入
条件で、砒素（Ａｓ）イオンと燐（Ｐ）イオンとをそれ
ぞれ分けて注入する。公知のように、砒素イオンはソー
ス電極のコンタクト抵抗を低減し、燐イオンは接合耐圧
を高める働きをする。

【００５９】次に、図１（ｃ）に示すように、第１のレ
ジストパターン５１を除去した後、Ｐ型ウエル１１ａの
活性領域のうちのドレイン形成領域、及び各ゲート構造
体１７のドレイン形成領域側の側面上のイオン注入調整
膜１８を露出するように第２のレジストパターン５２を
形成する。続いて、第２のレジストパターン５２並びに
ゲート構造体１７及びイオン注入調整膜１８の露出部分
をマスクとして、Ｐ型ウエル１１ａにＮ型不純物イオン
及びＰ型不純物イオンを順次注入する。

【００６０】具体的には、Ｎ型不純物イオンとして、例
えば加速エネルギーが１０ｋｅＶ程度でドーズ量が２×
１０¹⁴ｃｍ^-2程度の砒素イオンを用いる第１の注入工程
と、加速エネルギーが１０ｋｅＶ程度でドーズ量が１×
１０¹⁴ｃｍ^-2程度の燐イオンを用いる第２の注入工程と
を行なうことにより、第２のＮ型注入層２１Ａを形成す
る。続いて、Ｐ型不純物イオンとして、例えば加速エネ
ルギーが１０ｋｅＶ程度でドーズ量が４×１０¹³ｃｍ^-2
程度のホウ素（Ｂ）イオンを用いる第３の注入工程によ
り、Ｐ型注入層２２Ａを形成する。なお、第１〜第３の
各注入工程の順序は任意である。

【００６１】なお、ソース形成領域に対するイオン注入
をドレイン形成領域に対するイオン注入よりも先に行な
ったが、ドレイン形成領域に対するイオン注入を先に行
なってもよい。

【００６２】次に、図２（ａ）に示すように、第２のレ
ジストパターン５２を除去した後、第１のＮ型注入層２
０Ａ、第２のＮ型注入層２１Ａ及びＰ型注入層２２Ａを
形成した半導体基板１１に対して、例えば、温度が約９
００℃のドライ酸化雰囲気で約５分間の熱酸化を行なう
ことにより、第１のＮ型注入層２０Ａ、第２のＮ型注入
層２１Ａ及びＰ型注入層２２Ａに含まれる各不純物イオ
ンがそれぞれ増速拡散する。この増速拡散により、第１
のＮ型注入層２０Ａ及び第２のＮ型注入層２１Ａの各端
部がＰ型ウエル１１ａにおける各ゲート構造体１７の下
側部分に位置するチャネル領域にまで確実に到達する。
その結果、第１のＮ型注入層２０Ａからソース拡散層２
０Ｂが形成され、第２のＮ型注入層２１Ａからドレイン
拡散層２１Ｂが形成される。また、Ｐ型注入層２２Ａか
ら形成されるＰ型拡散層２２Ｂは、その不純物濃度がＰ
型ウエル１１ａの不純物濃度よりも大きいため、Ｐ型拡
散層２２Ｂとドレイン拡散層２１ＢとのＰＮ接合面のチ
ャネル領域部分において、接合電位が大きくなるので、
ホットエレクトロンの生成効率が向上する。

【００６３】このときのドライ熱酸化によって、半導体
基板１１における活性領域の上部及び各ゲート構造体１
７の上部には熱酸化膜２５が形成される。

【００６４】次に、図２（ｂ）に示すように、例えば、
ＣＶＤ法により、半導体基板１１上に各ゲート構造体１
７を含む全面にわたって、膜厚が１００ｎｍ〜２００ｎ
ｍ程度のシリコン酸化膜を堆積し、堆積したシリコン酸
化膜に対して異方性のドライエッチングを行なうことに
より、各ゲート構造体１７の側面上にイオン注入調整膜
１８を介して酸化シリコンからなる絶縁性サイドウォー
ルスペーサ２３を形成する。続いて、形成した縁性サイ
ドウォールスペーサ２３、イオン注入調整膜１８及びゲ
ート構造体１７をマスクとして、ソース拡散層２０Ｂ及
びドレイン拡散層２１Ｂに対して、加速エネルギーが約
４０ｋｅＶでドーズ量が５×１０¹⁵ｃｍ ^-2程度の注入条
件で、砒素イオンを注入する。続いて、注入された砒素
イオンが活性化する程度の熱処理を行なうことにより、
ソース拡散層２０Ｂ及びドレイン拡散層２１Ｂの露出部
分にＮ⁺ 拡散層２４を形成する。その後、図示はしない
が、半導体基板１１上に層間絶縁膜を形成し、形成した
層間絶縁膜にソース拡散層２０Ｂ又はドレイン拡散層２
１Ｂと電気的に接続されるコンタクトを形成する。さら
に、層間絶縁膜上にコンタクトと接続されるアルミニウ
ム等からなる金属配線を形成する。

【００６５】以上説明したように、第１の実施形態にお
いては、浮遊ゲート電極１４及び制御ゲート電極１６の
各側面は、膜厚が１０ｎｍ〜５０ｎｍ程度のイオン注入
調整膜１８によって覆われる一方、半導体基板１１の活
性領域は露出している。このため、１０ｋｅＶ程度と比
較的小さい加速エネルギーであっても、注入される砒素
イオン及び燐イオンは半導体基板１１の所定位置にまで
到達するが、イオン注入調整膜１８を貫通することはほ
とんどなく、従来の方法と同様にトンネル絶縁膜１３の
損傷をほぼ防止できる。

【００６６】このように、第１の実施形態に係るイオン
注入調整膜１８は、従来の絶縁性サイドウォールスペー
サと異なり、膜厚が１０ｎｍ〜５０ｎｍ程度と小さいた
め、半導体基板１１に注入された砒素イオン又は燐イオ
ンは散乱されて、基板面に平行な方向にも拡散するの
で、Ｐ型ウエル１１ａにおけるゲート構造体１７の下側
のチャネル領域にまで到達し得る。

【００６７】また、イオン注入調整膜１８は、不純物イ
オンの半導体基板１１への散乱による拡散によって、不
純物イオンが活性領域におけるゲート構造体１７の下側
部分にまで到達し得る膜厚を有しているため、イオン注
入時の加速エネルギーを比較的に小さくできるので、素
子の分離特性の低下をも抑制することができる。

【００６８】さらに、イオン注入調整膜１８は、温度が
９００℃程度のドライ酸化雰囲気で５分間程度の熱酸化
処理に対しても、酸素が十分に透過する膜厚を有してい
るため、たとえトンネル絶縁膜１３に、複数回に及ぶイ
オン注入処理による損傷が生じたとしてもその損傷を回
復することができる。その上、酸化雰囲気の熱処理を行
なうため、半導体基板１１中の砒素イオン又は燐イオン
は、酸素によって増速拡散がさらに増速するので、イオ
ン注入調整膜１８の膜厚が小さいこととも併せて、砒素
イオン又は燐イオンがゲート構造体１７の下側のチャネ
ル領域にまでより短時間で到達するようになる。

【００６９】このように熱拡散処理時間を従来よりも短
縮できるため、ＣＭＯＳ回路等を含むマイクロプロセッ
サとの混載も容易となる。

【００７０】また、第１の実施形態は、従来例と異な
り、チャネルホットエレクトロンによりデータの書き込
みを行なうフラッシュメモリであって、ソース拡散層２
０Ｂとドレイン拡散層２１Ｂとの注入イオン種とドーズ
量とを互いに異ならせた、いわゆる非対称注入としてい
る。

【００７１】なお、従来例において非対称注入を行なう
と、ドーズ量が少なくて拡散しにくい砒素イオンが注入
されてなるドレイン拡散層は高温で且つ長時間の熱処理
を必要とするが、ドーズ量が多くて拡散しやすい燐イオ
ンが注入されてなるソース拡散層はわずかな熱処理でも
拡散してしまい、その結果、短チャネル効果が大きくな
るため、一回の熱処理により形成することが困難であ
る。

【００７２】一方、第１の実施形態においては、イオン
注入調整膜１８の膜厚が小さいため、ドレイン拡散層２
１Ｂの拡散量が少なくて済むので、ソース拡散層２０Ｂ
とドレイン拡散層２１Ｂとに対して非対称注入を行なっ
たとしても、これらソース拡散層２０Ｂ及びドレイン拡
散層２１Ｂに対する不純物濃度及び接合面の制御性が良
好となる。

【００７３】さらに、第１の実施形態においては、膜厚
が比較的に小さいイオン注入調整膜１８をマスクとして
ソース拡散層２０Ｂ及びドレイン拡散層２１Ｂを形成
し、その後、膜厚が１００ｎｍ〜２００ｎｍ程度の絶縁
性サイドウォールスペーサ２３をマスクとして、砒素イ
オンを４０ｋｅＶ程度の加速エネルギーと５×１０¹⁵ｃ
ｍ^-2程度のドーズ量で注入する。続いて、注入した砒素
イオンが活性化する程度の比較的に弱い熱処理を行なっ
てＮ⁺ 拡散層２４を形成し、これにより、ソース拡散層
２０Ｂとドレイン拡散層２１Ｂの低抵抗化を図ってい
る。

【００７４】なお、第１の実施形態においては、不揮発
性半導体記憶装置をチャネルホットエレクトロンにより
データ書き込みがなされることを想定しているが、ファ
ウラ・ノルドハイム（ＦＮ）電流によりデータ書き込み
がなされる不揮発性半導体記憶装置であってもよい。こ
の場合は、ソース拡散層２０Ｂ及びドレイン拡散層２１
Ｂを形成するためのイオン注入は、本実施形態とはイオ
ン種やドーズ量が異なる。

【００７５】また、ソース拡散層２０Ｂ及びドレイン拡
散層２１Ｂは、必ずしも非対称注入とする必要はなく、
第１のレジストパターン５１及び第２のレジストパター
ン５２のいずれをも用いないで、各ゲート構造体１７及
び各イオン注入調整膜１８をマスクとした、いわゆる対
称で且つ自己整合的な注入としてもよい。

【００７６】また、イオン注入調整膜１８に、酸化シリ
コンを用いたが、酸化シリコンに代えて、窒化シリコン
を用いてもよい。

【００７７】（第１の実施形態の一変形例）以下、本発
明の第１の実施形態の一変形例について図面を参照しな
がら説明する。

【００７８】図３（ａ）〜図３（ｃ）は第１の実施形態
の一変形例に係る不揮発性半導体記憶装置の製造方法の
工程順の断面構成を示している。図３（ａ）〜図３
（ｃ）において、図１（ａ）〜図１（ｃ）に示す構成部
材と同一の構成部材には同一の符号を付している。

【００７９】まず、図３（ａ）に示すように、半導体基
板１１にＰ型ウエル１１ａ及び素子分離絶縁膜１２を順
次形成する。続いて、半導体基板１１上に全面にわたっ
て、酸化シリコンからなるトンネル絶縁膜形成膜１３
Ａ、ポリシリコンからなる浮遊ゲート電極形成膜１４
Ａ、酸化シリコン又は窒化シリコンからなる容量絶縁膜
形成膜１５Ａ、膜厚が約７０ｎｍのポリシリコンからな
る制御ゲート電極形成膜１６Ａを順次堆積する。さら
に、例えばＣＶＤ法により、制御ゲート電極形成膜１６
Ａの上に膜厚が１５０ｎｍ程度の酸化シリコン又は窒化
シリコン等からなる保護絶縁膜２６Ａを堆積する。

【００８０】次に、図３（ｂ）に示すように、保護絶縁
膜２６Ａに対して選択的にエッチングを行なうことによ
り、保護絶縁膜２６Ａからゲート構造体パターンを持つ
ハードマスク２６を形成する。続いて、形成したハード
マスク２６を用いた異方性のドライエッチングを行なっ
て、制御ゲート電極形成膜１６Ａから制御ゲート電極１
６を、容量絶縁膜形成膜１５Ａから容量絶縁膜１５を、
浮遊ゲート電極形成膜１４Ａから浮遊ゲート電極１４
を、またトンネル絶縁膜形成膜１３Ａからトンネル絶縁
膜１３を形成して、それぞれがトンネル絶縁膜１３、浮
遊ゲート電極１４、容量絶縁膜１５及び制御ゲート電極
１６からなる複数のスタック型のゲート構造体１７を形
成する。

【００８１】次に、図３（ｃ）に示すように、ＣＶＤ法
により、半導体基板１１上に各ゲート構造体１７を含む
全面にわたって、膜厚が１０ｎｍ〜５０ｎｍ程度のシリ
コン酸化膜を堆積し、その後、シリコン酸化膜に対して
異方性のドライエッチングを行なうことにより、各ゲー
ト構造体１７のゲート長方向側の側面上に酸化シリコン
からなるイオン注入調整膜１８を形成する。

【００８２】この後は、第１の実施形態と同様に、ソー
ス形成領域及びドレイン形成領域に対して不純物イオン
の非対称注入を行ない、ドライ酸化雰囲気による熱酸化
処理を行なって、ソース拡散層及びドレイン拡散層を形
成する。

【００８３】このように、本変形例によると、制御ゲー
ト電極１６の膜厚が第１の実施形態のそれよりも小さい
場合であっても、制御ゲート電極１６の上に保護絶縁膜
２６を設けているため、容量絶縁膜１５の端面をイオン
注入調整膜１８によって十分に覆うことができるので、
イオン注入調整膜１８の形成時に異方性エッチングがオ
ーバーエッチングになったとしても、容量絶縁膜１５へ
のイオン注入による損傷を防ぐことができる。

【００８４】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。

【００８５】図４（ａ）〜図４（ｃ）及び図５は本発明
の第２の実施形態に係る不揮発性半導体記憶装置の製造
方法の工程順の断面構成を示している。ここでも、図４
（ａ）〜図４（ｃ）及び図５において、図１（ａ）〜図
１（ｃ）及び図２（ａ）、図２（ｂ）に示す構成部材と
同一の構成部材には同一の符号を付している。

【００８６】まず、図４（ａ）に示すように、Ｐ型シリ
コンからなる半導体基板１１にＰ型ウエル１１ａを形成
し、続いて、トレンチ分離等の素子分離絶縁膜１２を形
成する。その後、半導体基板１１上の素子形成領域上
に、酸化シリコンからなるトンネル絶縁膜１３、ポリシ
リコンからなる浮遊ゲート電極１４、酸化シリコン又は
窒化シリコンからなる容量絶縁膜１５及び膜厚が約３０
０ｎｍのポリシリコンからなる制御ゲート電極１６を順
次形成し、それぞれがトンネル絶縁膜１３、浮遊ゲート
電極１４、容量絶縁膜１５及び制御ゲート電極１６から
なる複数のスタック型のゲート構造体１７を選択的に形
成する。続いて、例えば低圧ＣＶＤ法により、半導体基
板１１上に各ゲート構造体１７を含む全面にわたって、
膜厚が１０ｎｍ〜５０ｎｍ程度の酸化シリコンからなる
イオン注入調整膜形成膜１８Ａを堆積する。

【００８７】次に、図４（ｂ）に示すように、イオン注
入調整膜形成膜１８Ａのソース形成領域部分及び各ゲー
ト構造体１７のソース形成領域側部分を露出する第１の
レジストパターン５１を形成する。続いて、形成した第
１のレジストパターン５１をマスクとしてイオン注入調
整膜形成膜１８Ａに対して異方性のドライエッチングを
行なうことにより、ゲート構造体１７の一方の側面上に
イオン注入調整膜形成膜１８Ａからイオン注入調整膜１
８を形成する。その後、第１のレジストパターン５１並
びにゲート構造体１７及びイオン注入調整膜１８の露出
部分をマスクとして、Ｐ型ウエル１１ａにＮ型不純物イ
オンを注入することにより、第１のＮ型注入層２０Ａを
形成する。ここでは、加速エネルギーが約１０ｋｅＶで
ドーズ量が１×１０¹⁵ｃｍ^-2程度の注入条件で、砒素イ
オンと燐イオンとをそれぞれ分けて注入する。その後、
第１のレジストパターン５１を除去した後、イオン注入
調整膜形成膜１８Ａに対して、例えばフッ酸によるウエ
ットエッチングを行なって、その膜厚を２ｎｍ程度小さ
くして最適化する。

【００８８】次に、図４（ｃ）に示すように、膜厚が最
適化されたイオン注入調整膜形成膜１８Ａにおけるドレ
イン形成領域部分及び各ゲート構造体１７のドレイン形
成領域側部分を露出する第２のレジストパターン５２を
形成する。その後、第２のレジストパターン５１をマス
クとしてイオン注入調整膜形成膜１８Ａに対して異方性
のドライエッチングを行なって、ゲート構造体１７の他
方の側面上にイオン注入調整膜形成膜１８Ａから薄膜化
されたイオン注入調整膜１８ａを形成する。続いて、第
２のレジストパターン５２並びにゲート構造体１７及び
薄膜化されたイオン注入調整膜１８ａの露出部分をマス
クとして、Ｐ型ウエル１１ａにＮ型不純物イオン及びＰ
型不純物イオンを順次注入する。

【００８９】すなわち、Ｎ型不純物イオンとして、例え
ば加速エネルギーが１０ｋｅＶ程度でドーズ量が２×１
０¹⁴ｃｍ^-2程度の砒素イオンを用いる第１の注入工程
と、加速エネルギーが１０ｋｅＶ程度でドーズ量が１×
１０¹⁴ｃｍ^-2程度の燐イオンを用いる第２の注入工程と
により第２のＮ型注入層２１Ａを形成する。続いて、Ｐ
型不純物イオンとして、例えば加速エネルギーが１０ｋ
ｅＶ程度でドーズ量が４×１０¹³ｃｍ^-2程度のホウ素イ
オンを用いる第３の注入工程によりＰ型注入層２２Ａを
形成する。なお、ここでも、第１〜第３の各注入工程の
順序は任意である。また、ソース形成領域に対するイオ
ン注入とドレイン形成領域に対するイオン注入との順序
は問われない。

【００９０】また、ドレイン形成領域へのイオン注入時
のマスクの一部となる薄膜化されたイオン注入調整膜１
８ａを得るためのウエットエッチングは、必ずしも必要
ではないが、ソース形成領域に対するイオン注入時のマ
スクの一部となるイオン注入調整膜１８の膜厚とそのと
値を変更したい場合には有効である。なお、ドレイン形
成領域に対するイオン注入を先に行なえば、ソース形成
領域側のイオン注入調整膜１８の膜厚をドレイン形成領
域側の薄膜化されたイオン注入調整膜１８ａの膜厚より
もさらに小さくすることができる。

【００９１】次に、図５に示すように、第２のレジスト
パターン５２を除去した後、第１のＮ型注入層２０Ａ、
第２のＮ型注入層２１Ａ及びＰ型注入層２２Ａを形成し
た半導体基板１１に対して、例えば、温度が約９００℃
のドライ酸化雰囲気で約５分間の熱酸化を行なうことに
より、第１のＮ型注入層２０Ａ、第２のＮ型注入層２１
Ａ及びＰ型注入層２２Ａに含まれる各不純物イオンがそ
れぞれ増速拡散する。この増速拡散により、第１のＮ型
注入層２０Ａ及び第２のＮ型注入層２１Ａの各端部がＰ
型ウエル１１ａにおける各ゲート構造体１７の下側部分
に位置するチャネル領域にまで確実に到達する。その結
果、第１のＮ型注入層２０Ａからソース拡散層２０Ｂが
形成され、第２のＮ型注入層２１Ａからドレイン拡散層
２１Ｂが形成される。また、Ｐ型注入層２２Ａから形成
されるＰ型拡散層２２Ｂは、その不純物濃度がＰ型ウエ
ル１１ａの不純物濃度よりも大きいため、Ｐ型拡散層２
２Ｂとドレイン拡散層２１ＢとのＰＮ接合面のチャネル
領域部分において、接合電位が大きくなるので、ホット
エレクトロンの生成効率が向上する。このときのドライ
熱酸化によって、半導体基板１１における活性領域の上
部及び各ゲート構造体１７の上部には熱酸化膜２５が形
成される。

【００９２】この後は、第１の実施形態と同様に、各ゲ
ート構造体１７の側面上にイオン注入調整膜１８、１８
ａを介して酸化シリコンからなる絶縁性サイドウォール
スペーサを形成し、形成した絶縁性サイドウォールスペ
ーサ、イオン注入調整膜１８、１８ａ及びゲート構造体
１７をマスクとして、ソース拡散層２０Ｂ及びドレイン
拡散層２１Ｂに対して、砒素イオンを注入する。その
後、注入された砒素イオンが活性化する程度の熱処理を
行なうことにより、ソース拡散層２０Ｂ及びドレイン拡
散層２１Ｂの露出部分にＮ⁺ 拡散層を形成する。

【００９３】以上説明したように、第２の実施形態にお
いては、イオン注入調整膜１８に対する異方性エッチン
グを行なう際に、素子分離絶縁膜１２等の領域がレジス
ト膜によりマスクされるため、素子分離絶縁膜１２がエ
ッチャントにさらされることがなくなるので、マスク工
程の工程数が第１の実施形態と同一でありながら、素子
分離特性の低下を招くことがなくなる。

【００９４】なお、第２の実施形態においては、図４
（ｂ）及び図４（ｃ）に示すように、ソース形成領域側
とドレイン形成領域側の両方の領域でイオン注入調整膜
形成膜１８Ａに対する異方性エッチングを行なったが、
異方性エッチングはソース形成領域側及びドレイン形成
領域側のいずれか一方に対してのみ行なってもよい。

【００９５】また、イオン注入調整膜１８に、酸化シリ
コンを用いたが、酸化シリコンに代えて、窒化シリコン
を用いてもよい。

【００９６】（第２の実施形態の一変形例）以下、本発
明の第２の実施形態の一変形例について図面を参照しな
がら説明する。

【００９７】図６（ａ）〜図６（ｃ）は第２の実施形態
の一変形例に係る不揮発性半導体記憶装置の製造方法の
工程順の断面構成を示している。ここでは、１つのゲー
ト構造体とイオン注入調整膜とに着目してその製造方法
の概略を説明する。また、図６（ａ）〜（ｃ）におい
て、図４（ａ）〜図４（ｃ）に示す構成部材と同一の構
成部材には同一の符号を付している。

【００９８】本変形例においては、イオン注入調整膜を
ゲート構造体側から順次形成された酸化シリコンと窒化
シリコンとの積層構造とすることを特徴とする。

【００９９】まず、図６（ａ）に示すように、Ｐ型シリ
コンからなる半導体基板１１にＰ型ウエル１１ａを形成
し、該Ｐ型ウエル１１ａ上に、トンネル絶縁膜１３、浮
遊ゲート電極１４、容量絶縁膜１５及び制御ゲート電極
１６により構成されるゲート構造体１７を選択的に形成
する。

【０１００】次に、図６（ｂ）に示すように、低圧ＣＶ
Ｄ法により、半導体基板１１上にゲート構造体１７の上
面及び側面を含む全面にわたって、膜厚が約５ｎｍの酸
化シリコンからなる第１調整膜３１と、膜厚が約１５ｎ
ｍの窒化シリコンからなる第２調整膜３２とを順次堆積
して、第１調整膜３１及び第２調整膜３２からなるイオ
ン調整膜形成膜１８Ａを形成する。

【０１０１】次に、図６（ｃ）に示すように、イオン注
入調整膜形成膜１８Ａに対して、異方性のドライエッチ
ングを行なって、ゲート構造体１７の側面上にイオン注
入調整膜形成膜１８Ａからイオン注入調整膜１８を形成
する。このとき、第２の実施形態と同様に、イオン注入
調整膜１８をソース形成領域側とドレイン形成領域側と
で別々にエッチングを行なって形成してもよい。その
後、Ｐ型ウエル１１ａに対してＮ型不純物イオンの注入
を行ない、その後、温度が約８５０℃で２０分間程度の
熱酸化処理による増速拡散を行なうことにより、ソース
拡散層２０Ｂ及びドレイン拡散層２１Ｂを形成する。こ
こでは、半導体基板１１及びゲート構造体１７上に形成
される熱酸化膜は省略している。

【０１０２】このように、本変形例によると、イオン注
入調整膜１８を、ゲート構造体１７の側面上に酸化シリ
コンからなる第１調整膜３１と窒化シリコンからなる第
２調整膜３２とから構成しているため、以下に示すよう
な種々の効果を奏する。 （１）窒化シリコンは酸化シリコンと比べてその膜質が
緻密であるため、注入イオンの透過性が小さい。これに
より、イオン注入調整膜１８の膜厚をより小さくするこ
とができるため、浮遊ゲート電極１４の側端部の下側に
注入イオンが到達しやすくなるので、注入イオンの活性
化の熱処理時間をより短縮することができる。 （２）図６（ｃ）に示すように、イオン注入調整膜１８
を２層構造とすることにより、第１イオン調整膜３１の
下端部はその断面がＬ字状となる。その結果、窒化シリ
コンからなる第２調整膜３２の下端部から、酸化シリコ
ンからなる第１調整膜３１が露出する。従って、第１調
整膜３１の露出部分から、熱酸化処理時における酸素が
トンネル絶縁膜１３にまで侵入できるため、トンネル絶
縁膜１３の側端部の膜厚が肥大化しやすくなる。一方、
容量絶縁膜１５の側端部は、窒化シリコンを含むイオン
注入調整膜１８により覆われているため、容量絶縁膜１
５の側端部は肥大化することがない。従って、ゲート構
造体１７の容量結合比の値が低下することを抑えること
ができる。ここで、容量結合比とは、浮遊ゲート電極１
４と制御ゲート電極１６との間の静電容量の全静電容量
に対する比をいう。また、全静電容量とは、浮遊ゲート
電極１４と制御ゲート電極１６との間の静電容量、及び
浮遊ゲート電極１４と半導体基板１１（Ｐ型ウエル１１
ａ、ソース拡散層２０Ｂ及びドレイン拡散層２１Ｂ）と
の間の静電容量の和をいう。 （３）酸化シリコンと比べて成膜時のストレスが大きい
窒化シリコンからなる第２調整膜３２をゲート構造体１
７の側壁に直接に設けずに、酸化シリコンからなる第１
調整膜３１を介して設けているため、第２調整膜３２が
ゲート構造体１７に与えるストレスは緩和される。さら
に、第２調整膜３２の下端部と半導体基板１１との間に
第１調整膜が入り込んでいるため、第２調整膜３２のゲ
ート構造体１７に対するストレスはさらに小さくなる。

【０１０３】なお、第１調整膜３１に低圧ＣＶＤ法によ
る酸化シリコンを用いたが、熱酸化法を用いてもよい。

【０１０４】また、酸化シリコンからなる第１調整膜３
１と窒化シリコンからなる第２調整膜３２とにより構成
されるイオン注入調整膜１８は、第１の実施形態及びそ
の変形例に対しても適用することができる。

【０１０５】以上説明した第１の実施形態及び第２の実
施形態並びにその変形例において、ゲート構造体１７に
スタック型ゲートを用いたが、これに限られず、制御ゲ
ート電極１６と浮遊ゲート電極１４とが半導体基板上１
１にトンネル絶縁膜１３を介して並置され、且つ隣接す
る側面同士の間に容量絶縁膜１５を挟んで構成される、
いわゆるスプリット型のゲート構造体であってもよい。

【０１０６】また、イオン注入調整膜１８に低圧ＣＶＤ
法による酸化シリコンを用いたが、熱酸化法を用いても
よい。但し、熱酸化法による酸化シリコンは、膜質が緻
密であるため、酸素の透過性が若干低下する。

【０１０７】

【発明の効果】本発明に係る不揮発性半導体記憶装置の
製造方法によると、トンネル絶縁膜を有するゲート構造
体を形成した後に、ソース拡散層及びドレイン拡散層を
イオン注入及びその後の熱処理により形成する際の各構
成部材に及ぼす熱履歴を減らすことができる。その上、
ゲート構造体をマスクとする不純物イオンの注入による
トンネル絶縁膜の損傷の抑止とその回復とを図ることが
できるため、データ保持特性等の信頼性を向上させるこ
とができる。

【図面の簡単な説明】

【図１】（ａ）〜（ｃ）は本発明の第１の実施形態に係
る不揮発性半導体記憶装置の製造方法を示す工程順の構
成断面図である。

【図２】（ａ）及び（ｂ）は本発明の第１の実施形態に
係る不揮発性半導体記憶装置の製造方法を示す工程順の
構成断面図である。

【図３】（ａ）〜（ｃ）は本発明の第１の実施形態の一
変形例に係る不揮発性半導体記憶装置の製造方法を示す
工程順の構成断面図である。

【図４】（ａ）〜（ｃ）は本発明の第２の実施形態に係
る不揮発性半導体記憶装置の製造方法を示す工程順の構
成断面図である。

【図５】本発明の第２の実施形態に係る不揮発性半導体
記憶装置の製造方法を示す工程順の構成断面図である。

【図６】（ａ）〜（ｃ）は本発明の第２の実施形態の一
変形例に係る不揮発性半導体記憶装置の製造方法を示す
概略的な工程順の構成断面図である。

【図７】（ａ）〜（ｃ）は従来の不揮発性半導体記憶装
置の製造方法を示す工程順の構成断面図である。

【図８】従来の不揮発性半導体記憶装置の製造方法を示
す工程順の構成断面図である。

【符号の説明】

１１ 半導体基板 １１ａ Ｐ型ウエル １２ 素子分離絶縁膜 １３ トンネル絶縁膜 １３Ａ トンネル絶縁膜形成膜 １４ 浮遊ゲート電極 １４Ａ 浮遊ゲート電極形成膜 １５ 容量絶縁膜 １５Ａ 容量絶縁膜形成膜 １６ 制御ゲート電極 １６Ａ 制御ゲート電極形成膜 １７ ゲート構造体 １８ イオン注入調整膜 １８Ａ イオン注入調整膜形成膜 １８ａ 薄膜化されたイオン注入調整膜 ２０Ａ 第１のＮ型注入層 ２０Ｂ ソース拡散層 ２１Ａ 第２のＮ型注入層 ２１Ｂ ドレイン拡散層 ２２Ａ Ｐ型注入層 ２２Ｂ Ｐ型拡散層 ２３ 絶縁性サイドウォールスペーサ ２４ Ｎ⁺ 拡散層 ２５ 熱酸化膜 ２６Ａ 保護絶縁膜 ２６ ハードマスク ３１ 第１調整膜 ３２ 第２調整膜 ５１ 第１のレジストパターン ５２ 第２のレジストパターン

───────────────────────────────────────────────────── フロントページの続き (72)発明者 橋爪 貴彦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F083 EP02 EP23 EP24 EP41 EP60 EP64 ER03 ER09 JA36 NA01 PR10 PR21 PR34 PR36 5F101 BA01 BA23 BB04 BB05 BC02 BC11 BD09 BD36 BH02 BH08 BH09

Claims (17)

【特許請求の範囲】
1. 【請求項１】 半導体基板の上に、該半導体基板と接す
   るトンネル絶縁膜と、該トンネル絶縁膜と接する浮遊ゲ
   ート電極と、容量絶縁膜を介して前記浮遊ゲート電極と
   対向する制御ゲート電極とからなるゲート構造体を形成
   する第１の工程と、 少なくとも前記浮遊ゲート電極の側面上に該浮遊ゲート
   電極と接する絶縁膜からなるイオン注入調整膜を形成す
   る第２の工程と、 前記ゲート構造体及びイオン注入調整膜をマスクとし
   て、前記半導体基板における前記ゲート構造体の側方の
   活性領域に不純物イオンを注入する第３の工程と、 前記活性領域に対して熱処理を行なうことにより、注入
   された不純物イオンを熱拡散する第４の工程とを備え、 前記第２の工程において、前記イオン注入調整膜を、前
   記不純物イオンが前記トンネル絶縁膜に注入されること
   を防止でき、且つ、前記不純物イオンの前記半導体基板
   への散乱による拡散によって前記不純物イオンが前記活
   性領域における前記浮遊ゲート電極の側端部の下側部分
   に到達することができる膜厚に設定することを特徴とす
   る不揮発性半導体記憶装置の製造方法。
2. 【請求項２】 前記第４の工程は、前記熱処理を酸化雰
   囲気で行なうことを特徴とする請求項１に記載の不揮発
   性半導体記憶装置の製造方法。
3. 【請求項３】 前記イオン注入調整膜の膜厚は５０ｎｍ
   以下であることを特徴とする請求項１又は２に記載の不
   揮発性半導体記憶装置の製造方法。
4. 【請求項４】 前記イオン注入調整膜は酸素透過性を有
   する材料からなり、 前記第４の工程は、前記活性領域の上部を酸化し、且
   つ、前記イオン注入調整膜を透過した酸素により前記浮
   遊ゲート電極の一部を酸化する工程を含むことを特徴と
   する請求項２又は３に記載の不揮発性半導体記憶装置の
   製造方法。
5. 【請求項５】 前記第４の工程は、前記熱処理を８５０
   ℃以上の温度で行なうことを特徴とする請求項２〜４の
   うちのいずれか１項に記載の不揮発性半導体記憶装置の
   製造方法。
6. 【請求項６】 前記第２の工程は、前記イオン注入調整
   膜を、前記半導体基板の上に前記ゲート構造体を含む全
   面にわたって堆積する工程と、 堆積したイオン注入調整膜に対して異方性エッチングを
   行なうことにより、前記活性領域を露出する工程とを含
   むことを特徴とする請求項１〜５のうちのいずれか１項
   に記載の不揮発性半導体記憶装置の製造方法。
7. 【請求項７】 前記第２の工程は、前記イオン注入調整
   膜を、熱酸化法によって前記半導体基板の上に前記ゲー
   ト構造体を含む全面にわたって形成する工程と、 形成したイオン注入調整膜に対して異方性エッチングを
   行なうことにより、前記活性領域の上面を露出する工程
   とを含むことを特徴とする請求項１〜５のうちのいずれ
   か１項に記載の不揮発性半導体記憶装置の製造方法。
8. 【請求項８】 前記第３の工程は、前記活性領域におけ
   る前記ゲート構造体の一方の側方に対して行なう第１の
   イオン注入工程と、 前記活性領域における前記ゲート構造体の他方の側方に
   対して行なう第２のイオン注入工程とを含むことを特徴
   とする請求項１〜７のうちのいずれか１項に記載の不揮
   発性半導体記憶装置の製造方法。
9. 【請求項９】 前記第１のイオン注入工程又は前記第２
   のイオン注入工程は、前記半導体基板の導電型と反対の
   導電型で且つ少なくとも２種類の不純物イオンを注入す
   る工程を含むことを特徴とする請求項８に記載の不揮発
   性半導体記憶装置の製造方法。
10. 【請求項１０】 前記第１のイオン注入工程又は前記第
    ２のイオン注入工程は、前記半導体基板の導電型と同一
    の導電型の不純物イオンと、前記半導体基板の導電型と
    反対の導電型の不純物イオンとを注入する工程を含むこ
    とを特徴とする請求項８に記載の不揮発性半導体記憶装
    置の製造方法。
11. 【請求項１１】 前記第２の工程は、前記イオン注入調
    整膜における前記ゲート構造体の一方の側方部分をマス
    クして、他方の側方部分を露出する工程と、 前記イオン注入調整膜における露出した前記他方の側方
    部分に対して異方性エッチングを行なう工程とを含むこ
    とを特徴とする請求項１〜１０のうちのいずれか１項に
    記載の不揮発性半導体記憶装置の製造方法。
12. 【請求項１２】 前記第２の工程は、前記異方性エッチ
    ングの後に、前記イオン注入調整膜の膜厚をエッチング
    により調整する工程を含むことを特徴とする請求項１１
    に記載の不揮発性半導体記憶装置の製造方法。
13. 【請求項１３】 前記第１の工程は、前記制御ゲート電
    極の上に保護絶縁膜を形成する工程を含むことを特徴と
    する請求項１〜１２のうちのいずれか１項に記載の不揮
    発性半導体記憶装置の製造方法。
14. 【請求項１４】 前記第４の工程の後に、前記ゲート構
    造体の側面上に前記イオン注入調整膜を介して絶縁性サ
    イドウォールスペーサを形成する第５の工程と、 前記ゲート構造体、イオン注入調整膜及び絶縁性サイド
    ウォールスペーサをマスクとして、前記半導体基板の導
    電型と反対の導電型の不純物イオンを注入する第６の工
    程とをさらに備えていることを特徴とする請求項１〜１
    ３のうちのいずれか１項に記載の不揮発性半導体記憶装
    置の製造方法。
15. 【請求項１５】 前記第２の工程において、前記イオン
    注入調整膜は窒化シリコンにより形成することを特徴と
    する請求項１〜１４のうちのいずれか１項に記載の不揮
    発性半導体記憶装置の製造方法。
16. 【請求項１６】 前記第２の工程は、酸化シリコンから
    なる第１調整膜を形成する工程と、 前記第１調整膜の上に窒化シリコンからなる第２調整膜
    を形成する工程とにより、前記イオン注入調整膜を成膜
    することを特徴とする請求項１〜１４のうちのいずれか
    １項に記載の不揮発性半導体記憶装置の製造方法。
17. 【請求項１７】 前記第２の工程は、前記第２調整膜を
    形成した後に、前記第２調整膜の下端部を除去する工程
    を含むことを特徴とする請求項１６のうちのいずれか１
    項に記載の不揮発性半導体記憶装置の製造方法。