JP2005347589A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】 電荷トラップ層を記憶素子に用いる不揮発性半導体記憶装置において、製造工程中に発生する紫外線の影響を防止する。
【解決手段】 不揮発性半導体記憶装置は、基板上に形成された電荷トラップ層を含むゲート絶縁膜(112)、ゲート絶縁膜(112)の上に形成されたゲート電極(100)、及び基板表面層にゲート電極(100)を挟持するように形成されたソース又はドレインとして機能する一対の拡散層(102)から構成される不揮発性半導体記憶素子と、一対の拡散層(102)同士を電気的に接続する第１の導電体(104)とを備える。ゲート電極(100)における一対の拡散層(102)と対向している端部は、平面的にみて、第１の導電体(104)によって部分的に覆われている。
【選択図】 図１３

Description

本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、非導電性の電荷トラップ層を記憶素子に用いる半導体記憶装置の記憶素子アレイ方法に関する。

近年、不揮発性半導体記憶装置の高集積化及び低コスト化に伴って、非導電性電荷トラップ層（例えばＳｉＮ等）を記憶素子に用いて、局所的に電荷をトラップさせることを特徴とするＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon ）メモリ技術が提案されている。

従来のＭＯＮＯＳメモリは、ゲート領域の非導電性の電荷トラップ層の全体に電荷を蓄積していたので、１つのメモリセルには１ビット分のデータしか記憶することができなかった。しかし、非導電性の電荷トラップ層（例えばＳｉＮ等）に局所的に電荷をトラップさせる局所トラップ型のＭＯＮＯＳメモリ技術が開発されることにより、１つのメモリセルに２ビット分のデータを記憶することができるようになっている。このため、局所トラップ型のＭＯＮＯＳメモリ技術は、高集積化及び低コスト化等に有利である。

しかしながら、局所トラップ型のＭＯＮＯＳメモリは、製造工程中に発生する紫外線が原因となって非導電性の電荷トラップ層に電荷が蓄積されることにより、メモリ動作に支障が生じるという問題点を有している。

この問題点に鑑みて、第１の金属配線の下に紫外線吸収層を配置するという技術が提案されている（例えば、特許文献１参照）。

以下に、第１の金属配線の下に紫外線吸収層を配置する従来例について、図面を参照しながら説明する。

まず、メモリセルアレイ構造について、図面を参照しながら説明する。

図２５は、一般的なメモリセルアレイの電気的接続方法を示す回路図である。

図２５に示すように、行方向（ワード線方向）にはワード線（WL0a,WL1a,WL2a,WL3a）が配置されており、列方向（ビット線方向）にはビット線(BL0a,BL1a,BL2a,BL3a,BL4a）が配置されている。図２５には示していないが、メモリセルアレイは、通常、多数のワード線及びビット線から構成されているが、図２５においては、１６個のメモリセル分の回路図が示されている。ワード線は、行方向に配置されたメモリセルのゲート電極を電気的に接続し、ビット線は、列方向に配置されたメモリセルのソース・ドレイン拡散層を電気的に接続している。さらに、行方向に隣接するメモリセルのソース・ドレイン拡散層は、電気的に短絡していることが特徴である。このようにして、稠密なメモリセルの配置が可能となっている。

図２６は、図２５において説明したメモリセルアレイの平面図である。

図２６に示すように、行方向にはワード線電極２が配置されており、列方向にはビット線拡散層１が配置されている。ワード線電極２の各々は、ワード線（WL0a,WL1a,WL2a,WL3a）を構成する一方、ビット線拡散層１の各々は、ビット線(BL0a,BL1a,BL2a,BL3a,BL4a）を構成している。隣り合うビット線拡散層１の間には、分離拡散層３が配置されており、隣り合うビット線拡散層１を電気的に分離している。ビット線拡散層１及びワード線電極２には、数ビット毎にコンタクト４が設けられており、該コンタクト４を介して、図示していない金属配線に接続されている。さらに、メモリセルアレイを覆うように紫外線吸収層５が形成されている。紫外線吸収層５の役割については後述する。

図２７は、以降で用いる図面（図２８〜図３６（ａ）及び（ｂ））に示される断面に対応する切断面が示されたメモリセルアレイの平面図であり、図２７おいては、切断面Ａ−Ａ、切断面Ｂ−Ｂ、切断面Ｃ−Ｃ、及び切断面Ｄ−Ｄが示されている。

図２８は、メモリセルアレイのＡ−Ａ線（図２７参照）における断面図である。

図２８に示すように、Ｐ型ウェル１１、ビット線拡散層１、非導電性の電荷トラップ層１２、ワード線電極２、第１の層間絶縁膜１３、紫外線吸収層５、第１の追加層間絶縁膜１４、コンタクト４、第１の金属配線１５、第２の層間絶縁膜１６、第１のヴィアホール１７、第２の金属配線１８、及び表面保護膜１９が形成されている。第２の金属配線１８は、第１のヴィアホール１７、図示された６個の第１の金属配線１５のうち両端の２個の第１の金属配線１５、及びコンタクト４を介して、数ビット毎にワード線電極２と電気的に接続することにより、ワード線の抵抗を低減している。また、図示された６個の第１の金属配線１５のうち中央の４個の第１の金属配線１５は、数ビット毎にビット線拡散層１と電気的に接続することにより（後述の図３０参照）、ビット線の抵抗を低減している。

図２９は、メモリセルアレイのＢ−Ｂ線（図２７参照）における断面図である。

図２９に示すように、電荷トラップ層１２とＰ型ウェル１１との間には、ビット線拡散層１と分離拡散層３とが交互に配置されている。このように、隣り合うビット線拡散層１は、分離拡散層３とＰ型ウェル１１とによって電気的に分離されている。

図３０は、メモリセルアレイのＣ−Ｃ線（図２７参照）における断面図である。

図３０に示すように、第１の金属配線１５は、コンタクト４を介して、数ビット毎にビット線拡散層１と電気的に接続することにより、ビット線の抵抗を低減している。また、第２の金属配線１８は、前述の通り、数ビット毎にワード線電極２と電気的に接続することにより（図３１参照）、ワード線の抵抗を低減している。

図３１は、メモリセルアレイのＤ−Ｄ線（図２７参照）における断面図である。

図３１に示すように、隣り合うワード線電極２同士が電気的に分離されるように、Ｐ型ウェル１１には分離拡散層３が自己整合的に配置されている。

ここで、図３２（ａ）は、図２８におけるＰ型ウェル１１、ビット線拡散層１、電荷トラップ層１２、及びワード線電極２よりなる１メモリセル分の断面図（ゲート長方向）を示している。

図３２（ａ）に示すように、ビット線拡散層１ａがドレイン部となり、ビット線拡散層１ｂがソース部、Ｐ型ウェル１１がチャネル部、電荷トラップ層１２（非導電性）がゲート絶縁膜、及びワード線電極２がゲート電極の役割を果たすので、図３２（ａ）に示すメモリトランジスタは、通常のＭＯＳトランジスタと同様の機能を有する。但し、図３２（ａ）に示すメモリトランジスタが通常のＭＯＳトランジスタと異なる点は、ソース部（ビット線拡散層１ａ）及びドレイン部（ビット線拡散層１ｂ）がゲート電極（ワード線電極２）の下部に埋め込まれている点、及びゲート絶縁膜が電荷トラップ層１２によって構成されている点である。なお、ビット線拡散層１ａをソース部、ビット線拡散層１ｂをドレイン部と称呼したのは、読み出し時の機能に基づいたものである（後述の図３３（ｃ）参照）。

図３２（ｂ）は、図３１におけるＰ型ウェル１１、ビット線拡散層１、電荷トラップ層１２、及びワード線電極２よりなる１メモリセル分の断面図（ゲート幅方向）を示している。

図３２（ｂ）に示すように、分離拡散層３によって挟まれているＰ型ウェル１１の幅が、ゲート幅になっている。

次に、図３２（ａ）及び（ｂ）に示したメモリセルの基本動作について、図３３（ａ）〜（ｃ）を参照しながら説明する。

図３３（ａ）は、メモリセルにおける書き込み動作を説明するために用いる図であって、前記図３２（ａ）と同様にゲート長方向の断面図が示されている。

図３３（ａ）に示すように、ワード線電極２に１０Ｖ、ビット線拡散層１ｂに５Ｖ、ビット線拡散層１ａに０Ｖ、Ｐ型ウェル１１に０Ｖをそれぞれ印加することにより、ビット線拡散層１ｂとＰ型ウェル１１との境界部にチャネルホットエレクトロンを発生させて、発生した電子を電荷トラップ層１２に注入する。この時、電子は電荷トラップ層１２におけるビット線拡散層１ｂとＰ型ウェル１１との境界上にある領域に局所的に注入される。

図３３（ｂ）は、メモリセルにおける消去動作を説明するために用いる図であって、前記図３２（ａ）と同様にゲート長方向の断面図が示されている。

図３３（ｂ）に示すように、ワード線電極２に−６Ｖ、ビット線拡散層１ｂに５Ｖ、ビット線拡散層１ａに０Ｖ、Ｐ型ウェル１１に０Ｖをそれぞれ印加することにより、ビット線拡散層１ｂとＰ型ウェル１１との境界部にバンド間トンネル電流に起因するホットホールを発生させて、発生したホールを電荷トラップ層１２に注入する。これにより、書き込み動作で注入した電子を電気的に中和させる。

図３３（ｃ）は、メモリセルにおける読み出し動作を説明するために用いる図であって、前記図３２（ａ）と同様にゲート長方向の断面図が示されている。

図３３（ｃ）に示すように、ワード線電極２に４Ｖ、ビット線拡散層１ｂに０Ｖ、ビット線拡散層１ａに１Ｖ、Ｐ型ウェル１１に０Ｖをそれぞれ印加する。この場合、メモリセルが書き込み状態であれば、電荷トラップ層１２におけるビット線拡散層１ｂの近傍に位置する領域では電子がトラップされているので、しきい値電圧は高い。このため、前記の電圧が印加されても、ソース・ドレイン間電流は流れない。一方、メモリセルが消去状態であれば、電荷トラップ層１２におけるビット線拡散層１ｂの近傍に位置する領域ではトラップされた電子が電気的に中和されているので、しきい値電圧は低い。このため、ソース・ドレイン間電流が流れる。

以上のように、電荷トラップ層１２に局所的に電子をトラップする点と、書き込み時と読み出し時とではソース・ドレイン間を流れる電流の方向が反転する点とが、局所トラップ型のＭＯＮＯＳメモリの特徴となっている。

次に、紫外線吸収層５の効果について、図３４〜図３６（ａ）及び（ｂ）を参照しながら説明する。

半導体製造工程においては、例えば、リソグラフィー工程、プラズマＣＶＤ工程、及び反応性イオンエッチング工程等の様々な工程において紫外線（ＵＶ、λ＜400nm ）が発生している。特に、4.3eV を超えるエネルギーを有する（λ＜290nm ）紫外線は、基板中の電子を励起し、電荷トラップ層１２に電子を蓄積する効果を有している。

以下では、一例として、第１の金属配線１５を形成した後に発生する紫外線の影響について説明する。

図３４は、メモリセルアレイのＢ−Ｂ線（図２７参照）における断面図であって、本図では、紫外線吸収層５が形成されていない場合の断面図が示されている。

図３４に示すように、第１の金属配線１５は紫外線を反射するので、遮光膜として機能する。しかし、図３４から明らかなように、紫外線は、第１の金属配線１５の間を通って、分離拡散層３の上に到達するので、電荷トラップ層１２における分離拡散層３の上に位置する領域に電子が蓄積される。

図３５は、前記図３２（ｂ）と同様に、メモリセルアレイのＤ−Ｄ線（図２７参照）における１メモリセル分の断面図であって、製造工程中に発生した紫外線により、電荷トラップ層１２における分離拡散層３の上に位置する領域に電子が蓄積された場合の断面図が示されている。

図３５から明らかなように、電荷トラップ層１２においては、上部に第１の金属配線が存在していない領域からワード線電極２における分離拡散層３と対向する端部の下側からやや入り込んだ領域にまで、電子がトラップされている。電荷トラップ層１２におけるそのような領域にまで電子がトラップされるのは、紫外線が反射されることにより発生する斜め方向の紫外線が主な原因となっている。

図３６（ａ）は、前記図３２（ａ）と同様に、メモリセルアレイのＡ−Ａ線（図２７参照）における１メモリセル分の断面図であって且つ前記図３５に示された状態である場合の断面図であり、特に、Ａ−Ａ線がワード線電極２の中央部を切断しいる場合の状態が示されている。

図３６（ａ）から明らかなように、ワード線電極２の中央部には、電子がトラップされていない。すなわち、前記図３５を用いて説明したように、電荷トラップ層１２においては、上部に第１の金属配線１５が存在していない領域からワード線電極２における分離拡散層３と対向する端部の下側からやや入り込んだ領域にまで電子がトラップされるが、前記図３５でも示している通り、電荷トラップ層１２におけるワード線電極２の中央下側に位置する領域までは電子がトラップされない。したがって、ワード線電極２の中央部の状態を示す断面図である図３６（ａ）においては、電荷トラップ層１２中に電子はトラップされていない。

図３６（ｂ）は、前記図３２（ａ）と同様に、メモリセルアレイのＡ−Ａ線（図２７参照）における１メモリセル分の断面図であって且つ前記図３５に示された状態である場合の断面図であり、特に、Ａ−Ａ線がワード線電極２の端部（エッジ部）を切断している場合の状態が示されている。

図３６（ｂ）から明らかなように、電荷トラップ層１２におけるワード線電極２の端部下側に位置する領域には、電子がトラップされている。すなわち、前記図３５を用いて説明したように、電荷トラップ層１２においては、上部に第１の金属配線１５が存在していない領域からワード線電極２における分離拡散層３と対向する端部の下側からやや入り込んだ領域にまで電子がトラップされる。したがって、ワード線電極２の端部の状態を示す断面図である図３６（ｂ）においては、電荷トラップ層１２中に電子がトラップされている。

ところで、前記図３６（ｂ）に示すように、電荷トラップ層１２におけるワード線電極２の端部下側に位置する領域に、ゲート長方向全体にわたって電子がトラップされると、その領域におけるしきい値電圧が上昇することになる。前記図３５に示すように、電荷トラップ層１２におけるゲート幅方向のかなりの領域において、しきい値電圧が上昇した状態になると、前述の図３３（ｃ）を用いて説明したように、メモリセルにおける消去動作ができなくなって正常なメモリ動作を行なうことができない。

前述のような点を考慮して、従来例では、図２６〜図３１に示したように、第１の金属配線１５の下側に紫外線吸収層５を配置することにより、製造工程中に発生する紫外線が原因となるメモリセルのしきい値電圧の上昇を防止している。
特開２００３−２４３５４５号公報

しかしながら、不揮発性半導体記憶装置の微細化の進展に伴って、ビット線拡散層配線を微細化すると、ビット線が高抵抗化することにより、メモリ動作が困難になるという問題が生じる。

一方、ビット線を低抵抗化するために、ビット線を金属配線で構成する場合には、以下の問題点が生じる。

すなわち、前述の従来例では、メモリセルのしきい値電圧の上昇を抑制するために、第１の間絶縁膜１３と第１の追加層間絶縁膜１４との間に紫外線吸収層５を配置する構造を採用しているが、このような構造を実現できるのは、コンタクト４がメモリセルアレイの周辺部に配置される構造になっているからである。

ところが、ビット線を金属配線で構成すると、通常は、メモリセルアレイの至るところにコンタクト４を形成する必要がある。この場合、前述の従来例と同様な構造を採用すると、紫外線吸収層５にコンタクト４を形成するためのホール形状を加工しなければならないという問題、また、紫外線吸収層５を介したリーク電流を抑えるためには、紫外線吸収層５の材質はリーク電流をほぼゼロ（ビット線間で約0.1μA以下）に抑えることが可能な材質に限定されるという問題等が生じて実用的ではない。したがって、如何にして製造工程中に発生する紫外線の影響を排除するかが極めて重要な課題となっている。

前記に鑑み、本発明の目的は、ビット線を金属配線で構成する場合に、製造工程中に発生する紫外線が半導体記憶装置に及ぼす影響を排除することである。

前記の課題を解決するために、本発明の第１の不揮発性半導体記憶装置は、基板上に形成された電荷トラップ層を含むゲート絶縁膜、ゲート絶縁膜の上に形成されたゲート電極、及び基板表面層にゲート電極を挟持するように形成されたソース又はドレインとして機能する一対の拡散層から構成される不揮発性半導体記憶素子と、不揮発性半導体記憶素子の一対の拡散層同士を電気的に接続する第１の導電体とを備え、ゲート電極における不揮発性半導体記憶素子の一対の拡散層と対向している端部は、平面的にみて、第１の導電体によって部分的に覆われていることを特徴とする。

本発明の第１の不揮発性半導体装置によると、第１の導電膜によって、ゲート電極における不揮発性半導体記憶素子の一対の拡散層と対向している端部の一部が覆われるので、第１の導電膜を形成した後の工程において発生する紫外線が原因となるメモリセルのしきい値電圧の上昇を防止することができる。また、本構造は簡易に実現できるので、ビット線として金属配線を用いてデバイスの微細化を図る場合であっても、紫外線の影響を容易に防止できる。

また、本発明の第２の不揮発性半導体記憶装置は、基板上に形成された電荷トラップ層を含むゲート絶縁膜、ゲート絶縁膜の上に形成されたゲート電極、及び基板表面層にゲート電極を挟持するように形成されたソース又はドレインとして機能する一対の拡散層から構成される不揮発性半導体記憶素子が、ワード線方向及びビット線方向にマトリックス状に配置されてなるメモリセルアレイと、ビット線方向に並ぶ複数の不揮発性半導体記憶素子の一対の拡散層を１つおきに接続するビット線とを備え、ビット線は、ワード線方向に隣り合う不揮発性半導体記憶素子の隣り合う拡散層同士を電気的に接続する第１の導電体と、ビット線方向に並ぶ複数の第１の導電体を接続する第２の導電体とを有する不揮発性半導体記憶装置であって、ゲート電極における不揮発性半導体記憶素子の一対の拡散層と対向している端部は、平面的にみて、第１の導電体によって部分的に覆われていることを特徴とする。

本発明の第２の不揮発性半導体装置によると、第１の導電膜によって、ゲート電極における不揮発性半導体記憶素子の一対の拡散層と対向している端部の一部が覆われるので、第１の導電膜を形成した後の工程において発生する紫外線が原因となるメモリセルのしきい値電圧の上昇を防止することができる。また、本構造は簡易に実現できるので、ビット線として金属配線を用いてデバイスの微細化を図る場合であっても、紫外線の影響を容易に防止できる。

本発明の第１又は第２の不揮発性半導体装置において、ゲート電極における不揮発性半導体記憶素子の一対の拡散層と対向している端部は、平面的にみて、第１の導電体によって完全に覆われていることが好ましい。

このようにすると、紫外線の影響を完全に排除して、メモリセルのしきい値電圧の上昇をより確実に防止することができる。

本発明の第１又は第２の不揮発性半導体装置において、第１の導電体は、５０ｎｍ以上の膜厚を有するポリシリコンよりなることが好ましい。これは、メモリ動作に十分な低抵抗を得るためである。また、ポリシリコンを用いることにより、メモリセルサイズを小さくすることができる。

本発明の第１又は第２の不揮発性半導体装置において、第１の導電体は、金属配線よりなることが好ましい。

このようにすると、ビット線を低抵抗化できるので、デバイスの微細化を実現することができる。

本発明の第１又は第２の不揮発性半導体装置において、第１の導電体は、下端が拡散層と接続する金属よりなる第１のコンタクトと、下面が第１のコンタクトの上端と接続する金属よりなる第１の配線とから構成されていることが好ましい。

本発明の第２の不揮発性半導体装置において、第２の導電体は、下端が第１の導電体の上面と接続する金属よりなる第２のコンタクトと、下面が第２のコンタクトの上端と接続する金属よりなる第２の配線とから構成されていることが好ましい。

本発明の第２の不揮発性半導体装置において、ゲート電極における不揮発性半導体記憶素子の一対の拡散層と対向している端部は、平面的にみて、第２の導電体によって部分的に覆われていることが好ましい。

このようにすると、第２の導電膜によって、ゲート電極における不揮発性半導体記憶素子の一対の拡散層と対向している端部の一部がさらに覆われることにより、第２の導電膜を形成した後の工程において発生する紫外線が原因となるメモリセルのしきい値電圧の上昇をさらに防止することができる。また、本構造は簡易に実現できるので、ビット線として金属配線を用いてデバイスの微細化を図る場合であっても、紫外線の影響を容易に防止できる。

本発明の第２の不揮発性半導体装置において、ゲート電極における不揮発性半導体記憶素子の一対の拡散層と対向している端部は、平面的にみて、第２の導電体によって完全に覆われていることが好ましい。

このようにすると、紫外線の影響を完全に排除して、メモリセルのしきい値電圧の上昇をより確実に防止することができる。

また、本発明の第３の不揮発性半導体記憶装置は、基板上に形成された電荷トラップ層を含むゲート絶縁膜、ゲート絶縁膜の上に形成されたゲート電極、及び基板表面層にゲート電極を挟持するように形成されたソース又はドレインとして機能する一対の拡散層から構成される不揮発性半導体記憶素子が、ワード線方向及びビット線方向にマトリックス状に配置されてなるメモリセルアレイと、ビット線方向に並ぶ複数の不揮発性半導体記憶素子の一対の拡散層を１つおきに接続するビット線とを備え、ビット線は、ワード線方向に隣り合う不揮発性半導体記憶素子の隣り合う拡散層同士を電気的に接続する第１の導電体と、ビット線方向に並ぶ複数の前記第１の導電体を接続する第２の導電体とを有する不揮発性半導体記憶装置であって、ゲート電極における不揮発性半導体記憶素子の一対の拡散層と対向している端部は、平面的にみて、第２の導電体によって部分的に覆われていることを特徴とする。

本発明の第３の不揮発性半導体記憶装置によると、第２の導電膜によって、ゲート電極における不揮発性半導体記憶素子の一対の拡散層と対向している端部の一部が覆われるので、第２の導電膜を形成した後の工程において発生する紫外線が原因となるメモリセルのしきい値電圧の上昇を防止することができる。また、本構造は簡易に実現できるので、ビット線として金属配線を用いてデバイスの微細化を図る場合であっても、紫外線の影響を容易に防止できる。

本発明の第３の不揮発性半導体記憶装置において、ゲート電極における不揮発性半導体記憶素子の一対の拡散層と対向している端部は、平面的にみて、第２の導電体によって完全に覆われていることが好ましい。

このようにすると、紫外線の影響を完全に排除して、メモリセルのしきい値電圧の上昇をより確実に防止することができる。

本発明の第１、第２又は第３の不揮発性半導体記憶装置において、電荷トラップ層は、シリコン酸化膜、及びシリコン窒化膜を含む多層構造よりなることが好ましい。

本発明の第１、第２又は第３の不揮発性半導体記憶装置において、電荷トラップ層は、シリコン酸化膜中に微細なシリコンの塊が散在した構造よりなることが好ましい。

また、本発明の不揮発性半導体記憶装置の製造方法は、基板上に形成された電荷トラップ層を含むゲート絶縁膜、ゲート絶縁膜の上に形成されたゲート電極、及び基板表面層にゲート電極を挟持するように形成されたソース又はドレインとして機能する一対の拡散層から構成される不揮発性半導体記憶素子が、ワード線方向及びビット線方向にマトリックス状に配置されてなるメモリセルアレイを形成する工程と、電荷トラップ層の上に、ゲート電極を覆うように絶縁膜を形成する工程と、ビット線方向に並ぶ複数の不揮発性半導体記憶素子の一対の拡散層を１つおきに接続するようにビット線を形成する工程とを備え、ビット線を形成する工程は、ワード線方向に隣り合う不揮発性半導体記憶素子の隣り合う拡散層同士を電気的に接続し且つ電荷トラップ層及び絶縁膜を貫通するポリシリコンよりなる第１の導電体を形成した後、ビット線方向に並ぶ複数の第１の導電体を接続する第２の導電体を形成する工程を含み、ゲート電極における不揮発性半導体記憶素子の一対の拡散層と対向している端部は、平面的にみて、第１の導電体によって部分的に覆われるように形成されていることを特徴とする。

本発明の不揮発性半導体記憶装置の製造方法によると、第１の導電膜によって、ゲート電極における不揮発性半導体記憶素子の一対の拡散層と対向している端部の一部が覆われるので、第１の導電膜を形成した後の工程において発生する紫外線が原因となるメモリセルのしきい値電圧の上昇を防止することができる。また、本構造は簡易な方法で実現できるので、ビット線として金属配線を用いてデバイスの微細化を図る場合であっても、紫外線の影響を容易に防止できる。また、ポリシリコンよりなる第１の導電膜を用いているので、デバイスの微細化を実現し易い。

本発明の不揮発性半導体記憶装置の製造方法において、ゲート電極における不揮発性半導体記憶素子の一対の拡散層と対向している端部は、平面的にみて、第２の導電体によって部分的に覆われるように形成されていることが好ましい。

このようにすると、第２の導電膜によって、ゲート電極における不揮発性半導体記憶素子の一対の拡散層と対向している端部の一部がさらに覆われることにより、第２の導電膜を形成した後の工程において発生する紫外線が原因となるメモリセルのしきい値電圧の上昇をさらに防止することができる。

本発明によると、導電膜によって、ゲート電極における不揮発性半導体記憶素子の一対の拡散層と対向している端部の一部が覆われるので、導電膜を形成した後の工程において発生する紫外線が原因となるメモリセルのしきい値電圧の上昇を防止することができる。また、本構造は、従来例のような紫外線吸収層を用いることなく、簡易な方法により実現できるので、ビット線として金属配線を用いてデバイスの微細化を図る場合であっても、紫外線の影響を容易に防止できる。

（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。

まず、本発明の第１の実施形態に係るメモリセルアレイの電気的接続方法について、図１を参照しながら説明する。

図１は、本発明の第１の実施形態に係るメモリセルアレイの電気的接続方法を示す回路図である。

図１に示すように、行方向（ワード線方向）にはワード線（WL0,WL1,WL2,WL3）が配置されており、列方向（ビット線方向）にはビット線(BL0,BL1,BL2,BL3,BL4）が配置されている。図１には示していないが、メモリセルアレイは、通常、多数のワード線及びビット線から構成されているが、図１においては、１６個のメモリセル分の回路図が一例として示されている。ワード線は、行方向に配置されたメモリセルのゲート電極を電気的に接続し、ビット線は、列方向に配置されたメモリセルのソース・ドレイン拡散層を電気的に接続している。さらに、行方向に隣接するメモリセルのソース・ドレイン拡散層は、電気的に短絡していることが特徴である。

図２は、図１に示したメモリセルアレイの平面図であって、コンタクト形成工程までが完了している状態の平面図である。

図２に示すように、行方向にはワード線を構成するワード線電極１００が配置されており、列方向には素子分離絶縁膜１０１がワード線電極１００に直交して配置されている。また、図示していないが、列方向にはビット線を構成する金属配線が直行するように配置されるが、本図に示された状態を形成した工程よりも後の工程において形成される（後述の図４参照）。ワード線電極１００と素子分離絶縁膜１０１とに挟まれた領域には、ソース・ドレイン拡散層１０２が配置されている。また、ソース・ドレイン拡散層１０２の各々にはビット線を構成するコンタクト１０３が配置されている。

図３は、図１に示したメモリセルアレイの平面図であって、第１のヴィアホール形成工程までが完了している状態の平面図である。

図３に示すように、第１の金属配線１０４は、コンタクト１０３（図２参照）を介して、行方向に隣り合う２個のソース・ドレイン拡散層１０２を接続している。なお、第１の金属配線１０４が形成される位置によっては、第１層金属配線１０４は１個のソース・ドレイン拡散層１０２を接続する。また、第１の金属配線１０４の上には、ビット線を構成する第１のヴィアホール１０５が形成されている。なお、第１の金属配線１０４が形成されている位置によっては、第１のヴィアホール１０５は第１の金属配線１０４の上に形成されない。また、列方向にはビット線を構成する金属配線が直行するように配置されるが、本図に示す工程よりも後の工程において形成される（後述の図４参照）。

図４は、図１に示したメモリセルアレイの平面図であって、第２の金属配線形成工程までが完了している状態の平面図である。

図４に示すように、第２の金属配線１０６は、第１のヴィアホール１０５を介して、列方向に延伸するように形成されている。第２の金属配線１０６はビット線を構成する。

図５は、前述したビット線がメモリセルアレイ上にどのように電気的に接続されているのかを示す模式図である。

図５から明らかなように、行方向に隣り合う２個のソース・ドレイン拡散層１０２は互いに電気的に接続されている。

図６は、以降で用いる図面（図７〜図１５）に示される断面に対応する切断面を示すメモリセルアレイの平面図であり、図６においては、切断面Ａ−Ａ、切断面Ｂ−Ｂ、切断面Ｃ−Ｃ、及び切断面Ｄ−Ｄが示されている。

図７は、メモリセルアレイのＡ−Ａ線（図６参照）における断面図である。

図７に示すように、Ｐ型ウェル１１１の表面部には素子分離絶縁膜１０１が形成されている。素子分離領域１０１を含むＰ型ウェル１１１の上には、例えば、シリコン酸化膜、シリコン窒化膜、又はこれらを含む多層膜等よりなる電荷トラップ層１１２が形成されている。電荷トラップ層１１２の上には、第１の層間絶縁膜１１３及び第２の層間絶縁膜１１４が順に形成されている。第２の層間絶縁膜１１４の上には、第２の金属配線１０６が形成されている。また、第２の層間絶縁膜１１４の上には、第２の金属配線１０６を覆うように表面保護膜１１５が形成されている。

ここで、第２の金属配線１０６は、列方向に延伸してビット線を構成している（図４参照）。また、第２の金属配線１０６は、ワード線電極１００における素子分離絶縁膜１０１で囲まれたＰ型ウェル１１１上に位置する部分を覆うような位置に形成されている。これにより、製造工程中に発生する紫外線を遮光し、メモリセルのしきい値電圧の上昇を防ぐことができる。

図８は、メモリセルアレイのＢ−Ｂ線（図６参照）における断面図である。

図８に示すように、Ｐ型ウェル１１１の上には、ソース・ドレイン拡散層１０２と素子分離絶縁膜１０１とが交互に形成されており、隣り合うソース・ドレイン拡散層１０２は、素子分離絶縁膜１０１とＰ型ウェル１１１とによって電気的に分離されている。素子分離絶縁膜１０１及びソース・ドレイン拡散層１０２の上には、電荷トラップ層１１２が形成されている。電荷トラップ層１１２の上には、第１の層間絶縁膜１１３が形成されている。第１の層間絶縁膜１１３には、該第１の層間絶縁膜１１３及び電荷トラップ層１１２を貫通して延びると共に下端がソース・ドレイン拡散層１０２に到達するコンタクト１０３が形成されている。第１の層間絶縁膜１１３の上には、下面がコンタク１０３の２つの上端と接続する第１の金属配線１０４が形成されており、該第１の金属配線１０４を覆うように第２の層間絶縁膜１１４が形成されている。第２の層間絶縁膜１１４には、該第２の層間絶縁膜１１４を貫通して延びると共に下端が第１の金属配線１０４の上面と接続する第１のヴィアホール１０５が第１の金属配線１０４毎に形成されている。

ここで、第１の金属配線１０４は、ソース・ドレイン拡散層１０２を覆うような位置に形成されている。これにより、製造工程中に発生する紫外線を遮光し、メモリセルのしきい値電圧の上昇を防ぐことができる。

図９は、メモリセルアレイのＣ−Ｃ線（図６参照）における断面図である。

図９に示すように、Ｐ型ウェル１１１の表面部には、ソース・ドレイン拡散層１０２が形成されている。ソース・ドレイン拡散層１０２を含むＰ型ウェル１１１の上には、電荷トラップ層１１２が形成されている。電荷トラップ層１１２の上であって且つＰ型ウェル１１１におけるソース・ドレイン拡散層１０２で囲まれた部分の上方には、ワード線電極１００が形成されている。電荷トラップ層１１２の上には、ワード線電極１００を覆うように第１の層間絶縁膜１１３が形成されている。第１の層間絶縁膜１１３には、該第１の層間絶縁膜１１３及び電荷トラップ層１１２を貫通して延びると共に下端がソース・ドレイン拡散層１０２に到達するコンタクト１０３が形成されている。第１の層間絶縁膜１１３の上には、下面がコンタク１０３の上端と接続する第１の金属配線１０４が形成されており、該第１の金属配線１０４を覆うように第２の層間絶縁膜１１４が形成されている。第２の層間絶縁膜１１４には、該第２の層間絶縁膜１１４を貫通して延びると共に下端が第１の金属配線１０４の上面の１つおきと接続する第１のヴィアホール１０５が形成されている。第２の層間絶縁膜１１４及び第１のヴィアホール１０５の上には、第２の金属配線１０６及び表面保護膜１１５が順に形成されている。このように、ビット線を構成する第２の金属配線１０６は、ソース・ドレイン拡散層１０２の１つおきと電気的に接続されている。

ここで、第１の金属配線１０４は、ソース・ドレイン拡散層１０２を覆うような位置に形成されている。これにより、製造工程中に発生する紫外線を遮光し、メモリセルのしきい値電圧の上昇を防ぐことができる。

なお、ワード線電極１００の側壁にサイドウォール（図示せず））が形成されており、且つ、サイドウォールの材質が紫外線を吸収又は反射する性質を有している場合には、少なくとも、サイドウォールにおけるソース・ドレイン拡散層１０２と対向する端部を覆うように、第１の金属配線１０４が形成されればよい。この場合についても、製造工程中に発生する紫外線を遮光し、メモリセルのしきい値電圧の上昇を防ぐことができる。

図１０は、メモリセルアレイのＤ−Ｄ線（図６参照）における断面図である。

図１０に示すように、Ｐ型ウェル１１１の表面部の全域にわたって、分離絶縁膜１０１が形成されている。分離絶縁膜１０１の上には、電荷トラップ層１１２が形成されている。電荷トラップ層１１２の上には、ワード線電極１００が形成されており、該ワード線電極１００を覆うように第１の層間絶縁膜１１３が形成されている。第１の層間絶縁膜１１３の上には、第１の金属配線１０４が形成されており、該第１の金属配線１０４を覆うように第２の層間絶縁膜１１４が形成されている。第２の層間絶縁膜１１４には、表面保護膜１１５が形成されている。

図１１（ａ）は、前記図９におけるＰ型ウェル１１１、ソース・ドレイン拡散層１０２、電荷トラップ層１１２、及びワード線電極１００よりなる１メモリセル分の断面図（ゲート長方向）を示している。

図１１（ａ）に示すように、ソース・ドレイン拡散層１０２ａがドレイン部、ソース・ドレイン拡散層１０２ｂがソース部、Ｐ型ウェル１１１がチャネル部、電荷トラップ層１２（非導電性）がゲート絶縁膜、ワード線電極１００がゲート電極の役割を果たすので、図１１（ａ）に示したメモリトランジスタは、通常のＭＯＳトランジスタと同様な機能を有している。但し、図１１（ａ）に示したメモリセルトランジスタが通常のＭＯＳトランジスタと異なる点は、ゲート絶縁膜が電荷トラップ層１１２で構成されている点である。なお、ソース・ドレイン拡散層１０２ｂをソース部、ソース・ドレイン拡散層１０２ａをドレイン部と称呼したのは、メモリセルにおける読み出し時の機能に基づいたものである（後述の図１２（ｃ）参照）。

図１１（ｂ）は、前記図７におけるＰ型ウェル１１１、素子分離絶縁膜１０１、電荷トラップ層１１２、及びワード線電極１００よりなる１メモリセル分の断面図（ゲート幅方向）を示している。

図１１（ｂ）に示すように、分離絶縁膜１０１によって挟まれているＰ型ウェル１１１の幅が、ゲート幅になっている。

次に、図１１（ａ）及び（ｂ）に示したメモリセルの基本動作について、図１２（ａ）〜（ｃ）を参照しながら説明する。

図１２（ａ）は、メモリセルにおける書き込み動作を説明するために用いる図であって、前記１１（ａ）と同様にゲート長方向の断面図を示している。

図１２（ａ）に示すように、ワード線電極１００に１０Ｖ、ソース・ドレイン拡散層１０２ｂに５Ｖ、ソース・ドレイン拡散層１０２ａに０Ｖ、Ｐ型ウェル１１１に０Ｖをそれぞれ印加することにより、ソース・ドレイン拡散層１０２ｂとＰ型ウェル１１１との境界部にチャネルホットエレクトロンを発生させて、発生した電子を電荷トラップ層１１２に注入する。この時、電子は電荷トラップ層１１２におけるソース・ドレイン拡散層１０２ｂとＰ型ウェル１１１との境界上にある領域に局所的に注入される。

図１２（ｂ）は、メモリセルにおける消去動作を説明するために用いる図であって、前記図１１（ａ）と同様にゲート長方向の断面図を示している。

図１２（ｂ）に示すように、ワード線電極１００に−６Ｖ、ソース・ドレイン拡散層１０２ｂに５Ｖ、ソース・ドレイン拡散層１０２ａに０Ｖ、Ｐ型ウェル１１１に０Ｖをそれぞれ印加することにより、ソース・ドレイン拡散層１０２ｂとＰ型ウェル１１１との境界部にバンド間トンネル電流に起因するホットホールを発生させて、ホールを電荷トラップ層１１２に注入する。これにより、書き込み動作で注入した電子を電気的に中和させる。

図１２（ｃ）は、メモリセルにおける読み出し動作を説明するために用いる図であって、前記図１１（ａ）と同様に、ゲート長方向の断面図を示している。

図１２（ｃ）に示すように、ワード線電極２に４Ｖ、ソース・ドレイン拡散層１０２ｂに０Ｖ、ソース・ドレイン拡散層１０２ａに１Ｖ、Ｐ型ウェル１１に０Ｖをそれぞれ印加する。この場合、メモリセルが書き込み状態であれば、電荷トラップ層１１２におけるソース・ドレイン拡散層１０２ｂの近傍に位置する領域では電子がトラップされているので、しきい値電圧は高い。このため、前記の電圧を印加しても、ソース・ドレイン間電流は流れない。一方、メモリセルが消去状態であれば、電荷トラップ層１１２におけるソース・ドレイン拡散層１０２ｂの近傍に位置する領域ではトラップされた電子が電気的に中和されているので、しきい値電圧は低い。このため、ソース・ドレイン間電流が流れる。

以上のように、電荷トラップ層１１２に局所的に電子をトラップする点と、書き込み時と読み出し時とではソース・ドレイン間を流れる電流の方向が反転する点とが、局所トラップ型のＭＯＮＯＳメモリの特徴となっている。

次に、第１の金属配線１０４及び第２の金属配線１０６を用いた紫外線防止効果について説明する。

まず、前述した従来例によると、前記図２８〜図３１に示したように、紫外線吸収層５を第１の層間絶縁膜１３と第１の追加層間絶縁膜１４との間に紫外線吸収層５を配置することによって、前記図３５及び図３６（ｂ）を用いて説明したように、メモリセルのしきい値電圧が上昇することを抑制する。しかしながら、このようにして紫外線吸収層５を用いることができるのは、前記図２６に示したように、コンタクト４がメモリセルアレイの周辺部に配置される構造になっているからであった。

ところで、本発明の第１の実施形態では、金属配線をビット線として使用するので、前述の本発明の課題でも説明したが、図２に示すように、メモリセルアレイの至るところにコンタクト１０３を形成しなければならない。この場合に、従来例と同様な構造を設けて紫外線吸収層を配置する構成を採用すると、紫外線吸収層にもコンタクト１０３を形成するためのホール形状を加工しなければならず、また、紫外線吸収層の材質としては、紫外線吸収層を介したリーク電流をほぼゼロ（ビット線間で約0.1μA以下）に抑えられることが可能な材質に限定されるといった問題が発生して実用的ではない。

そこで、前述の点に鑑みて、本発明の第１の実施形態では、第１の金属配線１０４及び第２の金属配線１０６を利用することにより、製造工程中に発生する紫外線が原因となるメモリセルのしきい値電圧の上昇を防止することを実現している。

すなわち、前述の従来例の場合には、前記図２６、図３４、及び図３５に示すように、分離拡散層３上に照射される紫外線が問題となり、例えば、図３５に示すように、電子が、電荷トラップ層１２における分離拡散層３の上に位置する領域から電荷トラップ層１２における分離拡散層３と対向するワード電極２の端部の下側付近の領域にまでトラップされることにより、メモリセルのしきい値電圧が上昇する。したがって、本発明の第１の実施形態では、前記図２に示したソース・ドレイン拡散層１０２に照射される紫外線を防止することによって、製造工程中に発生する紫外線が原因となるメモリセルのしきい値電圧の上昇を防止したものである。

具体的には、前記図３に示したように、第１の層金属配線１０４は、ソース・ドレイン拡散層１０２を覆うように形成されている。これにより、第１の金属配線１０４を形成した後の工程において発生する紫外線が、ソース・ドレイン拡散層１０２に照射されることを防止している。以下、図１３〜図１５を参照しながら詳細に説明する。

図１３は、前記図９と同様に、メモリセルアレイのＣ−Ｃ線（図６参照）における断面図であるが、ここでは、紫外線の遮断を説明するために、第１の金属配線１０４までが形成された状態の断面図を示している。

図１３から明らかなように、第１の金属配線１０４が形成された後の工程において発生する紫外線は、第１の金属配線１０４によって遮断されるので、紫外線がソース・ドレイン拡散層１０２に到達することを防いでいる。このため、電荷トラップ層１１２に電子がトラップされることを防止でき、メモリセルのしきい値電圧の上昇を抑制できる。

図１４は、前記図８と同様に、メモリセルアレイのＢ−Ｂ線（図６参照）における断面図であるが、ここでは、紫外線の遮断を説明するために、第１の金属配線１０４までが形成された状態の断面図を示している。

図１４から明らかなように、第１の金属配線１０４が形成された後の工程において発生する紫外線は、第１の金属配線１０４によって遮断されるので、紫外線がソース・ドレイン拡散層１０２に到達することを防いでいる。このため、電荷トラップ層１１２に電子がトラップされることを防止でき、メモリセルのしきい値電圧の上昇を抑制できる。

ここで、ポリシリコン等よりなるワード線電極１００は、紫外線を吸収できるので、紫外線が照射されてもよい。しかし、紫外線の一部はワード線電極１００によって反射するので、場合によっては、紫外線の一部がソース・ドレイン拡散層１０２に照射されることがあり得る。この点に鑑みて、第２の金属配線１０６は、前記図４に示したように、ワード線電極１００におけるソース・ドレイン拡散層１０２に挟まれた領域（チャネル形成領域）を覆うように形成されている。

図１５は、前記図７と同様に、メモリセルアレイのＡ−Ａ線（図６参照）における断面図であるが、ここでは、紫外線の遮断を説明するために、第２の金属配線１０６までが形成された状態の断面図を示している。

図１５から明らかなように、第２の金属配線１０６によって、少なくとも、第２の金属配線１０６を形成した後の工程で発生する紫外線が、ワード線電極１００に直接的に照射することを防止すると共に、紫外線の一部がワード線電極１００に反射してソース・ドレイン拡散層１０２に照射することを防止できる。

なお、メモリセルのゲート幅が広い場合には、少なくとも、ワード線電極１００におけるソース・ドレイン電流を流したい部分の上に位置する領域を平面的にみて覆うように、第１の金属配線１０４又は第２の金属配線１０６を形成すればよく、メモリセルのゲート幅全体を覆う必要はない。すなわち、ワード線電極１００におけるソース・ドレイン拡散層１０２と対向する端部が、平面的にみて、第１の金属配線１０４又は第２の金属配線１０６によって覆われていればよい。このようにすると、紫外線のソース・ドレイン電流を流したい部分に照射することを防止できるので、同様に、メモリセルのしきい値電圧の上昇を抑制できる。

（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について、図面を参照しながら説明する。

まず、本発明の第２の実施形態に係るメモリセルアレイの電気的接続方法は、前述した図１と同様であるので、ここではその説明は繰り返さない。

図１６は、図１に示したメモリセルアレイの平面図であって、コンタクト形成工程までが完了している状態の平面図である。なお、同図においては、以降で用いる図面（図１８（ａ）及び（ｂ））に示される断面に対応する切断面Ｅ−Ｅ及び切断面Ｆ−Ｆも示されている。

図１６に示すように、行方向にはワード線を構成するワード線電極２００が配置されており、列方向には素子分離絶縁膜２０１がワード線に直交して配置されている。また、図示していないが、列方向にはビット線を構成する金属配線が直行するように配置されるが、本図に示した状態が形成される工程よりも後の工程において形成される（図１７参照）。ワード線電極２００と素子分離絶縁膜２０１とに挟まれた領域には、ソース・ドレイン拡散層２０２が配置されている。また、配線用ポリシリコン２０３は、行方向に隣り合う２個のソース・ドレイン拡散層２０２を接続するように形成されている。なお、配線用ポリシリコン２０３が形成される位置によっては、配線用ポリシリコン２０３は１個のソース・ドレイン拡散層２０２を接続する。また、配線用ポリシリコン２０３の上には、ビット線を構成するコンタクト２０４が配置されている。

図１７は、図１に示したメモリセルアレイの平面図であって、第１の金属配線形成工程
までが完了している状態の平面図である。

図１７に示すように、第１の金属配線２０５は、コンタクト２０４を介して、列方向に延伸するように形成されている。第１の金属配線２０５はビット線を構成している。なお、ビット線の電気的な接続方法については前述の第１の実施形態と同様であり、行方向に隣り合う２つのソース・ドレイン拡散層２０２が電気的に接続されている（図５参照）。

図１８（ａ）は、メモリセルアレイのＥ−Ｅ線（図１６参照）における断面図である。

図１８（ａ）に示すように、Ｐ型ウェル２１１の表面には、ソース・ドレイン拡散層２０２と素子分離絶縁膜２０１とが交互に形成されており、隣り合うソースドレイン拡散層２０２は、素子分離絶縁膜２０１とＰ型ウェル２１１とによって電気的に分離されている。ソース・ドレイン拡散層２０２及び素子分離絶縁膜２０１の上には、シリコン酸化膜、シリコン窒化膜、又はこれらを含む多層膜等よりなる電荷トラップ層２１２が形成されている。電荷トラップ層２１２の上には配線用ポリシリコン成長前絶縁２１３が形成されている。また、ソース・ドレイン拡散層２０２及び素子分離絶縁膜２０１の上には、電荷トラップ層２１２及び配線用ポリシリコン成長前絶縁膜２１３を貫通すると共に行方向に隣り合う２個のソース・ドレイン拡散層２０２を電気的に接続する配線用ポリシリコン２０３が形成されている。また、配線用ポリシリコン２０３は、ソース・ドレイン拡散層２０２を完全に覆うように形成されている。なお、配線用ポリシリコン２０３は、膜厚が５０ｎｍ以上であるポリシリコンよりなることが好ましい。

また、配線用ポリシリコン２０３及び配線用ポリシリコン成長前絶縁膜２１３の上には、第１の層間絶縁膜２１４が形成されており、該第１の層間絶縁膜２１４には、下端が配線用ポリシリコン２０３の上面と接続するコンタクト２０４が形成されている。また、第１の層間絶縁膜２１４の上には、第１の金属配線２０５が形成されている。第１の金属配線２０５は１つおきにコンタクト２０４の上端と接続している。第１の層間絶縁膜２１４の上には、第１層金属配線２０５を覆うように、第２の層間絶縁膜２１５が形成されており、該第２の層間絶縁膜２１５の上には表面保護膜２１６が形成されている。

図１８（ｂ）は、メモリセルアレイのＦ−Ｆ線（図１６参照）における断面図である。

図１８（ｂ）に示すように、Ｐ型ウェル２１１の表面部には、ソース・ドレイン拡散層２０２が形成されている。ソース・ドレイン拡散層２０２を含むＰ型ウェル２１１の上には、電荷トラップ層２１２が形成されている。電荷トラップ層２１２の上であって且つＰ型ウェル２１１におけるソース・ドレイン拡散層２０２で囲まれた部分の上方には、ワード線電極２００が形成されている。電荷トラップ層２１２の上には、ワード線電極２００を覆うように配線用ポリシリコン成長前絶縁膜２１３が形成されている。また、配線用ポリシリコン成長前絶縁膜２１３の上には、配線用ポリシリコン２０３が形成されている。配線用ポリシリコン２０３は１つおきに配線用ポリシリコン成長前絶縁膜２１３を貫通して下面がソース・ドレイン拡散層２０２に到達するように形成されている。配線用ポリシリコン成長前絶縁膜２１３の上には、配線用ポリシリコン２０３を覆うように、第１の層間絶縁膜２１４が形成されている。第１の層間絶縁膜２１４には、コンタクト２０４が形成されている。コンタクト２０４は、その下端が配線用ポリシリコン２０３の１つおきと接続している。第１の層間絶縁膜２１４及びコンタクト２０４の上には、第１の金属配線２０５が形成されており、該第１の金属配線２０５の上には、第２の層間絶縁膜２１５及び表面保護膜２１６が順に形成されている。

このように、配線用ポリシリコン成長前絶縁膜２１３によって、配線用ポリシリコン２０３とワード線電極２００とは絶縁されている。また、ワード線電極２００におけるソース・ドレイン拡散層２０２と対向する端部は、配線用ポリシリコン２０３によって覆われている。

このように、ソース・ドレイン拡散層２０２は、配線用ポリシリコン２０３によって覆われており、さらに、ワード線電極２００の端部は、配線用ポリシリコン２０３によって覆われているので、配線用ポリシリコン２０３形成工程以降の工程で発生する紫外線が、ソース・ドレイン拡散層２０２に照射されることを防止することができる。さらに、第１の金属配線２０５はソース・ドレイン拡散層２０２及びワード線電極２００を覆うように形成されているので、少なくとも、第１の金属配線２０５を形成した後の工程で発生する紫外線が、ワード線電極２００に直接的に照射されることを防止すると共に、紫外線の一部がワード線電極２００に反射してソース・ドレイン拡散層２０２に照射されることを防止できる。

以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。

まず、図１９（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の製造方法を示す工程断面図であって、（ａ）はメモリセルアレイのＥ−Ｅ線（図１９参照）における断面図であり、（ｂ）はメモリセルアレイのＦ−Ｆ線（図１９参照）における断面図である。

図１９（ａ）及び（ｂ）に示すように、図示しない半導体基板上にＰ型ウェル２１１を形成した後、Ｐ型ウェル２１１の表面部に素子形成領域を区画するための素子分離絶縁膜２０１を形成する。

次に、図２０（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の製造方法を示す工程断面図であって、（ａ）はメモリセルアレイのＥ−Ｅ線（図１９参照）における断面図であり、（ｂ）はメモリセルアレイのＦ−Ｆ線（図１９参照）における断面図である。

図２０（ａ）及び（ｂ）に示すように、Ｐ型ウェル２１１及び素子分離絶縁膜２０１の上に、電荷トラップ層２１２を形成した後、該電荷トラップ層２１２の上に、ワード線電極２００を形成する。

次に、図２１（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の製造方法を示す工程断面図であって、（ａ）はメモリセルアレイのＥ−Ｅ線（図１９参照）における断面図であり、（ｂ）はメモリセルアレイのＦ−Ｆ線（図１９参照）における断面図である。

図２１（ａ）及び（ｂ）に示すように、ワード線電極２００をマスクにしてＰ型ウェル２１１の表面部に不純物拡散層２０２を形成する。その後、電荷トラップ層２１２の上に、ワード線電極２００を覆うように、配線用ポリシリコン成長前絶縁膜２１３を形成する。

次に、図２２（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の製造方法を示す工程断面図であって、（ａ）はメモリセルアレイのＥ−Ｅ線（図１９参照）における断面図であり、（ｂ）はメモリセルアレイのＦ−Ｆ線（図１９参照）における断面図である。

図２２（ａ）に示すＥ−Ｅ線における断面では、電荷トラップ層２１２における不純物拡散層２０２の上に存在している部分の上面を露出させるように、また、図２２（ｂ）に示すＦ−Ｆ線における断面では、ワード線電極２００が配線用ポリシリコン成長前絶縁膜２０３に覆われたままになるように、配線用ポリシリコン成長前絶縁膜２１３及び電荷トラップ層２１２をパターニングする。

次に、図２３（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の製造方法を示す工程断面図であって、（ａ）はメモリセルアレイのＥ−Ｅ線（図１９参照）における断面図であり、（ｂ）はメモリセルアレイのＦ−Ｆ線（図１９参照）における断面図である。

図２３（ａ）に示すＥ−Ｅ線における断面では、配線用ポリシリコン成長前絶縁膜２１３及び電荷トラップ層２１２がパターニングされた領域に、行方向に隣り合う２個のソース・ドレイン拡散層２０２と電気的に接続し且つソース・ドレイン拡散層２０２を完全に覆う配線用ポリシリコン２０３を形成する。また、図２３（ｂ）に示すＦ−Ｆ線における断面では、配線用ポリシリコン成長前絶縁膜２１３の上に、ワード線電極２００における不純物拡散層２０２と対向する端部を覆うように、配線用ポリシリコン２０３を形成する。なお、配線用ポリシリコン２０３は１つおきに不純物拡散層２０２と電気的に接続するように形成されている。このように、ワード線電極２００と配線用ポリシリコン２０３とは、配線用ポリシリコン成長前絶縁膜２１３によって絶縁されている。

次に、図２４（ａ）及び（ｂ）は、第２の実施形態に係る半導体装置の製造方法を示す工程断面図であって、（ａ）はメモリセルアレイのＥ−Ｅ線（図１９参照）における断面図であり、（ｂ）はメモリセルアレイのＦ−Ｆ線（図１９参照）における断面図である。

図２４（ａ）及び（ｂ）に示すように、配線用ポリシリコン成長前絶縁膜２１３及び配線用ポリシリコン２０３の上に第１の層間絶縁膜２１４を形成した後、該第１の層間絶縁膜２１４を貫通すると共に配線用ポリシリコン２０３の上面と接続するコンタクト２０４を形成する。その後、第１の層間絶縁膜２１４及びコンタクト２０４の上に、第１の金属配線２０５を形成する。なお、図２４（ａ）に示すＥ−Ｅ線における断面図では、第１の金属配線２０５は１つおきにコンタクト２０４の上端と接続している。

その後は、前述した図１８（ａ）及び（ｂ）に示すように、第１の層間絶縁膜２１４の上に、第１層金属配線２０５を覆うように第２の層間絶縁膜２１５を形成した後、該第２の層間絶縁膜２１５の上に表面保護膜２１６を形成する。

このように、ソース・ドレイン拡散層２０２は、配線用ポリシリコン２０３によって覆われており、さらに、ワード線電極２００の端部は、配線用ポリシリコン２０３によって覆われているので、配線用ポリシリコン２０３形成工程以降の工程で発生する紫外線が、ソース・ドレイン拡散層２０２に照射されることを防止することができる。さらに、第１の金属配線２０５はソース・ドレイン拡散層２０２及びワード線電極２００を覆うように形成されているので、少なくとも、第１の金属配線２０５を形成した後の工程で発生する紫外線が、ワード線電極２００に直接的に照射されることを防止すると共に、紫外線の一部がワード線電極２００に反射してソース・ドレイン拡散層２０２に照射されることを防止できる。

また、本実施形態のように、ポリシリコン配線を用いるとメモリセルサイズを小さくすることができる一方で、製造工程は複雑になる。このため、用途に応じて最適な方法を選択する必要がある。また、本実施形態では、配線用ポリシリコン２０３を形成する工程以降の工程で発生する紫外線を防止できるので、第１の金属配線２０５を形成する工程以降の紫外線を防止する第１の実施形態よりも、紫外線防止効果が一層高い。

なお、第１の実施形態と同様に、メモリセルのゲート幅が広い場合には、少なくとも、ワード線電極２００におけるソース・ドレイン電流を流したい部分の上に位置する領域を平面的にみて覆えばよいので、本実施形態においても、ワード線電極２００におけるソース・ドレイン拡散層２０２と対向する端部が、平面的にみて、配線用ポリシリコン２０３又は第１の金属配線２０５によって覆われていればよい。

また、以上の各実施形態においては、電荷トラップ層として、シリコン酸化膜、シリコン窒化膜、又はこれらを含む多層膜等よりなる電荷トラップ層を用いて説明したが、これらの代わりに、シリコン酸化膜中に微細なシリコンの塊が散在した構造（シリコンナノクリスタル構造）よりなる電荷トラップ層であっても、本発明は同様に適用可能である。

以上説明したように、本発明は、非導電性の電荷トラップ層を記憶素子に用いる不揮発性半導体記憶装置を構成する方法等に有用である。

本発明の第１の実施形態に係るメモリセルアレイの電気的接続方法を示す回路図である。 本発明の第１の実施形態に係るメモリセルアレイの平面図（コンタクト形成工程までが完了している状態）である。 本発明の第１の実施形態に係るメモリセルアレイの平面図（第１のヴィアホール形成工程までが完了している状態）である。 本発明の第１の実施形態に係るメモリセルアレイの平面図（第２層金属配線形成工程までが完了している状態）である。 本発明の第１の実施形態に係るメモリセルアレイの平面図にビット線の電気接続関係を示した模式図である。 本発明の第１の実施形態に係るメモリセルアレイにおける切断面を示す平面図である。 本発明の第１の実施形態に係るメモリセルアレイのＡ−Ａ線における断面図である。 本発明の第１の実施形態に係るメモリセルアレイのＢ−Ｂ線における断面図である。 本発明の第１の実施形態に係るメモリセルアレイのＣ−Ｃ線における断面図である。 本発明の第１の実施形態に係るメモリセルアレイのＤ−Ｄ線における断面図である。 （ａ）は、本発明の第１の実施形態に係るメモリセルアレイのＣ−Ｃ線における断面図の部分拡大図であり、（ｂ）は、本発明の第１の実施形態に係るメモリセルアレイのＡ−Ａ線における断面図の部分拡大図である。 （ａ）は、本発明の第１の実施形態に係るメモリセルの書き込み動作を示す模式図であり、（ｂ）は、本発明の第１の実施形態に係るメモリセルの消去動作を示す模式図であり、（ｃ）は、本発明の第１の実施形態に係るメモリセルの読み出し動作を示す模式図である。 本発明の第１の実施形態に係るメモリセルアレイのＣ−Ｃ線における断面図についての紫外線照射模式図である。 本発明の第１の実施形態に係るメモリセルアレイのＢ−Ｂ線における断面図についての紫外線照射模式図である。 本発明の第１の実施形態に係るメモリセルアレイのＡ−Ａ線における断面図についての紫外線照射模式図である。 本発明の第２の実施形態に係るメモリセルアレイの平面図（コンタクト形成工程までが完了している状態）である。 本発明の第２の実施形態に係るメモリセルアレイの平面図（第１層金属配線形成工程までが完了している状態）である。 （ａ）は、本発明の第２の実施形態に係るメモリセルアレイのＥ−Ｅ線における断面図であり、（ｂ）は、本発明の第２の実施形態に係るメモリセルアレイのＦ−Ｆ線における断面図である。 （ａ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示すメモリセルアレイのＥ−Ｅ線における工程断面図であり、（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示すメモリセルアレイのＦ−Ｆ線における工程断面図である。 （ａ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示すメモリセルアレイのＥ−Ｅ線における工程断面図であり、（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示すメモリセルアレイのＦ−Ｆ線における工程断面図である。 （ａ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示すメモリセルアレイのＥ−Ｅ線における工程断面図であり、（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示すメモリセルアレイのＦ−Ｆ線における工程断面図である。 （ａ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示すメモリセルアレイのＥ−Ｅ線における工程断面図であり、（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示すメモリセルアレイのＦ−Ｆ線における工程断面図である。 （ａ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示すメモリセルアレイのＥ−Ｅ線における工程断面図であり、（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示すメモリセルアレイのＦ−Ｆ線における工程断面図である。 （ａ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示すメモリセルアレイのＥ−Ｅ線における工程断面図であり、（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示すメモリセルアレイのＦ−Ｆ線における工程断面図である。 一般的なメモリセルアレイの電気的接続方法を示す回路図である。 従来例におけるメモリセルアレイの平面図である。 従来例におけるメモリセルアレイにおける切断面を示す平面図である。 従来例におけるメモリセルアレイのＡ−Ａ線における断面図である。 従来例におけるメモリセルアレイのＢ−Ｂ線における断面図である。 従来例におけるメモリセルアレイのＣ−Ｃ線における断面図である。 従来例におけるメモリセルアレイのＤ−Ｄ線における断面図である。 （ａ）は、従来例におけるメモリセルアレイのＡ−Ａ線における断面図の部分拡大図であり、（ｂ）は、従来例におけるメモリセルアレイのＤ−Ｄ線における断面図の部分拡大図である。 （ａ）は、従来例におけるメモリセルの書き込み動作を示す模式図であり、（ｂ）は、従来例におけるメモリセルの消去動作を示す模式図であり、（ｃ）は、従来例におけるメモリセルの読み出し動作を示す模式図である。 従来例におけるメモリセルアレイのＢ−Ｂ線における断面図についての紫外線照射模式図である。 従来例におけるメモリセルアレイのＤ−Ｄ線における断面図についての紫外線照射模式図である。 （ａ）は、従来例におけるメモリセルアレイのＡ−Ａ線における断面図のゲート中央部の部分拡大図であり、（ｂ）は、従来例におけるメモリセルアレイのＤ−Ｄ線における断面図のゲートエッジ部の部分拡大図である。

符号の説明

１００、２００ ワード線電極
１０１、２０１ 素子分離絶縁膜
１０２、２０２ ソース・ドレイン拡散層
１０２ａ ドレイン部
１０２ｂ ソース部
１０３、２０４ コンタクト
１０４、２０５ 第１の金属配線
１０５ 第１のヴィアホール
１０６ 第２の金属配線
１１１、２１１ Ｐ型ウェル
１１２、２１２ 電荷トラップ層
１１３、２１４ 第１の層間絶縁膜
１１４、２１５ 第２の層間絶縁膜
１１５、２１６ 表面保護膜
２０３ 配線用ポリシリコン
２１３ 配線用ポリシリコン成長前絶縁膜

Claims (15)

1. 基板上に形成された電荷トラップ層を含むゲート絶縁膜、前記ゲート絶縁膜の上に形成されたゲート電極、及び前記基板表面層に前記ゲート電極を挟持するように形成されたソース又はドレインとして機能する一対の拡散層から構成される不揮発性半導体記憶素子と、
   前記不揮発性半導体記憶素子の前記一対の拡散層同士を電気的に接続する第１の導電体とを備え、
   前記ゲート電極における前記不揮発性半導体記憶素子の前記一対の拡散層と対向している端部は、平面的にみて、前記第１の導電体によって部分的に覆われていることを特徴とする不揮発性半導体記憶装置。
2. 基板上に形成された電荷トラップ層を含むゲート絶縁膜、前記ゲート絶縁膜の上に形成されたゲート電極、及び前記基板表面層に前記ゲート電極を挟持するように形成されたソース又はドレインとして機能する一対の拡散層から構成される不揮発性半導体記憶素子が、ワード線方向及びビット線方向にマトリックス状に配置されてなるメモリセルアレイと、
   前記ビット線方向に並ぶ複数の前記不揮発性半導体記憶素子の前記一対の拡散層を１つおきに接続するビット線とを備え、
   前記ビット線は、前記ワード線方向に隣り合う前記不揮発性半導体記憶素子の隣り合う拡散層同士を電気的に接続する第１の導電体と、前記ビット線方向に並ぶ複数の前記第１の導電体を接続する第２の導電体とを有する不揮発性半導体記憶装置であって、
   前記ゲート電極における前記不揮発性半導体記憶素子の前記一対の拡散層と対向している端部は、平面的にみて、前記第１の導電体によって部分的に覆われていることを特徴とする不揮発性半導体記憶装置。
3. 前記ゲート電極における前記不揮発性半導体記憶素子の前記一対の拡散層と対向している端部は、平面的にみて、前記第１の導電体によって完全に覆われていることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
4. 前記第１の導電体は、５０ｎｍ以上の膜厚を有するポリシリコンよりなることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
5. 前記第１の導電体は、金属配線よりなることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
6. 前記第１の導電体は、下端が前記拡散層と接続する金属よりなる第１のコンタクトと、下面が前記第１のコンタクトの上端と接続する金属よりなる第１の配線とから構成されていることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
7. 前記第２の導電体は、下端が前記第１の導電体の上面と接続する金属よりなる第２のコンタクトと、下面が前記第２のコンタクトの上端と接続する金属よりなる第２の配線とから構成されていることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
8. 前記ゲート電極における前記不揮発性半導体記憶素子の前記一対の拡散層と対向している端部は、平面的にみて、前記第２の導電体によって部分的に覆われていることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
9. 前記ゲート電極における前記不揮発性半導体記憶素子の前記一対の拡散層と対向している端部は、平面的にみて、前記第２の導電体によって完全に覆われていることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
10. 基板上に形成された電荷トラップ層を含むゲート絶縁膜、前記ゲート絶縁膜の上に形成されたゲート電極、及び前記基板表面層に前記ゲート電極を挟持するように形成されたソース又はドレインとして機能する一対の拡散層から構成される不揮発性半導体記憶素子が、ワード線方向及びビット線方向にマトリックス状に配置されてなるメモリセルアレイと、
    前記ビット線方向に並ぶ複数の前記不揮発性半導体記憶素子の前記一対の拡散層を１つおきに接続するビット線とを備え、
    前記ビット線は、前記ワード線方向に隣り合う前記不揮発性半導体記憶素子の隣り合う拡散層同士を電気的に接続する第１の導電体と、前記ビット線方向に並ぶ複数の前記第１の導電体を接続する第２の導電体とを有する不揮発性半導体記憶装置であって、
    前記ゲート電極における前記不揮発性半導体記憶素子の前記一対の拡散層と対向している端部は、平面的にみて、前記第２の導電体によって部分的に覆われていることを特徴とする不揮発性半導体記憶装置。
11. 前記ゲート電極における前記不揮発性半導体記憶素子の前記一対の拡散層と対向している端部は、平面的にみて、前記第２の導電体によって完全に覆われていることを特徴とする請求項１０に記載の不揮発性半導体記憶装置。
12. 前記電荷トラップ層は、シリコン酸化膜、及びシリコン窒化膜を含む多層構造よりなることを特徴とする請求項１、２又は１０に記載の不揮発性半導体記憶装置。
13. 前記電荷トラップ層は、シリコン酸化膜中に微細なシリコンの塊が散在した構造よりなることを特徴とする請求項１、２又は１０に記載の不揮発性半導体記憶装置。
14. 基板上に形成された電荷トラップ層を含むゲート絶縁膜、前記ゲート絶縁膜の上に形成されたゲート電極、及び前記基板表面層に前記ゲート電極を挟持するように形成されたソース又はドレインとして機能する一対の拡散層から構成される不揮発性半導体記憶素子が、ワード線方向及びビット線方向にマトリックス状に配置されてなるメモリセルアレイを形成する工程と、
    前記電荷トラップ層の上に、前記ゲート電極を覆うように絶縁膜を形成する工程と、
    前記ビット線方向に並ぶ複数の前記不揮発性半導体記憶素子の前記一対の拡散層を１つおきに接続するようにビット線を形成する工程とを備え、
    前記ビット線を形成する工程は、前記ワード線方向に隣り合う前記不揮発性半導体記憶素子の隣り合う拡散層同士を電気的に接続し且つ前記電荷トラップ層及び前記絶縁膜を貫通するポリシリコンよりなる第１の導電体を形成した後、前記ビット線方向に並ぶ複数の前記第１の導電体を接続する第２の導電体を形成する工程を含み、
    前記ゲート電極における前記不揮発性半導体記憶素子の前記一対の拡散層と対向している端部は、平面的にみて、前記第１の導電体によって部分的に覆われるように形成されていることを特徴とする不揮発性半導体記憶装置の製造方法。
15. 前記ゲート電極における前記不揮発性半導体記憶素子の前記一対の拡散層と対向している端部は、平面的にみて、前記第２の導電体によって部分的に覆われるように形成されていることを特徴とする請求項１４に記載の不揮発性半導体記憶装置の製造方法。

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