KR20030001912A - 플래쉬 메모리 셀의 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 드레인 영역을 플로팅 게이트와 일부 중첩되도록 형성하여 핫 일렉트론의 주입에 의한 프로그램이 이루어지도록 하며, 게이트 전극의 양측벽에 스페이서 및 질화막을 형성한 후 소오스 영역을 형성하여 스페이서와 질화막 두께 만큼의 유효 채널 길이를 더 확보할 수 있도록 한다.
Description
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 특히, 유효 채널 길이를 효과적으로 확보할 수 있도록 한 플래쉬 메모리 셀의 제조 방법에 관한 것이다.
일반적으로 반도체 소자가 고집적화됨에 따라 패턴의 폭이 미세하게 감소되고, 이에 따라 소자의 전기적 특성 저하에 관한 여러가지 문제점이 발생된다.
그 중 게이트 전극의 폭 감소에 따른 채널 길이의 감소는 플래쉬 메모리 소자의 제조에 많은 문제점을 야기시키는데, 그러면 종래 플래쉬 메모리 셀의 제조 공정을 통해 문제점을 살펴보기로 한다.
도 1a 내지 도 1c는 종래 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a는 소자분리막이 형성된 반도체 기판(1)상에 터널 산화막(2) 및 제 1 폴리실리콘층(3)을 순차적으로 형성한 후 패터닝하여 플로팅 게이트(3)를 형성한 상태의 단면도로서, 상기 플로팅 게이트(3)는 Y 방향으로 패터닝된다.
도 1b는 전체 상부면에 유전체막(4), 제 2 폴리실리콘층(5), 텅스텐 실리사이드층(6) 및 절연막(7)을 순차적으로 형성한 후 자기정렬식각(Self Align Etch)방법으로 상기 절연막(7), 텅스텐 실리사이드층(6), 제 2 폴리실리콘층(5) 및 유전체막(4)을 순차적으로 패터닝하여 제 2 폴리실리콘층(5) 및 텅스텐 실리사이드층(6)으로 이루어지는 콘트롤 게이트(6a)를 형성한 상태의 단면도로서, 상기 콘트롤 게이트(6a)는 X 방향으로 패터닝된다.
도 1c는 노출된 반도체 기판(1)에 불순물 이온을 주입하여 소오스 및 드레인 영역(8 및 9)을 각각 형성한 후 주입된 불순물 이온을 활성화시켜 데이터 저장 능력이 향상되도록 열처리한 상태의 단면도이다.
그런데 소자가 고집적화됨에 따라 게이트 전극의 폭이 0.18㎛ 이하로 감소되면서 상기와 같은 종래의 방법을 이용하면 상기 열처리 과정에서 소오스 및 드레인 영역(8 및 9)에 주입된 이온의 측면확산이 발생되어 유효 채널 길이가 감소되기 때문에 소자의 동작시 펀치 쓰루우(Punch through)가 발생되는 등 소자의 전기적 특성이 저하된다.
그래서 채널이온의 농도를 증가시켜 펀치 쓰루우가 방지되도록 하거나, 소오스 및 드레인 영역(8 및 9)을 얕게 형성하여 채널 길이의 감소에 대한 마진이 확보되도록 하는 방법이 제시되었지만, 이 경우 소오스 및 드레인 영역(8 및 9)을 노출시키기 위한 후속 콘택홀 형성 과정에서 식각에 의해 반도체 기판(1)이 손실되기 때문에 소오스 및 드레인 영역(8 및 9)의 깊이가 감소되고, 이에 따라 접합 누설(Junction leakage)이 발생되어 소자의 신뢰성이 저하된다.
따라서 본 발명은 드레인 영역을 플로팅 게이트와 일부 중첩되도록 형성하여 핫 일렉트론의 주입에 의한 프로그램이 이루어지도록 하며, 게이트 전극의 양측벽에 스페이서 및 질화막을 형성한 후 소오스 영역을 형성하여 스페이서와 질화막 두께 만큼의 유효 채널 길이를 더 확보할 수 있도록 하므로써 상기한 단점을 해소할 수 있는 플래쉬 메모리 셀의 제조 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀의 제조 방법은 반도체 기판상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 순차적으로 적층된 구조의 게이트 전극을 형성하는 단계와, 게이트 전극 일측부의 반도체 기판에 불순물 이온을 주입하여 드레인 영역을 형성한 후 열처리하는 단계와, 게이트 전극의 양측벽에 스페이서를 형성한 후 전체 상부면에 질화막 및 층간절연막을 순차적으로 형성하는 단계와, 층간절연막 및 절연막을 순차적으로 패터닝하여 게이트 전극 양측부의 반도체 기판이 노출되도록 콘택홀을 형성하는 단계와, 콘택홀을 통해 노출된 반도체 기판에 불순물 이온을 주입한 후 열처리하여 드레인 및 소오스 영역의 형성을 완료하는 단계를 포함하여 이루어지는 것을 특징으로 하며, 본 발명에 따른 다른 플래쉬 메모리 셀의 제조 방법은 반도체 기판상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 순차적으로 적층된 구조의 게이트 전극을 형성하는 단계와, 게이트 전극 일측부의 반도체 기판에 불순물 이온을 주입하여 드레인 영역을 형성한 후 열처리하는 단계와, 게이트 전극의 양측벽에 스페이서를 형성한 후 게이트 전극의 다른 일측부의 반도체 기판에 불순물 이온을 주입하여 소오스 영역을 형성하고 열처리하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1c는 종래 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2c는 본 발명의 제 1 실시예를 설명하기 위한 소자의 단면도.
도 3a 내지 도 3d는 본 발명의 제 2 실시예를 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 11 및 21: 반도체 기판2, 12 및 22: 터널 산화막
3: 제 1 폴리실리콘층4, 14 및 24: 유전체막
5: 제 2 폴리실리콘층6, 16 및 26: 텅스텐 실리사이드층
6a, 16a 및 26a: 콘트롤 게이트7: 절연막
8, 32 및 33: 소오스 영역9, 18 및 28: 드레인 영역
13 및 23: 플로팅 게이트15 및 25: 폴리실리콘층
17 및 27: 절연막 패턴19 및 29: 스페이서
20: 질화막40 및 50: 콘택홀
41 및 51: 층간절연막
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 제 1 실시예를 설명하기 위한 소자의 단면도이다.
도 2a는 소자분리막이 형성된 반도체 기판(11)상에 터널 산화막(12), 플로팅 게이트(13), 유전체막(14), 콘트롤 게이트(16a) 및 절연막 패턴(17)이 순차적으로 적층된 구조의 게이트 전극을 형성한 상태의 단면도로서, 상기 콘트롤 게이트(16a)는 폴리실리콘층(15)과 텅스텐 실리사이드층(16)으로 형성한다.
도 2b는 상기 게이트 전극 일측부의 반도체 기판(11)에 불순물 이온을 주입하여 드레인 영역(18)을 형성한 후 열처리하고 상기 게이트 전극의 양측벽에 절연막으로 이루어진 스페이서(19)를 형성한 상태의 단면도이다.
도 2c는 전체 상부면에 질화막(20) 및 층간절연막(41)을 순차적으로 형성한 후 상기 게이트 전극 양측부의 반도체 기판(11)이 노출되도록 상기 층간절연막(41) 및 절연막(20)을 순차적으로 패터닝하여 콘택홀(40)을 형성하고 상기 콘택홀(40)을 통해 노출된 상기 반도체 기판(11)에 불순물 이온을 주입한 후 열처리하여 드레인 및 소오스 영역(18 및 32)의 형성을 완료한 상태의 단면도로서, 이때, 상기 소오스 영역(32)은 라인 형태로 길게 형성한다.
도 3a 내지 도 3d는 본 발명의 제 2 실시예를 설명하기 위한 소자의 단면도이다.
도 3a는 소자분리막이 형성된 반도체 기판(21)상에 터널 산화막(22), 플로팅 게이트(23), 유전체막(24), 콘트롤 게이트(26a) 및 절연막 패턴(27)이 순차적으로 적층된 구조의 게이트 전극을 형성한 상태의 단면도로서, 상기 콘트롤 게이트(26a)는 폴리실리콘층(25)과 텅스텐 실리사이드층(26)으로 형성한다.
도 3b는 상기 게이트 전극 일측부의 반도체 기판(21)에 불순물 이온을 주입하여 드레인 영역(28)을 형성한 후 열처리하고 상기 게이트 전극의 양측벽에 절연막으로 이루어진 스페이서(29)를 형성한 상태의 단면도이다.
도 3c는 상기 게이트 전극의 다른 일측부의 반도체 기판(21)에 불순물 이온을 주입하여 소오스 영역(33)을 형성한 후 열처리한 상태의 단면도로서, 이때, 상기 소오스 영역(33)은 라인 형태로 길게 형성한다.
도 3d는 전체 상부면에 질화막(30) 및 층간절연막(51)을 순차적으로 형성한 후 상기 드레인 및 소오스 영역(28 및 33)의 반도체 기판(21)이 노출되도록 상기 층간절연막(51) 및 질화막(30)을 순차적으로 패터닝하여 콘택홀(50)을 형성한 상태의 단면도로서, 이후 상기 콘택홀(50)내에 플러그를 형성하여 상부층과 연결되도록 한다.
상기와 같은 구조를 갖는 플래쉬 메모리 셀은 채널에서 생성된 핫 일렉트론(Hot electron)이 플로팅 게이트(13 또는 23)로 주입됨에 따라 프로그램되기 때문에 상기 드레인 영역(18 또는 28)이 플로팅 게이트(13 또는 23)와 일부 중첩되도록 형성되어야 한다.
따라서 본 발명은 플로팅 게이트(13 또는 23)와 일부 중첩되도록 드레인 영역(18 또는 28)을 형성하고 게이트 전극의 양측벽에 스페이서(19 또는 29)를 형성한 후 소오스 영역(32 또는 33)을 형성하므로써 프로그램 특성이 향상되며, 스페이서(19 또는 29)와 질화막(20 또는 30) 두께 만큼의 유효 채널 길이가 더 확보될 수 있도록 한다.
또한, 본 발명은 소오스 영역을 플로팅 게이트와 중첩되지 않게 형성하여 메모리 셀의 문턱전압이 증가될 수 있도록 하므로써 채널이온의 농도를 감소시킬 수 있고, 이에 따라 접합파괴(Junction breakdown)가 발생되지 않도록 한다.
상술한 바와 같이 본 발명은 드레인 영역을 플로팅 게이트와 일부 중첩되도록 형성하여 핫 일렉트론의 주입에 의한 프로그램이 이루어지도록 하며, 게이트 전극의 양측벽에 스페이서 및 질화막을 형성한 후 플로팅 게이트와 중첩되지 않도록 소오스 영역을 형성하여 스페이서와 질화막 두께 만큼의 유효 채널 길이가 더 확보되는 동시에 채널이온의 농도를 감소시킬 수 있도록 한다.
그러므로 접합영역의 깊이를 얕게 형성할 수 있어 접합누설이 방지되며, 낮은 채널이온 농도로 문턱전압을 종래와 같이 유지하여 접합파괴의 발생이 방지되도록 한다. 따라서 본 발명을 이용하면 소자의 신뢰성 및 수율이 향상된다.
Claims (4)
- 반도체 기판상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 순차적으로 적층된 구조의 게이트 전극을 형성하는 단계와,상기 게이트 전극 일측부의 반도체 기판에 불순물 이온을 주입하여 드레인 영역을 형성한 후 열처리하는 단계와,상기 게이트 전극의 양측벽에 스페이서를 형성한 후 전체 상부면에 질화막 및 층간절연막을 순차적으로 형성하는 단계와,상기 층간절연막 및 절연막을 순차적으로 패터닝하여 상기 게이트 전극 양측부의 반도체 기판이 노출되도록 콘택홀을 형성하는 단계와,상기 콘택홀을 통해 노출된 상기 반도체 기판에 불순물 이온을 주입한 후 열처리하여 드레인 및 소오스 영역의 형성을 완료하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 1 항에 있어서,상기 콘트롤 게이트는 폴리실리콘과 텅스텐 실리사이드로 이루어진 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 반도체 기판상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 순차적으로 적층된 구조의 게이트 전극을 형성하는 단계와,상기 게이트 전극 일측부의 반도체 기판에 불순물 이온을 주입하여 드레인 영역을 형성한 후 열처리하는 단계와,상기 게이트 전극의 양측벽에 스페이서를 형성한 후 상기 게이트 전극의 다른 일측부의 반도체 기판에 불순물 이온을 주입하여 소오스 영역을 형성하고 열처리하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제 3 항에 있어서,상기 콘트롤 게이트는 폴리실리콘과 텅스텐 실리사이드로 이루어진 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
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