JPH11345888A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 チャネルホットエレクトロンの注入効率を向
上し、書き込み速度の向上または書き込み電圧の低化を
はかる。 【解決手段】 浮遊ゲート電極３がドレイン領域１１ｂ
の一部分とオーバーラップしている不揮発性半導体記憶
装置において、チャネル長方向に沿って水平横方向に不
純物濃度Ｎｄが一定の領域をオーバーラップ部分内に有
する。データ書き込み時にシリコン基板１の表面付近に
形成されるチャネル長方向電界の強度分布３１のピーク
位置が浮遊ゲート電極３のドレイン側エッジより内部に
大きくシフトしているため、生成されたホットエレクト
ロンが効率良く浮遊ゲート電極３に注入される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置およびその製造方法に関する。

【０００２】

【従来の技術】フラッシュ型ＥＥＰＲＯＭは、電気的に
書き込み及び消去が可能な不揮発性半導体記憶装置とし
て広く用いられている。図１は、従来のフラッシュ型Ｅ
ＥＰＲＯＭの断面を示している。この装置は、図１に示
されるように、シリコン基板１０１上に形成された積層
ゲート構造と、シリコン基板１０１内に形成された複雑
な不純物拡散構造とを備えている。このゲート構造は、
シリコン基板１０１上に形成されたトンネル絶縁膜１０
２と、トンネル絶縁膜１０２上に形成された浮遊ゲート
電極１０３と、浮遊ゲート電極１０３上に形成された容
量絶縁膜１０４と、容量絶縁膜１０４上に形成された制
御ゲート電極１０５とを備えている。これらの積層ゲー
ト構造の側面には絶縁性サイドウォール１０９ａおよび
１０９ｂが設けられている。不純物拡散構造は、ドレイ
ン側において、第１のｎ⁺型高濃度不純物拡散層１１０
と第２のｎ⁺型高濃度不純物拡散層１１１とを有してお
り、これらの不純物拡散層１１０および１１１の外側に
ｐ型不純物拡散層１１２が位置している。一方、ソース
側においては、ｎ⁺型高濃度不純物拡散層１１３とｎ^-型
低濃度不純物拡散層１１４とが形成されている。

【０００３】データの書き込み時、シリコン基板１０１
とトンネル絶縁膜１０２との界面近傍に形成されるチャ
ネル長方向電界の強度ピークは、第１のｎ⁺型高濃度不
純物拡散層１１０とｐ型不純物拡散層１１２との間の接
合部分に位置している。この電界強度ピーク位置および
その近傍でホットエレクトロンが形成され、浮遊ゲート
電極１０３に注入され、その中に蓄積される。

【０００４】データの消去時、浮遊ゲート電極１０３内
の電子は、トンネル絶縁膜１０２中のトンネリングによ
って、ソース側のｎ⁺型高濃度不純物拡散層１１３へ引
き抜かれる。

【０００５】

【発明が解決しようとする課題】上記従来の不揮発性半
導体記憶装置には、以下に示す問題点がある。

【０００６】まず、従来のフラッシュ型ＥＥＰＲＯＭに
おけるデータ書き込みの速度は、ＤＲＡＭにおけるデー
タ書き込み速度に比較して２桁も遅い。このため、デー
タ書き込み時にドレインおよび制御ゲート電極に印加す
る電圧を高くしなければならず、それによって回路構成
及び製造工程が複雑になる。

【０００７】書き込み速度が遅い原因の１つは、チャネ
ルホットエレクトロンが浮遊ゲートへ注入される効率が
悪いことであると考えられる。

【０００８】本発明は上記事情に鑑みてなされたもので
あり、その目的とするところは、チャネルホットエレク
トロンの注入効率を向上し、書き込み速度の向上または
書き込み電圧の低化を可能にする不揮発性半導体記憶装
置およびその製造方法を提供することにある。

【０００９】

【課題を解決するための手段】本発明による不揮発性半
導体記憶装置は、第１導電型の半導体領域と、前記半導
体領域上に形成された絶縁膜と、前記絶縁膜上に形成さ
れたゲート電極と、前記半導体領域内に形成された第２
導電型のソース領域と、前記半導体領域内に形成された
第２導電型のドレイン領域と、前記半導体領域内に形成
され、前記ソース領域と前記ドレイン領域との間に位置
するチャネル領域とを備えた不揮発性半導体記憶装置で
あって、前記ゲート電極は、前記ドレイン領域の一部分
にオーバーラップしており、前記ゲート電極によってオ
ーバーラップされている前記ドレイン領域の前記一部分
は、不純物濃度がチャネル長方向に沿ってほぼ一定の均
一領域を含んでいる。

【００１０】好ましい実施形態では、前記ドレイン領域
の前記均一領域の前記チャネル長方向に沿って計測した
サイズは、５０ｎｍ以上である。

【００１１】チャネル長が０．４μｍ以下であり、か
つ、前記ドレイン領域の前記一部分の前記チャネル長方
向に沿って計測したサイズが、８０ｎｍ以上であっても
よい。

【００１２】前記ドレイン領域の前記一部分の前記チャ
ネル長方向に沿って計測したサイズは、前記ドレイン領
域の前記一部分の厚さよりも大きいことが好ましい。

【００１３】前記ドレイン領域の前記一部分に含まれる
前記均一領域の不純物濃度は、前記ドレイン領域のうち
前記ゲート電極がオーバーラップしていない領域の不純
物濃度よりも低いことが好ましい。

【００１４】前記ドレイン領域は、前記半導体領域の表
面に形成された第１の不純物拡散層と、前記第１の不純
物拡散層に電気的に接続され、前記第１の不純物拡散層
の不純物濃度よりも高い不純物濃度を持つ第２の不純物
拡散層とを含んでおり、前記ドレイン領域の前記一部分
は、前記第１の不純物拡散層から形成されており、前記
第２の不純物拡散層は、前記ドレイン領域にドレイン電
圧を供給する配線とコンタクトしており、前記ドレイン
電圧を前記第１の不純物拡散層に伝達する機能を有する
ことが好ましい。

【００１５】前記ドレイン領域は第３の不純物拡散層を
含み、前記第３の不純物拡散層は、前記半導体領域の表
面に形成され、前記第１の不純物拡散層と前記第２の不
純物拡散層とを電気的に相互接続し、前記第１の不純物
拡散層の不純物濃度よりも高く前記第２の不純物拡散層
の不純物濃度よりも低い不純物濃度を持つようにしても
よい。

【００１６】前記ドレイン領域の前記第３の不純物拡散
層の少なくとも一部は、前記ゲート電極によってオーバ
ーラップされていることが好ましい。

【００１７】好ましい実施形態では、前記チャネル領域
が前記ドレイン領域の前記一部分に接する位置に形成さ
れた第１導電型の不純物拡散層を含んでおり、前記第１
導電型の不純物拡散層は、前記第１導電型の半導体領域
の他の部分の不純物濃度よりも高い不純物濃度を有して
いる。

【００１８】前記ドレイン領域は、前記第２の不純物拡
散層と前記半導体領域との間に設けられた第２導電型の
低濃度不純物拡散層を含み、前記低濃度不純物拡散層
は、前記第３の不純物拡散層の不純物濃度よりも低い不
純物濃度を持つようにしてもよい。

【００１９】前記チャネル領域は、前記ドレイン領域の
前記一部分に接する位置に形成された第１導電型の不純
物拡散層を含んでおり、前記第１導電型の不純物拡散層
は、前記第１導電型の半導体領域の不純物濃度よりも高
い不純物濃度を有していてもよい。

【００２０】本発明による他の不揮発性半導体記憶装置
は、第１導電型の半導体領域と、前記半導体領域上に形
成された絶縁膜と、前記絶縁膜上に形成されたゲート電
極と、前記半導体領域内に形成された第２導電型のソー
ス領域と、前記半導体基板内に形成された第２導電型の
ドレイン領域と、前記半導体基板内に形成され、前記ソ
ース領域と前記ドレイン領域との間に位置するチャネル
領域とを備えた不揮発性半導体記憶装置であって、前記
ゲート電極は、前記ドレイン領域の一部分にオーバーラ
ップしており、前記ゲート電極にオーバーラップされて
いる前記ドレイン領域の前記一部分のチャネル長方向に
沿って計測したサイズは、前記ドレイン領域中の第２導
電型不純物の横方向拡散長よりも大きい。

【００２１】前記ゲート電極にオーバーラップされてい
る前記ドレイン領域の前記一部分のチャネル長方向に沿
って計測したサイズは、前記ドレイン領域の前記一部分
の厚さよりも大きいことが好ましい。

【００２２】前記ドレイン領域の前記一部分は、斜めイ
オン注入法によって注入された不純物を含んでいてもよ
い。

【００２３】チャネル長が０．４μｍ以下であり、か
つ、前記ドレイン領域の前記一部分の前記チャネル長方
向に沿って計測したサイズが、８０ｎｍ以上であっても
よい。

【００２４】前記ドレイン領域の前記一部分の不純物濃
度は、前記ドレイン領域のうち前記ゲート電極がオーバ
ーラップしていない領域の不純物濃度よりも低いことが
好ましい。

【００２５】前記ドレイン領域は、前記半導体領域の表
面に形成された第１の不純物拡散層と、前記第１の不純
物拡散層に電気的に接続され、前記第１の不純物拡散層
の不純物濃度よりも高い不純物濃度を持つ第２の不純物
拡散層とを含んでおり、前記ドレイン領域の前記一部分
は、前記第１の不純物拡散層から形成されており、前記
第２の不純物拡散層は、前記ドレイン領域にドレイン電
圧を供給する配線とコンタクトしており、前記ドレイン
電圧を前記第１の不純物拡散層に伝達する機能を有する
ことが好ましい。

【００２６】前記ドレイン領域は第３の不純物拡散層を
含み、前記第３の不純物拡散層は、前記半導体領域の表
面に形成され、前記第１の不純物拡散層と前記第２の不
純物拡散層とを電気的に相互接続し、前記第１の不純物
拡散層の不純物濃度よりも高く前記第２の不純物拡散層
の不純物濃度よりも低い不純物濃度を持つようにしても
よい。

【００２７】前記ドレイン領域の前記第３の不純物拡散
層の少なくとも一部は、前記ゲート電極によってオーバ
ーラップされていることが好ましい。

【００２８】好ましい実施形態では、前記チャネル領域
が前記ドレイン領域の前記一部分に接する位置に形成さ
れた第１導電型の不純物拡散層を含んでおり、前記第１
導電型の不純物拡散層は、前記第１導電型の半導体領域
の不純物濃度よりも高い不純物濃度を有している。

【００２９】前記ドレイン領域は、前記第２の不純物拡
散層と前記半導体領域との間に設けられた第２導電型の
低濃度不純物拡散層を含み、前記低濃度不純物拡散層
は、前記第３の不純物拡散層の不純物濃度よりも低い不
純物濃度を持つようにしてもよい。

【００３０】好ましい実施形態では、前記チャネル領域
は、前記ドレイン領域の前記一部分に接する位置に形成
された第１導電型の不純物拡散層を含んでおり、前記第
１導電型の不純物拡散層は、前記第１導電型の半導体領
域の不純物濃度よりも高い不純物濃度を有している。

【００３１】本発明による不揮発性半導体記憶装置は、
第１導電型の半導体領域と、前記半導体領域上に形成さ
れた絶縁膜と、前記絶縁膜上に形成されたゲート電極
と、前記半導体領域内に形成された第２導電型のソース
領域と、前記半導体領域内に形成された第２導電型のド
レイン領域と、前記半導体領域内に形成され、前記ソー
ス領域と前記ドレイン領域との間に位置するチャネル領
域とを備えた不揮発性半導体記憶装置であって、データ
書き込み時に前記半導体領域の表面に形成されるチャネ
ル長方向電界の強度ピーク位置が、前記ゲート電極のエ
ッジよりも前記チャネル領域の中心部に向かってシフト
しており、しかも、そのシフト量は、前記ドレイン領域
中の第２導電型不純物の横方向拡散長よりも大きい。

【００３２】本発明による不揮発性半導体記憶装置の製
造方法は、第１導電型の半導体領域と、前記半導体領域
上に形成された絶縁膜と、前記絶縁膜上に形成されたゲ
ート電極と、前記半導体領域内に形成された第２導電型
のソース領域と、前記半導体領域内に形成された第２導
電型のドレイン領域と、前記半導体領域内に形成され、
前記ソース領域と前記ドレイン領域との間に位置するチ
ャネル領域とを備えた不揮発性半導体記憶装置の製造方
法であって、前記ソース領域および前記ドレイン領域を
形成する前に、前記半導体領域のうち前記チャネル領域
となる領域をマスクで覆う工程と、前記半導体領域のう
ち前記マスクで覆われてない領域に、前記ドレイン領域
の少なくとも一部として機能する第２導電型不純物拡散
層を形成する工程と、前記マスクを除去する工程と、前
記ドレイン領域の一部として機能する前記第２導電型不
純物拡散層の一部分および前記チャネル領域の両方を覆
うようにして前記ゲート電極を形成するゲート形成工程
とを包含し、前記ゲート形成工程は、前記ゲート電極に
よってオーバーラップされる前記第２導電型不純物拡散
層の前記一部分が、チャネル長方向に沿って横方向に不
純物濃度一定の均一領域を含むように実行される。

【００３３】本発明による他の不揮発性半導体記憶装置
の製造方法は、第１導電型の半導体領域と、前記半導体
領域上に形成された絶縁膜と、前記絶縁膜上に形成され
たゲート電極と、前記半導体領域内に形成された第２導
電型のソース領域と、前記半導体領域内に形成された第
２導電型のドレイン領域と、前記半導体領域内に形成さ
れ、前記ソース領域と前記ドレイン領域との間に位置す
るチャネル領域とを備えた不揮発性半導体記憶装置の製
造方法であって、前記ソース領域および前記ドレイン領
域を形成する前に、前記半導体領域のうち少なくとも前
記チャネル領域となる領域および前記ソース領域となる
領域をマスクで覆う工程と、前記半導体領域のうち前記
マスクで覆われていない領域に、前記ドレイン領域の少
なくとも一部として機能する第２導電型不純物拡散層を
形成する工程と、前記マスクを除去する工程と、前記ド
レイン領域の一部として機能する前記第２導電型不純物
拡散層の一部分を覆うようにして前記ゲート電極を形成
するゲート形成工程とを包含し、前記ゲート形成工程
は、前記ゲート電極によってオーバーラップされる前記
第２導電型不純物拡散層の前記一部分が、チャネル長方
向に沿って横方向に不純物濃度一定の均一領域を含むよ
うに実行される。

【００３４】好ましい実施形態では、前記ゲート形成工
程が、前記第２導電型不純物拡散層の前記均一領域の前
記チャネル長方向に沿って計測したサイズが、５０ｎｍ
以上となるように実行される。

【００３５】前記ゲート形成工程は、前記ゲート電極に
よってオーバーラップされる前記第２導電型不純物拡散
層の前記一部分の前記チャネル長方向に沿って計測した
サイズが、８０ｎｍ以上となるように実行されてもよ
い。

【００３６】前記ゲート形成工程は、前記ゲート電極に
よってオーバーラップされる前記第２導電型不純物拡散
層の前記一部分の前記チャネル長方向に沿って計測した
サイズが、前記第２導電型不純物拡散層の前記一部分の
厚さよりも大きくなるように実行されることが好まし
い。

【００３７】前記ゲート電極の形成後に、少なくとも前
記ゲート電極をマスクとして前記半導体領域に第２導電
型不純物を注入することによって前記ソース領域および
前記ドレイン領域の形成を完了する高レベルドーピング
工程を更に包含することが好ましい。

【００３８】前記ゲート電極の形成後、前記高レベルド
ーピング工程の前に、前記ゲート電極をマスクとして前
記半導体領域に第２導電型不純物を注入することによっ
て、前記第２導電型不純物拡散層の不純物濃度よりも高
い不純物濃度を持つ他の第２導電型不純物拡散層を前記
ゲート電極に対して自己整合的に形成する工程と、前記
他の第２導電型不純物拡散層を形成した後、前記高レベ
ルドーピング工程の前に、前記ゲート電極および前記第
２のゲート電極の側面にサイドウォールスペーサを形成
する工程とを更に包含してもよい。

【００３９】前記マスクを形成した後、前記マスクを除
去する前において、前記半導体領域のうち前記マスクに
覆われてない領域に第１導電型不純物を注入する工程を
更に包含し、それによって、最終的に前記チャネル領域
は前記第２導電型不純物拡散層に接する位置に第１導電
型の不純物拡散層を有するようにしてもよい。

【００４０】本発明による更に他の不揮発性半導体記憶
は、第１導電型の半導体領域と、前記半導体領域上に形
成された絶縁膜と、前記絶縁膜上に形成されたゲート電
極と、前記半導体領域内に形成された第２導電型のソー
ス領域と、前記半導体領域内に形成された第２導電型の
ドレイン領域と、前記半導体領域内に形成され、前記ソ
ース領域と前記ドレイン領域との間に位置するチャネル
領域とを備えた不揮発性半導体記憶装置であって、前記
ドレイン領域は、不純物濃度がチャネル長方向に沿って
ほぼ一定の第１の不純物拡散層と、前記第１の不純物拡
散層の不純物濃度よりも高い不純物濃度を持つ第２の不
純物拡散層とを含んでおり、前記ゲート電極は、前記ド
レイン領域の前記第１の不純物拡散層の全体および前記
第２の不純物拡散層の一部にオーバーラップしている。

【００４１】データ書き込み時において、前記第１の不
純物拡散層の少なくとも表面に反転層が形成されること
が好ましい。

【００４２】本発明による更に他の不揮発性半導体記憶
装置は、第１導電型の半導体領域と、前記半導体領域上
に形成された絶縁膜と、前記絶縁膜上に形成されたゲー
ト電極と、前記半導体領域内に形成された第２導電型の
ソース領域と、前記半導体領域内に形成された第２導電
型のドレイン領域と、前記半導体領域内に形成され、前
記ソース領域と前記ドレイン領域との間に位置するチャ
ネル領域とを備えた不揮発性半導体記憶装置であって、
前記ドレイン領域は、データ書き込み時において少なく
とも表面に反転層が形成される程度の不純物濃度を持つ
第１の不純物拡散層と、前記第１の不純物拡散層の不純
物濃度よりも高い不純物濃度を持つ第２の不純物拡散層
とを含んでおり、前記ゲート電極は、前記ドレイン領域
の前記第１の不純物拡散層の全体および前記第２の不純
物拡散層の一部にオーバーラップしている。

【００４３】本発明による更に他の不揮発性半導体記憶
装置は、第１導電型の半導体領域と、前記半導体領域上
に形成された絶縁膜と、前記絶縁膜上に形成されたゲー
ト電極と、前記半導体領域内に形成された第２導電型の
ソース領域と、前記半導体領域内に形成された第２導電
型のドレイン領域と、前記半導体領域内に形成され、前
記ソース領域と前記ドレイン領域との間に位置するチャ
ネル領域とを備えた不揮発性半導体記憶装置であって、
前記ドレイン領域は、前記ゲート電極の電位にかかわら
ず実質的に一定のドレイン電位を示す高濃度不純物拡散
層と、前記ゲート電極の電位に応じて表面電位分布が変
化する低濃度不純物拡散層とを含んでおり、前記ゲート
電極は、前記ドレイン領域の低濃度不純物拡散層の全体
および前記第高濃度不純物拡散層の一部にオーバーラッ
プしている。

【００４４】

【発明の実施の形態】本願発明による不揮発性半導体記
憶装置では、ドレイン領域とチャネル領域との間に形成
されるｐｎ接合の、半導体基板表面における位置が、ゲ
ートエッジからチャネル領域の内部に向かって「横方向
拡散長」よりも大きくシフトしている。従来の製造方法
によれば、ゲート形成後にドレイン領域を形成していた
ため、ドレイン領域のゲートオーバーラップ部分は、注
入不純物がその後のプロセスで横方向に拡散することに
よって形成されたものである。その場合、オーバーラッ
プ部分のサイズは、横方向拡散長程度である。

【００４５】データ書き込み時にチャネル領域内に形成
される水平方向電界の強度分布は、上記ｐｎ接合付近に
ピークを持つ。本願発明では、この電界強度のピークを
高く保ちながら、そのピークの位置をゲートエッジから
内部に奥深く入り込んだ場所にシフトさせている。その
結果、電界強度のピーク位置付近で大量に発生するホッ
トエレクトロンを効率的に浮遊ゲートに注入することが
可能になる。データ書き込みの観点からは、浮遊ゲート
下におけるドレイン領域の不純物濃度はドレイン領域か
らチャネル領域にかけて急峻に低下するような分布を持
つことが好ましい。

【００４６】（第１の実施形態）以下に、図２を参照し
ながら本発明による不揮発性半導体記憶装置の第１の実
施形態を説明する。本実施形態の記憶装置は、ｎチャネ
ルＭＯＳ型フラッシュＥＥＰＲＯＭである。

【００４７】本実施形態の不揮発性半導体記憶装置は、
図２に示されるように、ｐ型半導体領域（ｐ型不純物濃
度：例えば５×１０¹⁵から５×１０¹⁶ｃｍ^-3）を含む単
結晶シリコン基板１のｐ型半導体領域に形成されてい
る。単結晶シリコン基板１は、不図示のｐチャネルＭＯ
Ｓトランジスタが形成されたｎ型ウェルを含んでいても
良い。図では、簡単化のため、単一のメモリセルしか記
載されていないが、現実には、多数のメモリセルが同一
基板上に集積されている。基板上には、これらのメモリ
セルにデータを書き込み、またはメモリセルからデータ
を読み出すための周辺回路等（不図示）が設けられてい
る。

【００４８】各メモリセルは、シリコン基板１上に形成
されたトンネル絶縁膜（第１の絶縁膜）２と、トンネル
絶縁膜２上に形成された浮遊ゲート電極（第１のゲート
電極）３と、浮遊ゲート電極３上に形成された容量絶縁
膜（第２の絶縁膜）４と、容量絶縁膜４上に形成された
制御ゲート電極（第２のゲート電極）５とを備えてい
る。トンネル絶縁膜２は、好ましくは、シリコン基板１
の表面を熱酸化することによって形成される。トンネル
絶縁膜２の厚さは、典型的には、約８から約１０ｎｍで
ある。浮遊ゲート電極３は、例えば多結晶シリコン膜か
ら形成される。浮遊ゲート電極３の厚さは、典型的には
約１００から約２００ｎｍである。容量絶縁膜４は、例
えばＯＮＯ膜から形成され得る。容量絶縁膜４の厚さ
は、約１５から約２２ｎｍである。制御ゲート電極５
は、例えば多結晶シリコン膜から形成され、その厚さ
は、約１５０から約３００ｎｍである。これらの電極
は、多結晶シリコン膜以外の導電性膜から形成されても
よい。

【００４９】このメモリセルは、シリコン基板１内に形
成されたｎ型ソース領域１１ａおよびドレイン領域１１
ｂと、シリコン基板１内に形成され、ソース領域１１ａ
とドレイン領域１１ｂとの間に位置するチャネル領域と
を備えている。本実施形態におけるソース領域１１ａお
よびドレイン領域１１ｂの不純物濃度は、シリコン基板
１の表面近傍において５×１０¹⁹から５×１０²⁰ｃｍ^-3
である。チャネル領域の不純物濃度は、シリコン基板１
の表面近傍において５×１０¹⁶から５×１０¹⁷ｃｍ^-3で
ある。

【００５０】本実施形態の装置に特徴的な点は、浮遊ゲ
ート電極３がドレイン領域１１ｂの一部分（以下、「オ
ーバーラップ部分」と称する）とオーバーラップしてお
り、このオーバーラップ部分の中に、不純物濃度がチャ
ネル長方向に沿って横方向に一定の「均一領域」が含ま
れていることにある。均一領域の基板表面における不純
物濃度は、５×１０¹⁹から５×１０²⁰ｃｍ^-3である。均
一領域のチャネル長方向に沿って計測したサイズ（Ｌ
_UNI）は、本実施形態では、５０ｎｍから１００ｎｍの
範囲にある。オーバーラップ部分のチャネル長方向に沿
って計測したサイズ（Ｌ_OVR）は、本実施形態の場合、
Ｌ_UNIよりも７０ｎｍ程度大きい。オーバーラップ長
（Ｌ_OVR）は、本実施形態のチャネル長（Ｌ_ch：４００
ｎｍ）の約４０％に相当する。

【００５１】従来の不揮発性半導体記憶装置において
も、浮遊ゲート電極１０３がドレイン領域の一部分とオ
ーバーラップしているが、そのオーバーラップ部分は、
浮遊ゲート電極１０３の形成後に浮遊ゲート電極１０３
に対して自己整合的に注入された不純物がシリコン基板
１０１内を横方向に熱拡散することによって形成された
ものである。従って、そのオーバーラップ部分の不純物
濃度は、浮遊ゲート電極１０３のエッジ直下位置からチ
ャネル領域の内部に向かって単調に減少している。言い
換えると、本実施形態の「均一領域」は、従来の不揮発
性半導体記憶装置におけるオーパーラップ部分内には実
質的に存在していない。また、従来の場合、オーバーラ
ップ部分のチャネル長方向に沿って計測したオーバーラ
ップ長（Ｌ _ovr）は、せいぜいチャネル長の１５％程度
以下しかない。

【００５２】本実施形態の不揮発性半導体記憶装置は、
浮遊ゲート電極３の下方において、従来技術から区別さ
れる不純物プロファイルを有しており、そのことによっ
て、以下のような顕著な効果が達成される。

【００５３】本不揮発性半導体記憶装置では、ドレイン
領域１１ｂの一部分が浮遊ゲート電極３の下に横方向へ
深く延長しているため、データ書き込み時にシリコン基
板１の表面に形成されるチャネル長方向電界の強度ピー
クの位置（最大電界強度点）が、浮遊ゲート電極３のエ
ッジからチャネル領域の中央部に向かってシフトする。

【００５４】図３は、ドレイン領域１１ｂのオーバーラ
ップ部分の断面構造、その部分の不純物濃度分布、およ
び電界強度分布を模式的に示している。浮遊ゲート電極
３のドレイン側エッジからチャネル領域の中央部に向か
って長さＬ_UNIの領域において、ドレイン領域の表面不
純物濃度Ｎ_dは横方向にほぼ一定である。この領域が
「均一領域」である。オーバーラップ部分のうち均一領
域を除いた領域では、図３に示されるように、ドレイン
領域１１ｂの表面不純物濃度Ｎ_dはチャネル領域の中央
部に向かって単調に減少している。ドレイン領域１１ｂ
とｐ型半導体領域との間に形成されるｐｎ接合の半導体
表面から計測した深さ（接合深さ）Ｘ_Jは、ドレイン領
域１１ｂの厚さに相当している。本実施形態では、この
接合深さＸ _Jよりもオーバーラップ長Ｌ_OVRが大きい。図
３には、データ書き込み時にシリコン基板１とトンネル
絶縁膜２との界面に形成されるチャネル長方向電界の強
度Ｅの空間的分布が示されている。この電界強度のピー
クは、シリコン基板１とトンネル絶縁膜２との界面にお
いて、ｐ型半導体領域とｎ型半導体領域とが接する接合
部分に位置している本実施形態によれば、均一領域が浮
遊ゲート電極３の下方に存在しているため、不純物濃度
の低下を抑制しながら、ドレイン領域１１ｂを浮遊ゲー
ト電極３の下に横方向へ深く延長することができる。こ
のドレイン領域の延長部分を本願明細書では「Ｎ−エク
ステンション」と呼ぶ場合がある。このＮ−エクステン
ションの不純物濃度が充分に高いと、ドレイン領域１１
ｂの先端部分でもドレイン電位が高く維持され、ドレイ
ン領域１１ｂの先端部におけるチャネル長方向電界の強
度ピークを大きくする。このため、与えられた電圧条件
のもとでのホットエレクトロンの発生レートが増加す
る。このことは、逆に、ドレイン領域に与える電圧を低
下させても、充分な大きさのホットエレクトロン発生レ
ートをもたらし得る。

【００５５】図４（ａ）は、本実施形態においてシリコ
ン基板１の表面近傍に形成されるチャネル長方向電界の
強度分布曲線４１を模式的に示している。図４（ｂ）
は、図１の従来の不揮発性半導体記憶装置においてシリ
コン基板１０１の表面に形成されるチャネル長方向電界
の強度分布曲線４３を模式的に示している。図４（ａ）
および（ｂ）からわかるように、本実施形態によれば、
シリコン基板１の表面に形成されるチャネル長方向電界
の強度ピークの位置ＰをゲートエッジＯからチャネル領
域の中央部に近づけ、しかも、そのピークの高さを大き
く維持することができる。その結果、浮遊ゲート電極３
がホットエレクトロンの発生領域を広く覆うことにな
り、発生したホットエレクトロンを効率良く浮遊ゲート
電極３によってとらえることが可能になる。従来のよう
に電界強度ピークの位置Ｐ’がゲートエッジＯの近傍に
位置している場合、発生したホットエレクトロンの一部
しか浮遊ゲート電極１０３に注入されず、大部分がドレ
イン領域１１０に流れ込んでいると考えられる。これに
対して、本実施形態では、ホットエレクトロンの発生す
る位置を意図的に浮遊ゲート電極３のエッジ近傍からチ
ャネル領域の中央部方向にシフトさせ、それによって、
発生したホットエレクトロンの多くを浮遊ゲート電極３
に注入させることができるので、注入効率が著しく改善
される。

【００５６】なお、オーバーラップ部分が「均一領域」
を有していない場合、言い換えると、オーバーラップ部
分内の不純物濃度がチャネル長方向に沿って単調に減少
している場合は、ドレイン領域１１ｂの端部の電位が低
下するため、図４（ａ）の破線４２に示されるような低
い電界ピークしかえられない。

【００５７】本実施形態の装置によれば、書き込み動作
は、例えばドレイン領域１１ｂに５Ｖ、制御ゲート電極
５に７から９Ｖ、ソース領域１１ａおよびシリコン基板
１に０Ｖの電圧を印加した状態で実行される。この場
合、ソース領域１１ａから出た電子は、チャネル領域内
をドレイン領域１１ｂに向かって移動しながらチャネル
領域内のチャネル長方向電界からエネルギーを獲得し、
ドレイン領域１１ｂの端部における高電界領域でホット
エレクトロンとなり、シリコン基板１とトンネル絶縁膜
２との間の障壁を超えて浮遊ゲート電極３に注入され
る。前述したように、本実施形態の装置によれば、ドレ
イン領域１１ｂの浮遊ゲート電極３によるオーバーラッ
プ部分における不純物濃度が比較的に高く、しかも、オ
ーバーラップ長が長い。このため、浮遊ゲート電極３の
エッジ直下からチャネル領域の中央部に向かって大きく
シフトした位置で、電子のエネルギーが充分に高くなる
ので、エネルギーの高い電子が浮遊ゲート電極３に効率
的に注入される。

【００５８】本不揮発性半導体記憶装置によれば、消去
動作は、制御ゲート電極５に−６から−８Ｖ、ドレイン
領域１１ｂに５から６Ｖ、ソース領域１１ａおよびシリ
コン基板１に０Ｖの電圧を印加した状態で実行される。
この場合、トンネル絶縁膜２内を流れるトンネル電流に
よって浮遊ゲート電極３内の電子をドレイン領域１１ｂ
に引き抜く。電子のトンネル現象はトンネル絶縁膜２内
で最も強い電界が形成される部分で生じるため、上記電
圧印加状態では、電子の引き抜きが浮遊ゲート電極３の
ドレイン側エッジ部分で起こる。書き込み動作時におけ
る電子注入の位置と、消去動作時における電子のトンネ
リング位置とが異なるため、トンネル絶縁膜２の劣化が
少なく、信頼性に優れる。なお、消去動作は、浮遊ゲー
ト電極３に蓄積された電子をソース領域１１ａへ引き抜
くことによって実行することも可能である。

【００５９】以下に、図５（ａ）〜（ｄ）を参照しなが
ら、本実施形態の装置の製造方法を説明する。

【００６０】まず、図５（ａ）に示されるように、シリ
コン基板１の表面のうちチャネル領域となる部分を覆う
マスク５１を形成する。このマスク５１は、例えばリソ
グラフィ工程で形成されたレジストパターンであってよ
い。マスク５１の形成前に、シリコン基板１の表面を薄
い酸化膜５０で保護しておくことが好ましい。チャネル
長方向に沿って計測したマスク５１のサイズは、例えば
０.３から０.４μｍである。

【００６１】次に、シリコン基板１の表面のうちマスク
５１に覆われてない領域に対してｎ型不純物としてヒ素
（Ａｓ）イオンを注入する。イオン注入の加速エネルギ
は、例えば２０から４０ｋｅＶ、ドーズ量は、例えば５
×１０¹⁴から５×１０¹⁵ｃｍ ^-2である。こうして、図５
（ｂ）に示すように、ソース領域１１ａおよびドレイン
領域１１ｂが基板１に形成される。

【００６２】マスク５１および保護酸化膜５０を除去し
た後、図５（ｃ）に示されるように、熱酸化法によって
半導体基板１の表面にトンネル絶縁膜２を形成する。こ
の後、浮遊ゲート電極３となる第１の多結晶シリコン膜
３’を化学的気相成長法によってトンネル絶縁膜２上に
堆積する。第１の多結晶シリコン膜３’上に容量絶縁膜
４を形成した後、制御ゲート電極５となる第２の多結晶
シリコン膜５’を化学的気相成長法によって容量絶縁膜
４上に堆積する。

【００６３】次に、図５（ｄ）に示されるように、公知
のリソグラフィ技術を用いてゲート電極のパターンを規
定するレジストマスク５２を第２の多結晶シリコン膜
５’上に形成した後、公知のドライエッチング技術を用
いて、第２の多結晶シリコン膜、容量絶縁膜４および第
１の多結晶シリコン膜３’を順次パターニングする。こ
うして、図２の装置が形成される。

【００６４】なお、レジストマスク５２は、ソース領域
１１ａの一部、チャネル領域、およびドレイン領域１１
ｂの一部を覆うように形成される。ドレイン領域１１ｂ
のうちレジストマスク５２によって覆われる部分が、ド
レイン領域１１ｂのオーバーラップ部分のサイズ（オー
バーラップ長Ｌ_OVR）を規定する。

【００６５】不純物活性化のためのアニールは、上記ｎ
型不純物イオンの注入後における任意の段階で実行され
る。このアニールによって、ソース領域１１ａおよびド
レイン領域１１ｂに含まれるｎ型不純物は四方に拡散す
る。その拡散長は、上記アニールおよびその他の高温プ
ロセスの条件によって変化するが、本実施形態の装置を
製造する場合、５０ｎｍより小さい。この値は、オーバ
ーラップ部分のチャネル長方向に沿って計測したサイ
ズ、すなわちオーバーラップ長（Ｌ_ovr）よりも小さ
い。また、本実施形態のオーバーラップ部分は、横方向
拡散によってではなく、シリコン基板１の表面から注入
された不純物によって形成されるため、オーバーラップ
部分の中に、不純物濃度がチャネル長方向に沿って横方
向に一定の「均一領域」が含まれることになる。なお、
「均一領域」の不純物濃度がシリコン基板１の表面から
深さ方向に沿って変化していることは言うまでもない。
オーバーラップ部分は、均一領域の他に、不純物の横方
向拡散によって不純物濃度がチャネル長方向に沿って変
化する部分を端部に含んでいる。

【００６６】本実施形態の製造方法によれば、浮遊ゲー
ト電極３の形成前に、ソース領域１１ａおよびドレイン
領域１１ｂを形成している。このことによって、不純物
濃度がチャネル長方向に沿って横方向にほぼ一定の「均
一領域」を含むオーバーラップ部分を浮遊ゲート電極３
の下方に配置することが可能になる。従来のように、浮
遊ゲート電極３の形成後にソース領域１１ａおよびドレ
イン領域１１ｂを形成する場合は、ゲート電極をマスク
として注入された不純物の横方向拡散によってオーバー
ラップ部分が形成されるため、オーバーラップ部分の不
純物濃度はチャネル長方向に沿って単調に低下してしま
うことになる。また、従来の製造方法による場合、オー
バーラップ部分のチャネル長方向に沿って計測したサイ
ズ（Ｌ_{OV R}）は、ドレイン領域１１ｂの不純物の拡散長
程度に過ぎない。なお、本実施形態の方法によっても、
不純物は水平横方向に拡散するため、均一領域は、不均
一領域に対する不純物の供給源として機能する。このた
め、均一領域の内部でも、厳密には、不純物濃度がチャ
ネル領域に向かって僅かに減少しているものと考えられ
る。

【００６７】図２の装置は、現実には、図示されていな
い層間絶縁膜に覆われており、その層間絶縁膜の中およ
び／または上に形成された配線によって、不図示の周辺
回路に電気的に接続されている。これらの層間絶縁膜、
配線および周辺回路の構造は、公知のものを用いること
ができる。

【００６８】このような不揮発性半導体記憶装置によれ
ば、書き込み速度を速く（例えば、１０ナノ秒以下に）
するかわりに、書き込み電圧を低く（例えば、４．０Ｖ
以下に）することもできる。また、不純物濃度の分布が
チャネル領域の中央部を垂直に横切る面に対してほぼ対
称な構造を有しているため、ソース／ドレインのいずれ
か一方に印加する電圧を制御することによって、書き込
み、消去および読みだし動作を実行することが可能にな
る。このことは、回路設計の自由度を著しく向上させ
る。

【００６９】（第２の実施形態）以下、図６を参照しな
がら本発明による不揮発性半導体記憶装置の第２の実施
形態を説明する。本実施形態の記憶装置は、ｎチャネル
ＭＯＳ型フラッシュＥＥＰＲＯＭである。

【００７０】図６に示されるように、本実施形態の不揮
発性半導体記憶装置は、ｐ型半導体領域を含む単結晶シ
リコン基板１のｐ型半導体領域に形成されている。図６
では、単一のメモリセルしか記載されていないが、現実
には、多数のメモリセルが同一基板上に集積されてい
る。

【００７１】本実施形態の装置は、半導体領域内に形成
される不純物拡散層の構成を除けば、図２の装置とほと
んど同じ構成であるので、両者に共通する構造について
は説明を簡略化し、相違点を詳細に説明することにす
る。

【００７２】図６の装置は、ｐ型半導体領域を含む単結
晶シリコン基板１上に形成されたトンネル絶縁膜２と、
トンネル絶縁膜２上に形成された浮遊ゲート電極３と、
浮遊ゲート電極３上に形成された容量絶縁膜４と、容量
絶縁膜４上に形成された制御ゲート電極５とを備えてい
る。これらのゲート電極３および５の側面には、絶縁性
サイドウォールが９ａおよび９ｂが形成されている。

【００７３】この装置は、シリコン基板１内に形成され
たｎ⁺型高濃度ソース領域１１ａおよびｎ⁺型高濃度ドレ
イン領域１１ｂの他に、シリコン基板１内に形成された
ｎ^-型低濃度ソース領域６ａおよびｎ^-型低濃度ドレイン
領域６ｂを備えている。ｎ^-型低濃度ソース領域６ａと
ｎ^-型低濃度ドレイン領域６ｂとの間にはチャネル領域
が存在している。

【００７４】本実施形態に特徴的な点は、（１）浮遊ゲ
ート電極３が低濃度ドレイン領域６ｂの一部分とオーバ
ーラップしており、このオーバーラップ部分の中に、不
純物濃度がチャネル長方向に沿って横方向に一定の「均
一領域」が含まれていること、および（２）均一領域の
不純物濃度が、ドレイン領域のうち浮遊ゲート電極３に
よってオーバーラップされていない領域（１１ｂ）の不
純物濃度よりも低いことにある。言い換えると、本実施
形態の記憶装置におけるドレイン領域は、相対的に低濃
度の不純物拡散層（６ｂ）と相対的に高濃度の不純物拡
散層（１１ｂ）とを含んでいる。

【００７５】本実施形態では、オーバーラップ部分のチ
ャネル長方向に沿って計測したサイズ（Ｌ_OVR）は、１
３０ｎｍ程度であり、均一領域のチャネル長方向に沿っ
て計測したサイズ（Ｌ_UNI）は、１００ｎｍ程度であ
る。オーバーラップ長Ｌ_OVRは、オーバーラップ部分の
厚さ（＝その部分の接合深さＸ_j＝約５０ｎｍ）よりも
大きい。また、オーバーラップ部分のシリコン基板１の
表面における不純物濃度は、１×１０¹⁸ｃｍ^-3から１×
１０¹⁹ｃｍ^-3であるのに対して、ドレイン領域のうち浮
遊ゲート電極３に覆われていない領域の不純物濃度は、
これより高く、１×１０²⁰ｃｍ^-3以上である。

【００７６】本実施形態によれば、ドレイン領域のオー
バーラップ部分とその他の部分との間で不純物濃度が異
なっており、それぞれの部分に対して独立して最適な値
を与えることができる。配線と電気的にコンタクトする
高濃度ドレイン領域１１ｂの不純物濃度はコンタクト抵
抗低減の観点からできるだけ高いことが望まれるが、オ
ーバーラップ部分の不純物濃度をコンタクト領域の不純
物濃度と同程度に高くすると、データの消去時にホール
がトンネル絶縁膜２中に注入し、トンネル絶縁膜２が劣
化しやすくなるという不都合が生じるおそれがある。こ
の不都合を避けるため、本実施形態では、オーバーラッ
プ部分の不純物濃度を上記範囲内の値となるよう低めに
設定している。

【００７７】本実施形態の装置も、第１の実施形態の装
置と同様に動作し、第１の実施形態の装置による効果と
同様の効果が発揮される。この効果に加えて、本実施形
態によれば、ソース／ドレインのコンタクト抵抗を低く
維持する一方で、消去動作時のトンネル絶縁膜２の劣化
を防止するために、オーバーラップ部分の不純物濃度を
最適化できるという効果が得られる。

【００７８】以下に、図１５（ａ）〜（ｃ）を参照しな
がら、本実施形態の記憶装置の製造方法を説明する。

【００７９】まず、図１５（ａ）に示すように、表面が
保護酸化膜５０に覆われたシリコン基板１上にフォトレ
ジストパターン１２を形成した後、シリコン基板１中に
ヒ素イオンを注入する。フォトレジストパターン１２の
幅（チャネル長方向に沿って計測したサイズ）は０.３
から０.４μｍとする。なお、本実施形態では、ヒ素イ
オンの注入加速エネルギーは３０から６０ｋｅＶ、ドー
ズ量は５×１０¹³から５×１０¹⁴ｃｍ^-2とする。このイ
オン注入によって、半導体領域表面のフォトレジストパ
ターン１２で覆われていない領域に低濃度不純物拡散層
６ａ’および６ｂ’が形成される。

【００８０】フォトレジストパターン１２および保護酸
化膜５０を除去した後、図１５（ｂ）に示すように、ト
ンネル絶縁膜２、浮遊ゲート電極３、容量絶縁膜４およ
び制御ゲート電極５からなる積層ゲート構造を形成す
る。この積層ゲート構造は、熱酸化法によってトンネル
絶縁膜２を形成する工程、浮遊ゲート電極３となる第１
の多結晶シリコン膜を化学的気相成長法によってトンネ
ル絶縁膜２上に堆積する工程、第１の多結晶シリコン膜
上に容量絶縁膜４を形成する工程、制御ゲート電極５と
なる第２の多結晶シリコン膜を化学的気相成長法によっ
て容量絶縁膜４上に堆積する工程、およびこれらの多層
膜を公知のリソグラフィおよびエッチング技術を用いて
パターニングする工程を含む一連の製造プロセス工程に
よって作成される。本実施形態では、積層ゲート構造の
幅（チャネル長方向に沿って計測したサイズ）は０.５
から０.６μｍとする。

【００８１】上記積層ゲート構造のパターニングのため
のリソグラフィ工程において、チャネル領域の中央部を
垂直に横切る平面に関して浮遊ゲート電極３と低濃度不
純物拡散層６ａ’および６ｂ’とのオーバーラップの程
度が対称になるように、積層ゲート構造と低濃度不純物
拡散層６ａ’および６ｂ’との位置あわせが実行され
る。浮遊ゲート電極３と低濃度不純物拡散層６ｂ’との
オーバーラップ部分のサイズ（オーバーラップ長）は、
本実施形態の場合、０．０５から０．１５μｍとなる。
上記位置合わせに０．１μｍ程度以下のズレが生じるこ
とがあるが、それはデバイス性能に大きく影響しない。

【００８２】なお、浮遊ゲート電極３と低濃度不純物拡
散層６ａ’および６ｂ’とのオーバーラップの程度は、
チャネル領域の中央部を垂直に横切る平面に関して対称
になる必要性は必ずしも無い。このことは、後で説明す
る他の実施形態についても同様である。

【００８３】次に、図１５（ｃ）に示すように、公知の
薄膜堆積技術およびエッチバック技術を用いて絶縁性の
サイドウオールスぺーサー（厚さ：約１００から約１５
０ｎｍ）９ａおよび９ｂを積層ゲート構造の側壁に形成
した後、シリコン基板１にヒ素イオンを注入する。ヒ素
イオンの注入加速エネルギーは３０から６０ｋｅＶ、ド
ーズ量は５×１０¹⁴から５×１０¹⁵ｃｍ^-2とする。この
イオン注入によって、シリコン基板１の表面のうち積層
ゲート構造が設けられている領域以外の領域に、高濃度
不純物拡散層１１ａおよび１１ｂが形成される。低濃度
不純物拡散層６ａ’および６ｂ’のうち、積層ゲート構
造およびサイドウォールスペーサに覆われている領域に
は、追加的にヒ素イオンが注入されないが、それ以外の
領域には高レベルのヒ素イオンドーピングが行われる。
このため、低濃度不純物拡散層６ａ’および６ｂ’の一
部は、低濃度ソース領域６ａおよび低濃度ドレイン領域
６ｂとして機能することになるが、他の部分は高濃度不
純物拡散層１１ａおよび１１ｂに変化する。高濃度不純
物拡散層１１ａおよび１１ｂは、それぞれ、高濃度ソー
ス領域および高濃度ドレイン領域として機能することに
なる。

【００８４】低濃度ソース領域６ａおよび低濃度ドレイ
ン領域６ｂは、上述のように、半導体基板表面から注入
された不純物イオンによって形成される。これらの不純
物イオンは、注入後に実行される複数の高温プロセス工
程時に熱拡散する。このため、最終的に完成した不揮発
性半導体記憶装置における低濃度ドレイン領域６ｂは、
注入直後よりも厚くなり、また、その端部はチャネル領
域の中央部に向かって僅かに広がる。また、同様に高濃
度ドレイン領域１１ｂ中の不純物も拡散するためその端
部がチャネル領域の中央部に向かって僅かに広がり、サ
イドウォールスペーサ９ｂの下部にまで進入する。この
ことはソース領域でも同様に生じる。しかし、このよう
な不純物拡散が生じても、浮遊ゲート電極３によって覆
われている低濃度ドレイン領域６ｂのオーバーラップ部
分には、チャネル長方向に沿ってほとんど不純物濃度が
変化しない均一領域が存在する。

【００８５】なお、ソース／ドレイン領域の形成が完了
した後、層間絶縁膜の形成および多層配線の形成などの
公知の製造工程を行い、最終的な不揮発性半導体記憶装
置が製造される。

【００８６】（第３の実施形態）以下、図７を参照しな
がら本発明による不揮発性半導体記憶装置の第３の実施
形態を説明する。本実施形態の記憶装置も、ｎチャネル
ＭＯＳ型フラッシュＥＥＰＲＯＭである。

【００８７】図７に示されるように、本実施形態の不揮
発性半導体記憶装置は、ｐ型半導体領域を含む単結晶シ
リコン基板１のｐ型半導体領域に形成されている。図７
では、単一のメモリセルしか記載されていないが、現実
には、多数のメモリセルが同一基板上に集積されてい
る。

【００８８】本実施形態の装置は、半導体領域内に形成
される不純物拡散層の構成を除けば、図６の装置とほと
んど同じ構成であるので、両者に共通する構造について
は説明を省略し、相違点を詳細に説明することにする。

【００８９】本実施形態に特徴的な点は、（１）浮遊ゲ
ート電極３がドレイン領域の一部分とオーバーラップし
ており、このオーバーラップ部分の中に、不純物濃度が
チャネル長方向に沿って横方向に一定の「均一領域」が
含まれていること、（２）ドレイン領域が不純物濃度の
比較的低い第１の不純物拡散層６ｂと不純物濃度の比較
的高い第２の不純物拡散層１１ｂとを含んでいること、
および（３）第１の不純物拡散層６ｂの「全体」と第２
の不純物拡散層１１ｂの「一部」が浮遊ゲート電極３に
よってオーバーラップされていることにある。

【００９０】なお、ソース領域の構成は、ドレイン領域
の構成と同様に、不純物濃度の比較的低い第１の不純物
拡散層６ａと不純物濃度の比較的高い第２の不純物拡散
層１１ａとを含んでおり、第１の不純物拡散層６ａの全
体と第２の不純物拡散層１１ａの一部が浮遊ゲート電極
３によってオーバーラップされている。

【００９１】データ書き込みに際して浮遊ゲート電極３
の電位が上昇すると（例えば３．３〜５ボルトに上昇す
ると）、不純物濃度の比較的低い第１の不純物拡散層６
ｂの少なくとも表面に反転層が形成される。この反転層
は、第２の不純物拡散層１１ｂのエッジからチャネル領
域に延び、浮遊ゲート電極３の真下に位置する。このよ
うな反転層の存在によって、第２の不純物拡散層１１ｂ
に与えられた高いドレイン電位は、第１の不純物拡散層
６ｂのチャネル領域側エッジに至るまで、ほとんど降下
することなく伝達される。

【００９２】図８（ａ）は、データ書き込み時における
ドレイン領域およびその近傍の表面電位（ポテンシャ
ル）を示している。図８（ａ）からわかるように、デー
タ書き込み時、第１の不純物拡散層６ｂの表面における
電位は、第２の不純物拡散層１１ｂの電位（ドレイン電
位：例えば５ボルト）とほぼ等しい値を持ち、第１の不
純物拡散層６ｂとチャネル領域との境界部分で急峻に変
化している。このような電位の急峻な変化によって、図
４（ａ）に示すような強い電界ピークが形成される。

【００９３】本実施形態では、第１の不純物拡散層６ｂ
の全体が浮遊ゲート電極３によって覆われている。この
ため、浮遊ゲート電極３に正電位を与えることよって第
１の不純物拡散層６ｂに形成した反転層は、とぎれるこ
となく第２の不純物拡散層１１ｂのエッジからチャネル
領域にまで延びる。その結果、第２の不純物拡散層１１
ｂの高い電位（ドレイン電位）が第１の不純物拡散層６
ｂ内でも高い値を維持しながら、チャネル領域に隣接す
る部分にまで伝達されることになる。

【００９４】浮遊ゲート電極３の電位を低下させること
によって、強反転層から弱反転層に変化し、さらには
（弱）反転層が消えると、図８（ｂ）に示すように、第
１の不純物拡散層６ｂの表面電位（ポテンシャル）はチ
ャネル領域に近づくに従って低下することになる。その
結果、第１の不純物拡散層６ｂとチャネル領域との境界
部分における電界は緩和される。

【００９５】図８（ａ）および（ｂ）を比較すると良く
わかるように、第１の不純物拡散層６ｂは、浮遊ゲート
電極３の電位に応じて、第２の不純物拡散層１１ｂの電
位をソース領域側に伝達したり、緩和したりする。

【００９６】第１の不純物拡散層６ｂの不純物濃度は、
データ書き込み時において第１の不純物拡散層６ｂの表
面に反転層が形成される程度の不純物濃度（例えば５×
１０¹⁷〜１×１０¹⁹ｃｍ^-3）であることが好ましい。こ
のような第１の不純物拡散層６ｂは、浮遊ゲート電極３
に適当な電位が与えられたとき、反転層を形成すること
によって、高い不純物濃度を持つ第２の不純物拡散層１
１ｂと電気的に同様の機能を発揮することができる。

【００９７】本実施形態では、ドレイン領域が、浮遊ゲ
ート電極３の電位にかかわらず実質的に一定のドレイン
電位を示す高不純物濃度部分（第２の不純物拡散層１１
ｂ）と、浮遊ゲート電極３の電位に応じて表面電位がド
レイン電位に等しいレベルからドレイン電位よりも低い
レベルにまで変化する低不純物濃度部分（第１の不純物
拡散層６ｂ）とを含み、しかも、第１の不純物拡散層６
ｂの全体および第２の不純物拡散層１１ｂの一部が浮遊
ゲート電極３によってオーバーラップされている。この
ような構成によって、データ書き込み時において、浮遊
ゲート電極３のエッジからチャネル領域の中央部に向か
ってシフトした位置に強い電界を形成することが可能に
なる。

【００９８】なお、データ消去時においては、第２の不
純物拡散層１１ｂに高い電位（ドレイン電位）を供給し
ながら浮遊ゲート電極３にゼロまたは負の電位を与え
る。このとき、第１の不純物拡散層６ｂがドレイン電位
を緩和するため、バンドベンディングによるバンド間ト
ンネリングが抑制され、ゲート酸化膜２がホールをトラ
ップしてしまうという問題を回避することも可能にな
る。

【００９９】次に、図９（ａ）および（ｂ）を参照しな
がら、図７の装置の製造方法を説明する。

【０１００】まず、図９（ａ）に示すように、表面が保
護酸化膜５０に覆われたシリコン基板１上にフォトレジ
ストパターン１２を形成した後、シリコン基板１中にヒ
素イオンを注入する。フォトレジストパターン１２の幅
（チャネル長方向に沿って計測したサイズ）は０.３か
ら０.４μｍとする。なお、本実施形態では、ヒ素イオ
ンの注入加速エネルギーは３０から６０ｋｅＶ、ドーズ
量は５×１０¹³から５×１０¹⁴ｃｍ^-2とする。このイオ
ン注入によって、半導体領域表面のフォトレジストパタ
ーン１２で覆われていない領域に低濃度不純物拡散層６
ａ’および６ｂ’が形成される。

【０１０１】フォトレジストパターン１２および保護酸
化膜５０を除去した後、図９（ｂ）に示すように、トン
ネル絶縁膜２、浮遊ゲート電極３、容量絶縁膜４および
制御ゲート電極５からなる積層ゲート構造を形成する。
この積層ゲート構造は、熱酸化法によってトンネル絶縁
膜２を形成する工程、浮遊ゲート電極３となる第１の多
結晶シリコン膜を化学的気相成長法によってトンネル絶
縁膜２上に堆積する工程、第１の多結晶シリコン膜上に
容量絶縁膜４を形成する工程、制御ゲート電極５となる
第２の多結晶シリコン膜を化学的気相成長法によって容
量絶縁膜４上に堆積する工程、およびこれらの多層膜を
公知のリソグラフィおよびエッチング技術を用いてパタ
ーニングする工程を含む一連の製造プロセス工程によっ
て作成される。本実施形態では、積層ゲート構造の幅
（チャネル長方向に沿って計測したサイズ）は０.５か
ら０.６μｍとする。

【０１０２】上記積層ゲート構造のパターニングのため
のリソグラフィ工程において、積層ゲート構造と低濃度
不純物拡散層６ａ’および６ｂ’との位置あわせは、浮
遊ゲート電極３が低濃度不純物拡散層６ｂ’の一部とオ
ーバーラップするように実行される。浮遊ゲート電極３
と低濃度不純物拡散層６ｂ’とのオーバーラップ部分の
サイズ（オーバーラップ長）は、本実施形態の場合、約
１００から１５０ｎｍとなる。

【０１０３】次に、パターニングされた積層ゲート構造
をマスクとして、ヒ素イオンを注入する。ヒ素イオンの
注入加速エネルギーは３０から６０ｋｅＶ、ドーズ量は
５×１０¹⁴から５×１０¹⁵ｃｍ^-2とする。このイオン注
入によって、半導体表面のうち積層ゲート構造が設けら
れている領域以外の領域に、高濃度不純物拡散層１１ａ
および１１ｂが形成される。高濃度不純物拡散層１１ａ
および１１ｂは、イオン注入直後に浮遊ゲート電極３に
よってオーバーラップされなかったとしても、その後の
熱処理プロセスを経て横方向に拡散するため、図９
（ｂ）に示すように、高濃度不純物拡散層１１ａおよび
１１ｂの一部が浮遊ゲート電極３によってオーバーラッ
プされる。最終的に、高濃度不純物拡散層１１ａおよび
１１ｂは、それぞれ、高濃度ソース領域および高濃度ド
レイン領域として機能することになる。

【０１０４】低濃度ソース領域６ａおよび低濃度ドレイ
ン領域６ｂは、上述のように、半導体基板表面から注入
された不純物イオンによって形成される。これらの不純
物イオンは、注入後に実行される複数の高温プロセス工
程時に熱拡散する。このため、最終的に完成した不揮発
性半導体記憶装置における低濃度ドレイン領域６ｂは、
注入直後よりも厚くなり、また、その端部はチャネル領
域の中央部に向かって僅かに広がる。しかし、このよう
な不純物拡散が生じても、浮遊ゲート電極３によって覆
われている低濃度ドレイン領域６ｂのオーバーラップ部
分には、チャネル長方向に沿ってほとんど不純物濃度が
変化しない均一領域が存在する。

【０１０５】（第４の実施形態）以下、図１０を参照し
ながら本発明による不揮発性半導体記憶装置の第４の実
施形態を説明する。本実施形態の記憶装置も、ｎチャネ
ルＭＯＳ型フラッシュＥＥＰＲＯＭである。

【０１０６】図１０に示されるように、本実施形態の不
揮発性半導体記憶装置は、ｐ型半導体領域を含む単結晶
シリコン基板１のｐ型半導体領域に形成されている。図
１０では、単一のメモリセルしか記載されていないが、
現実には、多数のメモリセルが同一基板上に集積されて
いる。

【０１０７】本実施形態の装置は、半導体領域内に形成
される不純物拡散層の構成を除けば、図６の装置とほと
んど同じ構成であるので、両者に共通する構造について
は説明を省略し、相違点を詳細に説明することにする。

【０１０８】本実施形態に特徴的な点は、（１）浮遊ゲ
ート電極３がドレイン領域の一部分とオーバーラップし
ており、このオーバーラップ部分の中に、不純物濃度が
チャネル長方向に沿って横方向に一定の「均一領域」が
含まれていること、および（２）ドレイン領域が不純物
濃度の比較的低い第１の不純物拡散層６ｂと、不純物濃
度の比較的高い第２の不純物拡散層１１ｂと、第１およ
び第２不純物拡散層の間に設けられた第３の不純物拡散
層８ｂとを含んでいることにある。なお、ソース領域の
構成は、ドレイン領域の構成と同様に、不純物濃度の比
較的低い第１の不純物拡散層６ａと、不純物濃度の比較
的高い第２の不純物拡散層１１ａと、第１および第２不
純物拡散層の間に設けられた第３の不純物拡散層８ａと
を含んでいる。

【０１０９】ドレイン領域のオーバーラップ部分の大部
分は、不純物濃度が１×１０¹⁸から１×１０¹⁹ｃｍ^-3の
第１の不純物拡散層６ｂから形成されており、サイドウ
ォールスペーサ９ｂの真下には不純物濃度が２×１０¹⁸
から２×１０¹⁹ｃｍ^-3の第３の不純物拡散層８ｂが位置
している。図１０からわかるように、第３の不純物拡散
層８ａおよび８ｂは、浮遊ゲート電極３によって部分的
に覆われている。ドレイン領域のそれ以外の部分は不純
物濃度が１×１０²⁰ｃｍ^-3以上の第２の不純物拡散層１
１ｂから形成されている。

【０１１０】本実施形態では、オーバーラップ部分のチ
ャネル長方向に沿って計測したサイズ（Ｌ_OVR）は、１
３０ｎｍ程度であり、均一領域のチャネル長方向に沿っ
て計測したサイズ（Ｌ_UNI）は、１００ｎｍ程度であ
る。オーバーラップ長Ｌ_OVRは、オーバーラップ部分の
厚さ（＝その部分の接合深さＸ_j＝約５０ｎｍ）よりも
大きい。

【０１１１】本実施形態の記憶装置も、第２の実施形態
の装置と同様に動作し、第２の実施形態の装置による効
果と同様の効果が発揮される。この効果に加えて、本実
施形態によれば、電子の引き抜きが生じる領域でのｎ型
不純物濃度が図６の装置の場合よりも高いため、消去効
率が改善されるという効果が得られる。

【０１１２】以下に、図１６（ａ）〜（ｃ）を参照しな
がら、本実施形態の記憶装置の製造方法を説明する。

【０１１３】まず、図１６（ａ）に示すように、表面が
保護酸化膜５０に覆われたシリコン基板１上にフォトレ
ジストパターン１２を形成した後、シリコン基板１中に
ヒ素イオンを注入する。フォトレジストパターン１２の
幅（チャネル長方向に沿って計測したサイズ）は０.３
から０.４μｍとする。なお、本実施形態でも、ヒ素イ
オンの注入加速エネルギーは３０から６０ｋｅＶ、ドー
ズ量は１×１０¹³から１×１０¹⁴ｃｍ^-2とする。このイ
オン注入によって、シリコン基板１の表面のフォトレジ
ストパターン１２で覆われていない領域に低濃度不純物
拡散層６ａ’および６ｂ’が形成される。

【０１１４】フォトレジストパターン１２および保護酸
化膜５０を除去した後、図１６（ｂ）に示すように、ト
ンネル絶縁膜２、浮遊ゲート電極３、容量絶縁膜４およ
び制御ゲート電極５からなる積層ゲート構造を形成す
る。この積層ゲート構造は、熱酸化法によってトンネル
絶縁膜２を形成する工程、浮遊ゲート電極３となる第１
の多結晶シリコン膜を化学的気相成長法によってトンネ
ル絶縁膜２上に堆積する工程、第１の多結晶シリコン膜
上に容量絶縁膜４を形成する工程、制御ゲート電極５と
なる第２の多結晶シリコン膜を化学的気相成長法によっ
て容量絶縁膜４上に堆積する工程、およびこれらの多層
膜を公知のリソグラフィおよびエッチング技術を用いて
パターニングする工程を含む一連の製造プロセス工程に
よって作成される。本実施形態では、積層ゲート構造の
幅（チャネル長方向に沿って計測したサイズ）は０.５
から０.６μｍとする。

【０１１５】上記積層ゲート構造のパターニングのため
のリソグラフィ工程において、チャネル領域の中央部を
垂直に横切る平面に関して浮遊ゲート電極３と低濃度不
純物拡散層６ａ’および６ｂ’とのオーバーラップの程
度が対称になるように、積層ゲート構造と低濃度不純物
拡散層６ａ’および６ｂ’との位置あわせが実行され
る。浮遊ゲート電極３と低濃度不純物拡散層６ｂ’との
オーバーラップ部分のサイズ（オーバーラップ長）は、
本実施形態の場合、約１００から１５０ｎｍとなる。

【０１１６】次に、図１６（ｂ）に示すように、パター
ニングされた積層ゲート構造をマスクとして、ヒ素イオ
ンを注入する。ヒ素イオンの注入加速エネルギーは３０
から６０ｋｅＶ、ドーズ量は５×１０¹³から５×１０¹⁴
ｃｍ^-2とする。このイオン注入によって、半導体表面の
うち積層ゲート構造が設けられている領域以外の領域
に、不純物拡散層８ａ’および８ｂ’が形成される。低
濃度不純物拡散層６ａ’および６ｂ’のうち、積層ゲー
ト構造に覆われている領域には、追加的にヒ素イオンが
注入されないが、それ以外の領域には中間レベルのヒ素
イオンドーピングが行われる。このため、低濃度不純物
拡散層６ａ’および６ｂ’の一部は、低濃度ソース領域
６ａおよび低濃度ドレイン領域６ｂとして機能するよう
になる。

【０１１７】次に、図１６（ｃ）に示すように、積層ゲ
ート構造の側壁に絶縁性のサイドウオールスぺーサー９
ａおよび９ｂを形成した後、ヒ素イオンを注入する。ヒ
素イオンの注入加速エネルギーは３０から６０ｋｅＶ、
ドーズ量は５×１０¹⁴から５×１０¹⁵ｃｍ^-2とする。こ
のイオン注入によって、半導体表面のうち積層ゲート構
造およびサイドウォールスペーサ９ａおよび９ｂが設け
られている領域以外の領域に、高濃度不純物拡散層１１
ａおよび１１ｂが形成される。不純物拡散層８ａ’およ
び８ｂ’のうち、積層ゲート構造またはサイドウォール
スペーサに覆われている領域には、追加的にヒ素イオン
が注入されないが、それ以外の領域には高レベルのヒ素
イオンドーピングが行われる。このため、不純物拡散層
８ａ’および８ｂ’の一部は、中濃度ソース領域８ａお
よび中濃度ドレイン領域８ｂとして機能するようになる
が、他の部分は高濃度不純物拡散層１１ａおよび１１ｂ
に変化する。高濃度不純物拡散層１１ａおよび１１ｂ
は、それぞれ、高濃度ソース領域および高濃度ドレイン
領域として機能することになる。

【０１１８】低濃度ソース領域６ａおよび低濃度ドレイ
ン領域６ｂは、上述のように、半導体基板表面から注入
された不純物イオンによって形成される。これらの不純
物イオンは、注入後に実行される複数の高温プロセス工
程時に熱拡散する。このため、最終的に完成した不揮発
性半導体記憶装置における低濃度ドレイン領域６ｂは、
注入直後よりも厚くなり、また、その端部はチャネル領
域の中央部に向かって僅かに広がる。また、同様に中濃
度ドレイン領域８ｂ中の不純物も拡散するためその端部
がチャネル領域の中央部に向かって僅かに広がり、浮遊
ゲート電極３の下部にまで進入する。このことはソース
領域でも同様に生じる。しかし、このような不純物拡散
が生じても、浮遊ゲート電極３によって覆われている低
濃度ドレイン領域６ｂのオーバーラップ部分には、チャ
ネル長方向に沿ってほとんど不純物濃度が変化しない均
一領域が存在する。その結果、高濃度ドレイン領域１１
ｂに配線を介して供給された電位レベルを、比較的に高
く維持しながら、チャネル領域と低濃度ドレイン領域６
ｂとの接合部分にまで伝えることが可能になる。このこ
とによって、浮遊ゲート電極３によってカバーされた半
導体表面領域のうち、中央部に近い位置において、強い
水平方向電界ピークを形成することができるようにな
る。

【０１１９】なお、ソース／ドレイン領域の形成が完了
した後、層間絶縁膜の形成および多層配線の形成などの
公知の製造工程を行い、最終的な不揮発性半導体記憶装
置が製造される。

【０１２０】（第５の実施形態）以下、図１１を参照し
ながら本発明による不揮発性半導体記憶装置の第５の実
施形態を説明する。本実施形態の記憶装置も、ｎチャネ
ルＭＯＳ型フラッシュＥＥＰＲＯＭである。

【０１２１】図１１に示されるように、本実施形態の不
揮発性半導体記憶装置は、ｐ型半導体領域を含む単結晶
シリコン基板１のｐ型半導体領域に形成されている。図
１１では、単一のメモリセルしか記載されていないが、
現実には、多数のメモリセルが同一基板上に集積されて
いる。

【０１２２】本実施形態の装置は、半導体領域内に形成
される不純物拡散層の構成を除けば、図１０の装置とほ
とんど同じ構成であるので、両者に共通する構造につい
ては説明を省略し、相違点を詳細に説明することにす
る。

【０１２３】本実施形態に特徴的な点は、（１）浮遊ゲ
ート電極３がドレイン領域の一部分とオーバーラップし
ており、このオーバーラップ部分の中に、不純物濃度が
チャネル長方向に沿って横方向に一定の「均一領域」が
含まれていること、（２）ドレイン領域が不純物濃度の
比較的低い第１の不純物拡散層と、不純物濃度の比較的
高い第２の不純物拡散層と、第１および第２不純物拡散
層の間に設けられた第３の不純物拡散層とを含んでいる
こと、および（３）チャネル領域が、ドレイン領域のオ
ーバーラップ部分に接する位置に形成された相対的に高
濃度のｐ型不純物拡散層７ｂを含んでいることにある。
本実施形態のｐ型不純物拡散層７ｂの不純物濃度は２×
１０¹⁷から１×１０¹⁸ｃｍ^-3である。

【０１２４】本実施形態の記憶装置も、第４の実施形態
の装置と同様に動作し、第４の実施形態の装置による効
果と同様の効果が発揮される。この効果に加えて、本実
施形態によれば、ｐ型半導体領域７ｂの存在がドレイン
端に形成される電界強度を前述の実施形態の場合に比較
して増大させ、それによってデータ書き込み時の電子注
入効率を更に向上させることができる。

【０１２５】本実施形態の装置を製造するには、第４の
実施形態の製造方法において、前述の図１６（ａ）に示
すフォトレジストパターン１２でシリコン基板１の表面
をマスクした後、シリコン基板１に対してボロン（Ｂ）
等のｐ型不純物イオンを注入し、それによってｐ型不純
物拡散層７ａおよび７ｂを形成する工程を追加すればよ
い。このｐ型不純物イオンの注入工程は、低濃度不純物
拡散層６ａおよび６ｂのためのｎ型不純物イオンの注入
工程の前に行っても後に行っても良い。ｐ型不純物イオ
ンの注入条件は、例えば、加速エネルギーが２０から４
０ｋｅＶ、注入ドーズ量が５×１０¹²から５×１０¹³ｃ
ｃｍ^-2である。

【０１２６】（第６の実施形態）以下、図１２を参照し
ながら本発明による不揮発性半導体記憶装置の第５の実
施形態を説明する。本実施形態の記憶装置も、ｎチャネ
ルＭＯＳ型フラッシュＥＥＰＲＯＭである。

【０１２７】図１２に示されるように、本実施形態の不
揮発性半導体記憶装置は、ｐ型半導体領域を含む単結晶
シリコン基板１のｐ型半導体領域に形成されている。図
９では、単一のメモリセルしか記載されていないが、現
実には、多数のメモリセルが同一基板上に集積されてい
る。

【０１２８】本実施形態の装置は、半導体領域内に形成
される不純物拡散層の構成を除けば、図１１の装置とほ
とんど同じ構成であるので、両者に共通する構造につい
ては説明を省略し、相違点を詳細に説明することにす
る。

【０１２９】本実施形態に特徴的な点は、（１）浮遊ゲ
ート電極３がドレイン領域の一部分とオーバーラップし
ており、このオーバーラップ部分の中に、不純物濃度が
チャネル長方向に沿って横方向に一定の「均一領域」が
含まれていること、（２）ドレイン領域が不純物濃度の
比較的低い第１の不純物拡散層６ｂと、不純物濃度の比
較的高い第２の不純物拡散層１１ｂと、第１および第２
不純物拡散層の間に設けられた第３の不純物拡散層８ｂ
とを含んでいること、（３）チャネル領域が、ドレイン
領域のオーバーラップ部分に接する位置に形成された相
対的に高濃度のｐ型不純物拡散層７ｂを含んでいるこ
と、および（４）第２の不純物拡散層１１ｂとｐ型半導
体領域との間に設けられたｎ^-型の低濃度不純物拡散層
１２ｂを含むことにある。

【０１３０】このｎ^-型低濃度不純物拡散層１２ｂは、
第３の不純物拡散層８ｂの不純物濃度よりも低い不純物
濃度を持つ。なお、本実施形態のｐ型不純物拡散層７ｂ
の不純物濃度は、基板表面領域において、２×１０¹⁷か
ら１×１０¹⁸ｃｍ^-3であり、ｎ^-型低濃度不純物拡散層
１２ｂの不純物濃度は１×１０¹⁶ｃｍ^-3から１×１０^{1 9}
ｃｍ^-3である。

【０１３１】本実施形態の記憶装置も、第５の実施形態
の装置と同様に動作し、第５の実施形態の装置による効
果と同様の効果が発揮される。この効果に加えて、本実
施形態によれば、ｎ^-型低濃度不純物拡散層１２ｂの存
在がドレイン耐圧を向上させ、接合の寄生容量を低減す
る。また、ドレイン接合の耐圧が大きいため、データ消
去時にリーク電流が減少し、消費電力の低減が達成され
る。リーク電流の低減は、トンネル絶縁膜２へのホット
エレクトロンやホットホールの注入を抑制し、信頼性を
更に向上させる。

【０１３２】以下に、図１７（ａ）〜（ｃ）を参照しな
がら、本実施形態の記憶装置の製造方法を説明する。

【０１３３】まず、図１７（ａ）に示すように、表面が
保護酸化膜５０に覆われたシリコン基板１上にフォトレ
ジストパターン１２を形成した後、シリコン基板１中に
ヒ素イオンおよびボロンを注入する。フォトレジストパ
ターン１２の幅（チャネル長方向に沿って計測したサイ
ズ）は０.３から０.４μｍとする。なお、本実施形態で
は、ヒ素イオンの注入加速エネルギーは３０から６０ｋ
ｅＶ、ドーズ量は１×１０¹³から１×１０¹⁴ｃｍ^-2と
し、ボロンイオンの注入加速エネルギーは２０から４０
ｋｅＶ、ドーズ量は５×１０¹²から５×１０¹³ｃｍ^-2と
する。このイオン注入によって、シリコン基板１の表面
のフォトレジストパターン１２で覆われていない領域に
低濃度不純物拡散層６ａ’および６ｂ’およびｐ型不純
物拡散層７ａ’および７ｂ’が形成される。イオン注入
の条件は、シリコン基板１の表面におけるｎ型不純物濃
度がｐ型不純物濃度よりも大きくなるようにするととも
に、基板表面から計測した低濃度不純物拡散層６ａ’お
よび６ｂ’の接合深さが、基板表面から計測したｐ型不
純物拡散層７ａ’および７ｂ’の接合深さよりも浅くな
るようにする。

【０１３４】フォトレジストパターン１２および保護酸
化膜５０を除去した後、図１７（ｂ）に示すように、ト
ンネル絶縁膜２、浮遊ゲート電極３、容量絶縁膜４およ
び制御ゲート電極５からなる積層ゲート構造を形成す
る。この積層ゲート構造は、熱酸化法によってトンネル
絶縁膜２を形成する工程、浮遊ゲート電極３となる第１
の多結晶シリコン膜を化学的気相成長法によってトンネ
ル絶縁膜２上に堆積する工程、第１の多結晶シリコン膜
上に容量絶縁膜４を形成する工程、制御ゲート電極５と
なる第２の多結晶シリコン膜を化学的気相成長法によっ
て容量絶縁膜４上に堆積する工程、およびこれらの多層
膜を公知のリソグラフィおよびエッチング技術を用いて
パターニングする工程を含む一連の製造プロセス工程に
よって作成される。本実施形態では、積層ゲート構造の
幅（チャネル長方向に沿って計測したサイズ）は０.５
から０.６μｍとする。

【０１３５】上記積層ゲート構造のパターニングのため
のリソグラフィ工程において、チャネル領域の中央部を
垂直に横切る平面に関して浮遊ゲート電極３と低濃度不
純物拡散層６ａ’および６ｂ’とのオーバーラップの程
度が対称になるように、積層ゲート構造と低濃度不純物
拡散層６ａ’および６ｂ’との位置あわせが実行され
る。浮遊ゲート電極３と低濃度不純物拡散層６ｂ’との
オーバーラップ部分のサイズ（オーバーラップ長）は、
本実施形態の場合、０．０５から０．１５μｍとなる。

【０１３６】次に、図１７（ｂ）に示すように、パター
ニングされた積層ゲート構造をマスクとして、ヒ素イオ
ンを注入する。ヒ素イオンの注入加速エネルギーは３０
から６０ｋｅＶ、ドーズ量は５×１０¹³から５×１０¹⁴
ｃｍ^-2とする。このイオン注入によって、半導体表面の
うち積層ゲート構造が設けられている領域以外の領域
に、ｎ型の不純物拡散層８ａ’および８ｂ’が形成され
る。低濃度不純物拡散層６ａ’および６ｂ’のうち、積
層ゲート構造に覆われている領域には、追加的にヒ素イ
オンが注入されないが、それ以外の領域には中間レベル
のヒ素イオンドーピングが行われる。このため、低濃度
不純物拡散層６ａ’および６ｂ’の一部は、低濃度ソー
ス領域６ａおよび低濃度ドレイン領域６ｂとして機能す
るようになる。また、ｐ型不純物拡散層７ａ’および７
ｂ’のうち、浮遊ゲート電極３によって覆われている部
分は、ｐ型不純物拡散層７ａおよび７ｂとして残る。

【０１３７】次に、図１７（ｃ）に示すように、積層ゲ
ート構造の側壁に絶縁性のサイドウオールスぺーサー９
ａおよび９ｂを形成した後、ヒ素イオンおよびリン
（Ｐ）イオンを注入する。ヒ素イオンの注入加速エネル
ギーは３０から６０ｋｅＶ、ドーズ量は５×１０¹⁴から
５×１０¹⁵ｃｍ^-2とする。リンイオンの注入加速エネル
ギーは４０から６０ｋｅＶ、ドーズ量は５×１０¹²から
５×１０¹³ｃｍ^-2とする。ヒ素イオン注入によって、半
導体表面のうち積層ゲート構造およびサイドウォールス
ペーサ９ａおよび９ｂが設けられている領域以外の領域
に、高濃度不純物拡散層１１ａおよび１１ｂが形成され
る。不純物拡散層８ａ’および８ｂ’のうち、積層ゲー
ト構造またはサイドウォールスペーサ９ａおよび９ｂに
覆われている領域には、追加的にヒ素イオンが注入され
ないが、それ以外の領域には高レベルのヒ素イオンドー
ピングが行われる。このため、不純物拡散層８ａ’およ
び８ｂ’の一部は、中濃度ソース領域８ａおよび中濃度
ドレイン領域８ｂとして機能するようになるが、他の部
分は高濃度不純物拡散層１１ａおよび１１ｂに変化す
る。高濃度不純物拡散層１１ａおよび１１ｂは、それぞ
れ、高濃度ソース領域および高濃度ドレイン領域として
機能することになる。また、上記イオン注入によって注
入されたリンによって、ｎ^-型低濃度不純物拡散層１２
ａおよび１２ｂが形成される。リンの不純物拡散係数
は、ヒ素の不純物拡散係数よりも大きいため、注入後に
行われる熱処理工程で、ｎ^-型低濃度不純物拡散層１２
ａおよび１２ｂはサイドウォール９ａおよび９ｂの下方
にも拡張する。

【０１３８】（第７の実施形態）以下、図１３を参照し
ながら本発明による不揮発性半導体記憶装置の第７の実
施形態を説明する。本実施形態の記憶装置も、ｎチャネ
ルＭＯＳ型フラッシュＥＥＰＲＯＭである。

【０１３９】図１３に示されるように、本実施形態の不
揮発性半導体記憶装置は、ｐ型半導体領域を含む単結晶
シリコン基板のｐ型半導体領域に形成されている。図１
３では、単一のメモリセルしか記載されていないが、現
実には、多数のメモリセルが同一基板上に集積されてい
る。

【０１４０】本実施形態の装置は、半導体領域内に形成
される不純物拡散層の非対称構成を除けば、図１２の装
置とほとんど同じ構成であるので、両者に共通する構造
については説明を省略し、相違点を詳細に説明すること
にする。

【０１４１】本実施形態の装置と図１２の装置との間に
ある差異は、本装置のドレイン領域の構造が図１２の装
置のそれを同じ構造を有しながら、そのソース領域から
ｐ型不純物拡散層７ａが除かれた構造を有している点に
ある。

【０１４２】本実施形態の装置では、書き込み動作をド
レイン側で行い、消去動作をソース側で行うことができ
る。このため、形成する電界強度を更に大きくすること
ができ、それによって注入効率をいっそう向上させるこ
とが可能である。

【０１４３】消去動作時においては、制御ゲート電極５
に−６から−８Ｖ、ソース領域１１ａに５から６Ｖ、ド
レイン領域１１ｂおよび基板に０Ｖの電圧を印加し、ト
ンネル絶縁膜２を流れるトンネル電流によって電子を浮
遊ゲート電極３からソース領域に引き抜く。この場合、
上記電圧印加条件下でトンネル絶縁膜２に形成される最
も電界強度の強い部分で電子のトンネリングが生じる。
電子の引き抜きは、ソース領域で行われるので、書き込
み（電子の注入）とは異なった場所になり、トンネル絶
縁膜２の劣化が少なく信頼性に優れている。

【０１４４】なお、ドレイン側にのみｐ型不純物拡散層
７ｂを設けるには、ｐ型不純物拡散層７ｂを形成するた
めの不純物イオン注入工程の前に、ソース側をレジスト
パターンによって覆っておけばよい。この点以外につい
ては、図１７（ａ）から（ｃ）を参照して説明した製造
方法と同様の製造方法によって図１３の装置を製造する
ことができる。

【０１４５】（第８の実施形態）以下、図１４を参照し
ながら本発明による不揮発性半導体記憶装置の第８の実
施形態を説明する。本実施形態の記憶装置も、ｎチャネ
ルＭＯＳ型フラッシュＥＥＰＲＯＭである。

【０１４６】図１４に示されるように、本実施形態の不
揮発性半導体記憶装置は、ｐ型半導体領域を含む単結晶
シリコン基板のｐ型半導体領域に形成されている。図１
４では、単一のメモリセルしか記載されていないが、現
実には、多数のメモリセルが同一基板上に集積されてい
る。

【０１４７】本実施形態の装置と図１３の装置との間に
ある差異は、本装置のドレイン領域の構造が図１３の装
置のそれを同じ構造を有しながら、そのソース領域から
低濃度不純物拡散層６ａが更に除かれた構造を有してい
る点にある。

【０１４８】本実施形態においても、消去のための電子
の引き抜きをソース側で行う。このため、ドレイン領域
に印加される電圧は、例えば５Ｖ程度と低く、ｎ^-型低
濃度不純物拡散層６ｂおよびｐ型不純物拡散層７ｂの不
純物濃度を、それぞれ、第５および６の実施形態の装置
の不純物濃度よりも高くしても、ドレイン側の耐圧低下
はほとんど問題にならない。このため、本実施形態で
は、低濃度不純物拡散層６ｂおよびｐ型不純物拡散層７
ｂの不純物濃度を、それぞれ、１×１０¹⁹から１×１０
²⁰ｃｍ^-3および１×１０¹⁷から１×１０¹⁸ｃｍ^-3に設定
している。低濃度不純物拡散層６ｂの不純物濃度が高い
ので、同一のドレイン電圧を高濃度ドレイン領域１１ｂ
に印加しても、チャネル領域内に形成される電界の強度
が上昇し、注入効率が向上する。

【０１４９】消去動作においては制御ゲート電極５に−
６から−８Ｖ、ソース領域１１ａに５から６Ｖ、ドレイ
ン領域１１ｂおよびシリコン基板１に０Ｖの電圧を印加
し、トンネル酸化膜２を流れるトンネル電流によって電
子を浮遊ゲート電極３からソース領域に引き抜く。この
場合も、電子の引き抜きはソース側で行われるので、書
き込み（電子の注入）とは異なった場所でトンネリング
が生じ、トンネル絶縁膜２の劣化が少なく信頼性に優れ
ている。また、ｎ^-型低濃度不純物拡散層１２ａの存在
がソース接合の耐圧を改善し、消去動作時のリーク電流
を小さくする。このため、消費電力の低減が図れる。リ
ーク電流の低減は、トンネル絶縁膜２へのホットエレク
トロンおよびホットホールの注入を抑制するので、信頼
性を向上させる。

【０１５０】以下に、図１８（ａ）〜（ｃ）を参照しな
がら、本実施形態の記憶装置の製造方法を説明する。

【０１５１】まず、図１８（ａ）に示すように、表面が
保護酸化膜５０に覆われたシリコン基板１上にフォトレ
ジストパターン１２を形成した後、シリコン基板１中に
ヒ素イオンおよびボロンを注入する。フォトレジストパ
ターン１２の幅（チャネル長方向に沿って計測したサイ
ズ）は、活性領域のうちチャネル領域となる部分および
ソース領域となる部分を覆うように形成される。ヒ素イ
オンの注入加速エネルギーは３０から６０ｋｅＶ、ドー
ズ量は１×１０¹³から１×１０¹⁴ｃｍ^-2とし、ボロンイ
オンの注入加速エネルギーは２０から４０ｋｅＶ、ドー
ズ量は１×１０ ¹³から１×１０¹⁴ｃｍ^-2とする。このイ
オン注入によって、シリコン基板１の表面のフォトレジ
ストパターン１２で覆われていない領域に低濃度不純物
拡散層６ｂ’およびｐ型不純物拡散層７ｂ’が形成され
る。

【０１５２】フォトレジストパターン１２および保護酸
化膜５０を除去した後、図１８（ｂ）に示すように、ト
ンネル絶縁膜２、浮遊ゲート電極３、容量絶縁膜４およ
び制御ゲート電極５からなる積層ゲート構造を形成す
る。この積層ゲート構造は、熱酸化法によってトンネル
絶縁膜２を形成する工程、浮遊ゲート電極３となる第１
の多結晶シリコン膜を化学的気相成長法によってトンネ
ル絶縁膜２上に堆積する工程、第１の多結晶シリコン膜
上に容量絶縁膜４を形成する工程、制御ゲート電極５と
なる第２の多結晶シリコン膜を化学的気相成長法によっ
て容量絶縁膜４上に堆積する工程、およびこれらの多層
膜を公知のリソグラフィおよびエッチング技術を用いて
パターニングする工程を含む一連の製造プロセス工程に
よって作成される。本実施形態では、積層ゲート構造の
幅（チャネル長方向に沿って計測したサイズ）は０.５
から０.６μｍとする。

【０１５３】上記積層ゲート構造のパターニングのため
のリソグラフィ工程において、浮遊ゲート電極３と低濃
度不純物拡散層６ｂ’とのオーバーラップの程度が、５
０から１５０ｎｍ程度になるように、積層ゲート構造と
低濃度不純物拡散層６ｂ’との位置あわせが実行され
る。

【０１５４】次に、図１８（ｃ）に示すように、パター
ニングされた積層ゲート構造をマスクとして、ヒ素イオ
ンを注入する。ヒ素イオンの注入加速エネルギーは３０
から６０ｋｅＶ、ドーズ量は１×１０¹⁴から５×１０¹⁴
ｃｍ^-2とする。このイオン注入によって、半導体表面の
うち積層ゲート構造が設けられている領域以外の領域
に、不純物拡散層８ａ’および８ｂ’が形成される。低
濃度不純物拡散層６ｂ’のうち、積層ゲート構造に覆わ
れている領域には、追加的にヒ素イオンが注入されない
が、それ以外の領域には中間レベルのヒ素イオンドーピ
ングが行われる。このため、低濃度不純物拡散層６ｂ’
の一部は、低濃度ドレイン領域６ｂとして機能するよう
になる。また、ｐ型不純物拡散層７ｂ’のうち、浮遊ゲ
ート電極３によって覆われている部分は、ｐ型不純物拡
散層７ｂとして残る。

【０１５５】次に、図１８（ｃ）に示すように、積層ゲ
ート構造の側壁に絶縁性のサイドウオールスぺーサー９
ａおよび９ｂを形成した後、ヒ素イオンおよびリン
（Ｐ）イオンを注入する。ヒ素イオンの注入加速エネル
ギーは３０から６０ｋｅＶ、ドーズ量は５×１０¹⁴から
５×１０¹⁵ｃｍ^-2とする。リンイオンの注入加速エネル
ギーは４０から６０ｋｅＶ、ドーズ量は１×１０¹²から
１×１０¹⁴ｃｍ^-2とする。ヒ素イオンを注入することに
よって、半導体表面のうち積層ゲート構造およびサイド
ウォールスペーサ９ａおよび９ｂが設けられている領域
以外の領域に、高濃度不純物拡散層１１ａおよび１１ｂ
が形成される。不純物拡散層８ａ’および８ｂ’のう
ち、積層ゲート構造またはサイドウォールスペーサ９ａ
および９ｂに覆われている領域には、追加的にヒ素イオ
ンが注入されないが、それ以外の領域には高レベルのヒ
素イオンドーピングが行われる。このため、不純物拡散
層８ａ’および８ｂ’の一部は、中濃度ソース領域８ａ
および中濃度ドレイン領域８ｂとして機能するようにな
るが、他の部分は高濃度不純物拡散層１１ａおよび１１
ｂに変化する。高濃度不純物拡散層１１ａおよび１１ｂ
は、それぞれ、高濃度ソース領域および高濃度ドレイン
領域として機能することになる。また、注入されたリン
によって、ｎ^-型低濃度不純物拡散層１２ａおよび１２
ｂが形成される。

【０１５６】以上説明してきたように、第３から第８の
実施形態では、低濃度不純物拡散層６ｂの全体が浮遊ゲ
ート電極３によって覆われる位置に形成され、しかも、
低濃度不純物拡散層６ｂのドレイン側端部に連結する位
置にはドレイン電位を低濃度不純物拡散層６ｂに伝達す
るための高濃度不純物拡散層が形成されている。このた
め、データ書き込みに際して浮遊ゲート電極３に高い電
位を与えると、浮遊ゲート電極３の電位に応じて、浮遊
ゲート電極３の真下に反転層が形成され、その結果、図
８（ａ）に示すような表面電位分布が形成されることに
なる。

【０１５７】図１９（ａ）および（ｂ）は、本発明の不
揮発性半導体記憶装置において、データ書き込み時およ
びデータ消去時に電子トンネリングがどこで生じるかを
模式的に示す図である。データ書き込み時と消去時に浮
遊ゲート電極３等に与えられる電位は、例えば、以下の
表１に示す通りである（単位はボルト）。なお、データ
書き込み時には、基板に−２〜−３ボルトの電位を与え
ても良い。

【０１５８】

【表１】 データ書き込み時、電子は主に矢印Ａで示される経路を
通って第１の不純物拡散層６ｂのチャネル側端部から浮
遊ゲート電極３に注入される。これに対して、データ消
去時、図１９（ａ）の構造では、浮遊ゲート電極３の電
子は主に矢印Ｂの経路を通って第２の不純物拡散層１１
ｂに引き抜かれる。また、図１９（ｂ）の構造では、デ
ータ消去時、浮遊ゲート電極３の電子は主に矢印Ｂの経
路を通って第３の不純物拡散層８ｂに引き抜かれる。

【０１５９】このように、本発明の不揮発性半導体記憶
装置によれば、書き込み動作時における電子注入の位置
と、消去動作時における電子のトンネリング位置とが異
なるため、トンネル絶縁膜２の劣化が少なく、信頼性に
優れる。また、ドレイン側でデータの書き込みおよび消
去を実行することができるため、ソース側にビット線を
接続する回路構成を実現でき、読み出しディスターブが
無くなる。なお、消去動作は、浮遊ゲート電極３に蓄積
された電子をソース領域８ａまたは１１ａへ引き抜くこ
とによって実行することも可能である。

【０１６０】上記各実施形態では、浮遊ゲート電極３の
上方に容量絶縁膜（第２の絶縁膜）４を介して制御ゲー
ト電極５を積層しているが、本発明の不揮発性半導体記
憶装置はこのようなスタック型ゲート構造を持つものに
限定されない。制御ゲート電極５の少なくとも一部がチ
ャネル領域上に絶縁膜を介して対向する構造を有する不
揮発性半導体記憶装置でも、図８（ａ）および（ｂ）を
用いて説明した現象が生じるため、スタック型ゲート構
造を有する不揮発性半導体記憶装置と同様の効果が得ら
れる。

【０１６１】

【発明の効果】本発明によれば、浮遊ゲート電極がドレ
イン領域の一部分とオーバーラップし、そのオーバーラ
ップ部分がチャネル長方向に沿って水平横方向に不純物
濃度が一定の領域を含むため、データ書き込み時に半導
体領域内に形成される水平横方向電界の強度ピーク位置
を浮遊ゲート電極のドレイン側エッジより内部にシフト
させ、それによってホットエレクトロンを効率良く浮遊
ゲート電極に注入させることが可能になる。その結果、
チャネルホットエレクトロンの注入効率が向上し、書き
込み速度の向上または書き込み電圧の低下が実現する。

【図面の簡単な説明】

【図１】従来のＭＯＳ型フラッシュＥＥＰＲＯＭの断面
図である。

【図２】本発明による不揮発性半導体記憶装置の第１の
実施形態の断面図である。

【図３】第１の実施形態の装置のドレイン領域における
断面構成、不純物濃度および水平方向電界強度分布を模
式的に示す図

【図４】（ａ）は、第１の実施形態の装置のドレイン領
域における水平方向電界強度分布を模式的に示す図、
（ｂ）は、従来の装置のドレイン領域における水平方向
電界強度分布を模式的に示す図である。

【図５】（ａ）から（ｄ）は、図２の装置の製造方法を
説明するための工程断面図である。

【図６】本発明による不揮発性半導体記憶装置の第２の
実施形態の断面図である。

【図７】本発明による不揮発性半導体記憶装置の第３の
実施形態の断面図である。

【図８】（ａ）は、データ書き込み時におけるドレイン
領域およびその近傍の表面電位（ポテンシャル）を示す
図であり、（ｂ）は、浮遊ゲート電極の電位が低下した
ときのドレイン領域およびその近傍の表面電位（ポテン
シャル）を示す図である。

【図９】（ａ）および（ｂ）は、図７の装置の製造方法
を説明するための工程断面図である。

【図１０】本発明による不揮発性半導体記憶装置の第３
の実施形態の断面図である。

【図１１】本発明による不揮発性半導体記憶装置の第４
の実施形態の断面図である。

【図１２】本発明による不揮発性半導体記憶装置の第５
の実施形態の断面図である。

【図１３】本発明による不揮発性半導体記憶装置の第６
の実施形態の断面図である。

【図１４】本発明による不揮発性半導体記憶装置の第７
の実施形態の断面図である。

【図１５】（ａ）から（ｃ）は、図６の装置の製造方法
を説明するための工程断面図である。

【図１６】（ａ）から（ｃ）は、図７の装置の製造方法
を説明するための工程断面図である。

【図１７】（ａ）から（ｃ）は、図９の装置の製造方法
を説明するための工程断面図である。

【図１８】（ａ）から（ｃ）は、図１１の装置の製造方
法を説明するための工程断面図である。

【図１９】（ａ）および（ｂ）は、本発明の不揮発性半
導体記憶装置において、データ書き込み時およびデータ
消去時に電子トンネリングがどこで生じるかを模式的に
示す図である。

【符号の説明】

１ 単結晶半導体基板 ２ トンネル絶縁膜 ３ 浮遊制御ゲート（ＦＧ） ４ 容量絶縁膜 ５ 制御ゲート電極（ＣＧ）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀 敦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 加藤 淳一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 小田中 紳二 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 小椋 正気 アメリカ合衆国，ニューヨーク州 12590, ワッピンジャーズ フォールス，オールド ホープウェル ロード 140，ヘイロー エルエスアイ デザイン アンド デバ イス テクノロジー インコーポレイテッ ド内

Claims (35)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体領域と、 前記半導体領域上に形成された絶縁膜と、 前記絶縁膜上に形成されたゲート電極と、 前記半導体領域内に形成された第２導電型のソース領域
   と、 前記半導体領域内に形成された第２導電型のドレイン領
   域と、 前記半導体領域内に形成され、前記ソース領域と前記ド
   レイン領域との間に位置するチャネル領域とを備えた不
   揮発性半導体記憶装置であって、 前記ゲート電極は、前記ドレイン領域の一部分にオーバ
   ーラップしており、 前記ゲート電極によってオーバーラップされている前記
   ドレイン領域の前記一部分は、不純物濃度がチャネル長
   方向に沿ってほぼ一定の均一領域を含んでいる、不揮発
   性半導体記憶装置。
2. 【請求項２】 前記ドレイン領域の前記均一領域の前記
   チャネル長方向に沿って計測したサイズは、５０ｎｍ以
   上である請求項１に記載の不揮発性半導体記憶装置。
3. 【請求項３】 チャネル長が０．４μｍ以下であり、か
   つ、前記ドレイン領域の前記一部分の前記チャネル長方
   向に沿って計測したサイズが、８０ｎｍ以上である請求
   項１に記載の不揮発性半導体記憶装置。
4. 【請求項４】 前記ドレイン領域の前記一部分の前記チ
   ャネル長方向に沿って計測したサイズは、前記ドレイン
   領域の前記一部分の厚さよりも大きい請求項１に記載の
   不揮発性半導体記憶装置。
5. 【請求項５】 前記ドレイン領域の前記一部分に含まれ
   る前記均一領域の不純物濃度は、前記ドレイン領域のう
   ち前記ゲート電極がオーバーラップしていない領域の不
   純物濃度よりも低い請求項１に記載の不揮発性半導体記
   憶装置。
6. 【請求項６】 前記ドレイン領域は、 前記半導体領域の表面に形成された第１の不純物拡散層
   と、 前記第１の不純物拡散層に電気的に接続され、前記第１
   の不純物拡散層の不純物濃度よりも高い不純物濃度を持
   つ第２の不純物拡散層とを含んでおり、 前記ドレイン領域の前記一部分は、前記第１の不純物拡
   散層から形成されており、 前記第２の不純物拡散層は、前記ドレイン領域にドレイ
   ン電圧を供給する配線とコンタクトしており、前記ドレ
   イン電圧を前記第１の不純物拡散層に伝達する機能を有
   する請求項５に記載の不揮発性半導体記憶装置。
7. 【請求項７】 前記ドレイン領域は第３の不純物拡散層
   を含み、 前記第３の不純物拡散層は、前記半導体領域の表面に形
   成され、前記第１の不純物拡散層と前記第２の不純物拡
   散層とを電気的に相互接続し、前記第１の不純物拡散層
   の不純物濃度よりも高く前記第２の不純物拡散層の不純
   物濃度よりも低い不純物濃度を持つ、請求項６に記載の
   不揮発性半導体記憶装置。
8. 【請求項８】 前記ドレイン領域の前記第３の不純物拡
   散層の少なくとも一部は、前記ゲート電極によってオー
   バーラップされている請求項７に記載の不揮発性半導体
   記憶装置。
9. 【請求項９】 前記チャネル領域は、前記ドレイン領域
   の前記一部分に接する位置に形成された第１導電型の不
   純物拡散層を含んでおり、 前記第１導電型の不純物拡散層は、前記第１導電型の半
   導体領域の他の部分の不純物濃度よりも高い不純物濃度
   を有している、請求項１から８の何れかに記載の不揮発
   性半導体記憶装置。
10. 【請求項１０】 前記ドレイン領域は、前記第２の不純
    物拡散層と前記半導体領域との間に設けられた第２導電
    型の低濃度不純物拡散層を含み、 前記低濃度不純物拡散層は、前記第３の不純物拡散層の
    不純物濃度よりも低い不純物濃度を持つ、請求項７に記
    載の不揮発性半導体記憶装置。
11. 【請求項１１】 前記チャネル領域は、前記ドレイン領
    域の前記一部分に接する位置に形成された第１導電型の
    不純物拡散層を含んでおり、 前記第１導電型の不純物拡散層は、前記第１導電型の半
    導体領域の不純物濃度よりも高い不純物濃度を有してい
    る、請求項１０に記載の不揮発性半導体記憶装置。
12. 【請求項１２】 第１導電型の半導体領域と、 前記半導体領域上に形成された絶縁膜と、 前記絶縁膜上に形成されたゲート電極と、 前記半導体領域内に形成された第２導電型のソース領域
    と、 前記半導体基板内に形成された第２導電型のドレイン領
    域と、 前記半導体基板内に形成され、前記ソース領域と前記ド
    レイン領域との間に位置するチャネル領域とを備えた不
    揮発性半導体記憶装置であって、 前記ゲート電極は、前記ドレイン領域の一部分にオーバ
    ーラップしており、 前記ゲート電極にオーバーラップされている前記ドレイ
    ン領域の前記一部分のチャネル長方向に沿って計測した
    サイズは、前記ドレイン領域中の第２導電型不純物の横
    方向拡散長よりも大きい、不揮発性半導体記憶装置。
13. 【請求項１３】 前記ゲート電極にオーバーラップされ
    ている前記ドレイン領域の前記一部分のチャネル長方向
    に沿って計測したサイズは、前記ドレイン領域の前記一
    部分の厚さよりも大きい、請求項１２に不揮発性半導体
    記憶装置。
14. 【請求項１４】 前記ドレイン領域の前記一部分は、斜
    めイオン注入法によって注入された不純物を含んでいる
    請求項１２に記載の不揮発性半導体記憶装置。
15. 【請求項１５】 チャネル長が０．４μｍ以下であり、
    かつ、前記ドレイン領域の前記一部分の前記チャネル長
    方向に沿って計測したサイズが、８０ｎｍ以上である請
    求項１２に記載の不揮発性半導体記憶装置。
16. 【請求項１６】 前記ドレイン領域の前記一部分の不純
    物濃度は、前記ドレイン領域のうち前記ゲート電極がオ
    ーバーラップしていない領域の不純物濃度よりも低い請
    求項１２に記載の不揮発性半導体記憶装置。
17. 【請求項１７】 前記ドレイン領域は、 前記半導体領域の表面に形成された第１の不純物拡散層
    と、 前記第１の不純物拡散層に電気的に接続され、前記第１
    の不純物拡散層の不純物濃度よりも高い不純物濃度を持
    つ第２の不純物拡散層とを含んでおり、 前記ドレイン領域の前記一部分は、前記第１の不純物拡
    散層から形成されており、 前記第２の不純物拡散層は、前記ドレイン領域にドレイ
    ン電圧を供給する配線とコンタクトしており、前記ドレ
    イン電圧を前記第１の不純物拡散層に伝達する機能を有
    する請求項１６に記載の不揮発性半導体記憶装置。
18. 【請求項１８】 前記ドレイン領域は第３の不純物拡散
    層を含み、 前記第３の不純物拡散層は、 前記半導体領域の表面に形成され、 前記第１の不純物拡散層と前記第２の不純物拡散層とを
    電気的に相互接続し、 前記第１の不純物拡散層の不純物濃度よりも高く前記第
    ２の不純物拡散層の不純物濃度よりも低い不純物濃度を
    持つ、請求項１６に記載の不揮発性半導体記憶装置。
19. 【請求項１９】 前記ドレイン領域の前記第３の不純物
    拡散層の少なくとも一部は、前記ゲート電極によってオ
    ーバーラップされている請求項１８に記載の不揮発性半
    導体記憶装置。
20. 【請求項２０】 前記チャネル領域は、前記ドレイン領
    域の前記一部分に接する位置に形成された第１導電型の
    不純物拡散層を含んでおり、 前記第１導電型の不純物拡散層は、前記第１導電型の半
    導体領域の不純物濃度よりも高い不純物濃度を有してい
    る、請求項１２から１９の何れかに記載の不揮発性半導
    体記憶装置。
21. 【請求項２１】 前記ドレイン領域は、前記第２の不純
    物拡散層と前記半導体領域との間に設けられた第２導電
    型の低濃度不純物拡散層を含み、 前記低濃度不純物拡散層は、前記第３の不純物拡散層の
    不純物濃度よりも低い不純物濃度を持つ、請求項１８に
    記載の不揮発性半導体記憶装置。
22. 【請求項２２】 前記チャネル領域は、前記ドレイン領
    域の前記一部分に接する位置に形成された第１導電型の
    不純物拡散層を含んでおり、 前記第１導電型の不純物拡散層は、前記第１導電型の半
    導体領域の不純物濃度よりも高い不純物濃度を有してい
    る、請求項２１に記載の不揮発性半導体記憶装置。
23. 【請求項２３】 第１導電型の半導体領域と、 前記半導体領域上に形成された絶縁膜と、 前記絶縁膜上に形成されたゲート電極と、 前記半導体領域内に形成された第２導電型のソース領域
    と、 前記半導体領域内に形成された第２導電型のドレイン領
    域と、 前記半導体領域内に形成され、前記ソース領域と前記ド
    レイン領域との間に位置するチャネル領域とを備えた不
    揮発性半導体記憶装置であって、 データ書き込み時に前記半導体領域の表面に形成される
    チャネル長方向電界の強度ピーク位置が、前記ゲート電
    極のエッジよりも前記チャネル領域の中心部に向かって
    シフトしており、しかも、そのシフト量は、前記ドレイ
    ン領域中の第２導電型不純物の横方向拡散長よりも大き
    い不揮発性半導体記憶装置。
24. 【請求項２４】 第１導電型の半導体領域と、 前記半導体領域上に形成された絶縁膜と、 前記絶縁膜上に形成されたゲート電極と、 前記半導体領域内に形成された第２導電型のソース領域
    と、 前記半導体領域内に形成された第２導電型のドレイン領
    域と、 前記半導体領域内に形成され、前記ソース領域と前記ド
    レイン領域との間に位置するチャネル領域とを備えた不
    揮発性半導体記憶装置の製造方法であって、 前記ソース領域および前記ドレイン領域を形成する前
    に、前記半導体領域のうち前記チャネル領域となる領域
    をマスクで覆う工程と、 前記半導体領域のうち前記マスクで覆われてない領域
    に、前記ドレイン領域の少なくとも一部として機能する
    第２導電型不純物拡散層を形成する工程と、 前記マスクを除去する工程と、 前記ドレイン領域の一部として機能する前記第２導電型
    不純物拡散層の一部分および前記チャネル領域の両方を
    覆うようにして前記ゲート電極を形成するゲート形成工
    程と、を包含し、 前記ゲート形成工程は、前記ゲート電極によってオーバ
    ーラップされる前記第２導電型不純物拡散層の前記一部
    分が、チャネル長方向に沿って横方向に不純物濃度一定
    の均一領域を含むように実行される不揮発性半導体記憶
    装置の製造方法。
25. 【請求項２５】 第１導電型の半導体領域と、 前記半導体領域上に形成された絶縁膜と、 前記絶縁膜上に形成されたゲート電極と、 前記半導体領域内に形成された第２導電型のソース領域
    と、 前記半導体領域内に形成された第２導電型のドレイン領
    域と、 前記半導体領域内に形成され、前記ソース領域と前記ド
    レイン領域との間に位置するチャネル領域とを備えた不
    揮発性半導体記憶装置の製造方法であって、 前記ソース領域および前記ドレイン領域を形成する前
    に、前記半導体領域のうち少なくとも前記チャネル領域
    となる領域および前記ソース領域となる領域をマスクで
    覆う工程と、 前記半導体領域のうち前記マスクで覆われていない領域
    に、前記ドレイン領域の少なくとも一部として機能する
    第２導電型不純物拡散層を形成する工程と、 前記マスクを除去する工程と、 前記ドレイン領域の一部として機能する前記第２導電型
    不純物拡散層の一部分を覆うようにして前記ゲート電極
    を形成するゲート形成工程と、を包含し、 前記ゲート形成工程は、前記ゲート電極によってオーバ
    ーラップされる前記第２導電型不純物拡散層の前記一部
    分が、チャネル長方向に沿って横方向に不純物濃度一定
    の均一領域を含むように実行される不揮発性半導体記憶
    装置の製造方法。
26. 【請求項２６】 前記ゲート形成工程は、前記第２導電
    型不純物拡散層の前記均一領域の前記チャネル長方向に
    沿って計測したサイズが、５０ｎｍ以上となるように実
    行される請求項２４に記載の不揮発性半導体記憶装置の
    製造方法。
27. 【請求項２７】 前記ゲート形成工程は、前記ゲート電
    極によってオーバーラップされる前記第２導電型不純物
    拡散層の前記一部分の前記チャネル長方向に沿って計測
    したサイズが、８０ｎｍ以上となるように実行される請
    求項２４に記載の不揮発性半導体記憶装置の製造方法。
28. 【請求項２８】 前記ゲート形成工程は、前記ゲート電
    極によってオーバーラップされる前記第２導電型不純物
    拡散層の前記一部分の前記チャネル長方向に沿って計測
    したサイズが、前記第２導電型不純物拡散層の前記一部
    分の厚さよりも大きくなるように実行される請求項２４
    に記載の不揮発性半導体記憶装置の製造方法。
29. 【請求項２９】 前記ゲート電極の形成後に、少なくと
    も前記ゲート電極をマスクとして前記半導体領域に第２
    導電型不純物を注入することによって前記ソース領域お
    よび前記ドレイン領域の形成を完了する高レベルドーピ
    ング工程を更に包含する、請求項２４に記載の不揮発性
    半導体記憶装置の製造方法。
30. 【請求項３０】 前記ゲート電極の形成後、前記高レベ
    ルドーピング工程の前に、前記ゲート電極をマスクとし
    て前記半導体領域に第２導電型不純物を注入することに
    よって、前記第２導電型不純物拡散層の不純物濃度より
    も高い不純物濃度を持つ他の第２導電型不純物拡散層を
    前記ゲート電極に対して自己整合的に形成する工程と、 前記他の第２導電型不純物拡散層を形成した後、前記高
    レベルドーピング工程の前に、前記ゲート電極および前
    記第２のゲート電極の側面にサイドウォールスペーサを
    形成する工程と、を更に包含する、請求項２９に記載の
    不揮発性半導体記憶装置の製造方法。
31. 【請求項３１】 前記マスクを形成した後、前記マスク
    を除去する前において、前記半導体領域のうち前記マス
    クに覆われてない領域に第１導電型不純物を注入する工
    程を更に包含し、それによって、最終的に前記チャネル
    領域は前記第２導電型不純物拡散層に接する位置に第１
    導電型の不純物拡散層を有する請求項２５から３０の何
    れかに記載の不揮発性半導体記憶装置の製造方法。
32. 【請求項３２】 第１導電型の半導体領域と、 前記半導体領域上に形成された絶縁膜と、 前記絶縁膜上に形成されたゲート電極と、 前記半導体領域内に形成された第２導電型のソース領域
    と、 前記半導体領域内に形成された第２導電型のドレイン領
    域と、 前記半導体領域内に形成され、前記ソース領域と前記ド
    レイン領域との間に位置するチャネル領域とを備えた不
    揮発性半導体記憶装置であって、 前記ドレイン領域は、不純物濃度がチャネル長方向に沿
    ってほぼ一定の第１の不純物拡散層と、前記第１の不純
    物拡散層の不純物濃度よりも高い不純物濃度を持つ第２
    の不純物拡散層とを含んでおり、 前記ゲート電極は、前記ドレイン領域の前記第１の不純
    物拡散層の全体および前記第２の不純物拡散層の一部に
    オーバーラップしている、不揮発性半導体記憶装置。
33. 【請求項３３】 データ書き込み時において、前記第１
    の不純物拡散層の少なくとも表面に反転層が形成される
    ことを特徴とする請求項３２に記載の不揮発性半導体記
    憶装置。
34. 【請求項３４】 第１導電型の半導体領域と、 前記半導体領域上に形成された絶縁膜と、 前記絶縁膜上に形成されたゲート電極と、 前記半導体領域内に形成された第２導電型のソース領域
    と、 前記半導体領域内に形成された第２導電型のドレイン領
    域と、 前記半導体領域内に形成され、前記ソース領域と前記ド
    レイン領域との間に位置するチャネル領域とを備えた不
    揮発性半導体記憶装置であって、 前記ドレイン領域は、データ書き込み時において少なく
    とも表面に反転層が形成される程度の不純物濃度を持つ
    第１の不純物拡散層と、前記第１の不純物拡散層の不純
    物濃度よりも高い不純物濃度を持つ第２の不純物拡散層
    とを含んでおり、 前記ゲート電極は、前記ドレイン領域の前記第１の不純
    物拡散層の全体および前記第２の不純物拡散層の一部に
    オーバーラップしている、不揮発性半導体記憶装置。
35. 【請求項３５】 第１導電型の半導体領域と、 前記半導体領域上に形成された絶縁膜と、 前記絶縁膜上に形成されたゲート電極と、 前記半導体領域内に形成された第２導電型のソース領域
    と、 前記半導体領域内に形成された第２導電型のドレイン領
    域と、 前記半導体領域内に形成され、前記ソース領域と前記ド
    レイン領域との間に位置するチャネル領域とを備えた不
    揮発性半導体記憶装置であって、 前記ドレイン領域は、前記ゲート電極の電位にかかわら
    ず実質的に一定のドレイン電位を示す高濃度不純物拡散
    層と、前記ゲート電極の電位に応じて表面電位分布が変
    化する低濃度不純物拡散層とを含んでおり、 前記ゲート電極は、前記ドレイン領域の低濃度不純物拡
    散層の全体および前記第高濃度不純物拡散層の一部にオ
    ーバーラップしている、不揮発性半導体記憶装置。