JP3976729B2 - メモリセル、メモリセル構成、および製造方法 - Google Patents
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Description
2 ゲート電極
3 ソース/ドレイン領域
3a ソース/ドレイン領域
4 ソース/ドレイン領域
4a ソース/ドレイン領域
4b ソース/ドレイン領域
110 ソース/ドレイン領域
111 ソース/ドレイン領域
5 境界層
6 メモリ層
7 境界層
8 導電層
10 pウェル
11 ドーピング領域
12 エッジ絶縁部分
13 酸化物層
14 ポリシリコン層
15 金属含有層
16 ハードマスク
17 スペーサ
18 ポリシリコン層
19 金属含有層
20 ハードマスク層
21 スペーサ
22 アンチパンチ注入
23 チャネル領域の部分
24 絶縁領域
25 パターニング層
26 スペーサ
27 パターニング層の上面
28 トレンチ
29 薄い酸化領域
30 金属層
31 電気的絶縁層
32 ワード線
33 ポリシリコン層
34 金属含有層
35 ハードマスク層
36 スペーサ
Claims (14)
- メモリトランジスタと、
複数のワード線(WLn−1、WLn、WLn+1)と、
互いに平行な複数のビット線(BLi−1、BLi、BLi+1)であって、該複数のワード線(WLn−1、WLn、WLn+1)を横断して延びている複数のビット線(BLi−1、BLi、BLi+1)と
を備えたメモリセルであって、
該メモリトランジスタは、
半導体ボディ(1)または半導体層の上面に構成されたゲート電極(2)であって、該半導体ボディ(1)および該半導体層のそれぞれは、半導体材料からなり、該ゲート電極(2)は、誘電性材料によって該半導体材料から分離されている、ゲート電極(2)と、
該半導体材料内に形成されたソース領域(3)と、
該半導体材料内に形成されたドレイン領域(4)と
を含み、
該ゲート電極は、トレンチ内に構成されており、該トレンチは、該ソース領域(3)と該ドレイン領域(4)との間の該半導体材料内に形成されており、
境界層(5、7)とメモリ層(6)とを含む層シーケンス(5、6、7)が、該ソース領域(3)と該ゲート電極(2)との間、および、該ドレイン領域(4)と該ゲート電極(2)との間に少なくとも存在し、
該メモリ層(6)は、非ドーピングシリコン、タンタル酸化物、ハフニウムシリケート、チタン酸化物、ジルコニウム酸化物およびアルミニウム酸化物からなる群から選択され、
導電層(8)は、帯状にパターニングされ、かつ、該ソース領域(3)または該ドレイン領域(4)の上部に形成されており、該導電層(8)は、各ビットラインの一部として設けられている、メモリセル。 - 前記ソース領域(3)と前記ドレイン領域(4)との上に存在する前記導電層(8)は、ドーピングポリシリコン、タングステン、タングステンシリサイド、コバルト、コバルトシリサイド、チタンおよびチタンシリサイドからなる群から選択される少なくとも1つの材料を含む、請求項1に記載のメモリセル。
- 前記境界層(5、7)は、酸化物からなる、請求項1または2に記載のメモリセル。
- 前記複数のビット線(BLi−1、BLi、BLi+1)は、前記半導体材料内の帯状のドーピング領域を有する埋め込みビット線として形成されており、前記帯状にパターニングされた導電層(8)が、メタライゼーション層として設けられている、請求項1〜3のいずれか一項に記載のメモリセル。
- ドーパントが、底面ドーピングまたはウェルドーピングとして前記半導体材料に導入され、該ドーパントは、濃度を有し、該濃度は、cm−3の単位で測定され、かつ、1017で乗算された係数の値を有し、
前記トレンチの底面に対して、該半導体材料の中に垂直に多くても20nm延びているチャネル領域の部分(23)において、ドーパント濃度は、該ドーパント濃度の値の係数によって乗算された5・1017cm−3〜5・1018cm−3という範囲内に設定されており、該部分(23)は、該トレンチの底面に位置しているか、または、該トレンチの底面の中心に位置している、請求項1〜4のいずれか一項に記載のメモリセル。 - メモリとして提供される構成であって、
該構成は、
請求項1から5のいずれか一項に記載のメモリセルを含み、
前記ゲート電極(2)は、ワード線として設けられた金属含有層、または、別の層シーケンス(19、33、34)と導通するように接続されており、
該メモリセルの前記ソース領域(3)は、該メモリセルの一方の側に隣接するメモリセルのドレイン領域として設けられており、
該メモリセルの前記ドレイン領域(4)は、該メモリセルの他方の側に隣接するメモリセルのソース領域として設けられている、構成。 - 前記半導体材料上の前記メモリ層(6)を含む層シーケンスが、前記ゲート電極(2)と該半導体材料との間、および、前記ワード線と該半導体材料との間の面全体に付与される、請求項6に記載の構成。
- 前記メモリ層(6)は、前記半導体材料内に形成された隣接するトレンチ間で中断されている、請求項6に記載の構成。
- 請求項1〜8のいずれか一項に記載のメモリセルまたはその構成を製造する方法であって、
第1の工程において、帯状の部分を形成するようにパターニングされた導電層(8)の膜が、半導体ボディ(1)または半導体層上に製造され、該第1の工程の前に注入によって、または、該第1の工程の後に該導電層(8)の材料からドーパントを拡散することによって、ソースおよびドレイン用のドーピングされた領域(10;110)が形成され、
第2の工程において、1つのトレンチ、または、互いに平行に延びている複数のトレンチが、該導電層の帯状の部分間に製造され、これにより、該半導体材料の領域が、ソース領域(3)およびドレイン領域(4)のために、該トレンチの側方にそれぞれ残り、
第3の工程において、境界層(5)、メモリ層(6)および境界層(7)が、互いに重ねられて面全体に設けられ、
第4の工程において、それぞれのゲート電極(2)に対して提供された導電性材料が、該トレンチ(単数または複数)に導入され、ワード線として提供される少なくとも1つの導体トラックを形成するようにパターニングされる、方法。 - 前記第1の工程において、導電層(8)として、ポリシリコン層(14)と金属含有層(15)とを含む層シーケンスが設けられる、請求項9に記載の方法。
- 前記金属含有層(15)は、WSi、WNおよびWからなる群から選択される材料からなる少なくとも1つの層膜を含む、請求項10に記載の方法。
- 請求項1〜8のいずれか一項に記載のメモリセルまたはその構成を製造する方法であって、
第1の工程において、帯状の部分に形成されたパターニング層(25)の少なくとも1つの膜が、半導体ボディ(1)または半導体層上に製造され、
第2の工程において、1つのトレンチ(28)、または、互いに平行に延びている複数のトレンチが、該帯状の部分間に製造され、これにより、該半導体材料の領域が、ソース領域(3)およびドレイン領域(4)のために、該トレンチの側方にそれぞれ残り、
第3の工程において、境界層(5)、メモリ層(6)および境界層(7)が、互いに重ねられて面全体に設けられ、
第4の工程において、それぞれのゲート電極(2)に対して提供された導電性材料が、該トレンチ(単数または複数)に導入され、
第5の工程において、該パターニング層の該帯状の部分が、導電層(8)の帯状の部分と置き換えられ、
第6の工程において、ワード線(32)として提供される少なくとも1つの導体トラックが、該トレンチに導入された導電性材料と電気的に接触し、該導電層の該帯状の部分から電気的に絶縁されるように設けられ、
該第1の工程の前に注入(11)によって、または、該第5の工程の後に該導電層(8)の材料からドーパントを拡散(110)することによって、ソースおよびドレイン用のドーピングされた領域が形成される、方法。 - シリコンの半導体ボディまたは半導体層が用いられ、
前記第5の工程において、シリサイド化された金属の少なくとも1つの膜が、導電層として形成される、請求項12に記載の方法。 - コバルトシリサイドの膜が、前記第5の工程において形成される、請求項13に記載の方法。
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