JP2000164736A - 不揮発性半導体メモリ及びその製造方法 - Google Patents
不揮発性半導体メモリ及びその製造方法Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【課題】 必要な実効チャネル長を確保しながら、ゲー
ト長を可能な限り小さくすることを可能としたメモリセ
ル構造を持つ不揮発性半導体メモリを提供する。 【解決手段】 シリコン基板１に、互いに離隔して形成
されたソース領域８及びドレイン領域９と、これらの間
のチャネル領域１０上にトンネル酸化膜３を介して形成
された浮遊ゲート４、更に層間絶縁膜５を介して形成さ
れた制御ゲート６を有し、ドレイン領域９の近傍でホッ
トエレクトロンを生成して浮遊ゲート４に注入する書き
込み動作を有する不揮発性半導体メモリセルであり、ド
レイン領域９は、制御ゲート６に整合されたイオン注入
により形成され、ソース領域８は、制御ゲート６と側壁
絶縁膜７に整合されたイオン注入により形成される。ド
レイン領域９と浮遊ゲート４の重なりｙｄは、ソース領
域８と浮遊ゲート４の重なりｙｓより大きく設定され
る。
ト長を可能な限り小さくすることを可能としたメモリセ
ル構造を持つ不揮発性半導体メモリを提供する。 【解決手段】 シリコン基板１に、互いに離隔して形成
されたソース領域８及びドレイン領域９と、これらの間
のチャネル領域１０上にトンネル酸化膜３を介して形成
された浮遊ゲート４、更に層間絶縁膜５を介して形成さ
れた制御ゲート６を有し、ドレイン領域９の近傍でホッ
トエレクトロンを生成して浮遊ゲート４に注入する書き
込み動作を有する不揮発性半導体メモリセルであり、ド
レイン領域９は、制御ゲート６に整合されたイオン注入
により形成され、ソース領域８は、制御ゲート６と側壁
絶縁膜７に整合されたイオン注入により形成される。ド
レイン領域９と浮遊ゲート４の重なりｙｄは、ソース領
域８と浮遊ゲート４の重なりｙｓより大きく設定され
る。
Description
【０００１】
【発明の属する技術分野】この発明は、電気的書き換え
可能な不揮発性半導体メモリに係り、特にホットエレク
トロン注入による書き込みが行われるＮＯＲ型等のフラ
ッシュＥＥＰＲＯＭに有用なメモリセル構造とその製造
方法に関する。
可能な不揮発性半導体メモリに係り、特にホットエレク
トロン注入による書き込みが行われるＮＯＲ型等のフラ
ッシュＥＥＰＲＯＭに有用なメモリセル構造とその製造
方法に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭのメモリセルには通常、半
導体基板に絶縁膜を介して浮遊ゲートと制御ゲートを積
層したＦＥＴＭＯＳ構造が用いられる。各種ＥＥＰＲＯ
Ｍのうち、ＮＯＲ型フラッシュメモリセルでは通常、ホ
ットエレクトロン注入が利用される。即ち、書き込みモ
ードでは、メモリセルが順バイアスされて大きなチャネ
ル電流が流れる状態に設定される。これによりドレイン
近傍のピンチオフ領域でホットエレクトロンが生成さ
れ、これが浮遊ゲートに注入される。消去動作は例え
ば、浮遊ゲートに蓄積された電子をFowler-Nordheimト
ンネル電流機構によりソース側に放出させることにより
行われる。
導体基板に絶縁膜を介して浮遊ゲートと制御ゲートを積
層したＦＥＴＭＯＳ構造が用いられる。各種ＥＥＰＲＯ
Ｍのうち、ＮＯＲ型フラッシュメモリセルでは通常、ホ
ットエレクトロン注入が利用される。即ち、書き込みモ
ードでは、メモリセルが順バイアスされて大きなチャネ
ル電流が流れる状態に設定される。これによりドレイン
近傍のピンチオフ領域でホットエレクトロンが生成さ
れ、これが浮遊ゲートに注入される。消去動作は例え
ば、浮遊ゲートに蓄積された電子をFowler-Nordheimト
ンネル電流機構によりソース側に放出させることにより
行われる。
【０００３】この様なホットエレクトロン注入型のメモ
リセルでは、書き込みや消去特性の最適化のために、ソ
ース及びドレイン領域について、拡散距離や不純物濃
度、浮遊ゲートとの重なり（オーバーラップ）等を最適
設定することが必要である。例えば、浮遊ゲートに蓄積
された電子をソース側に放出させるという消去動作を行
うメモリセルの場合であれば、ソース領域については、
浮遊ゲートとの間で大きな重なりが必要となる。また、
書き込み時には大きなチャネル電流が流れるため、ソー
ス抵抗が十分に低いことが必要であり、このためにソー
ス領域はドレイン領域より深く且つ高濃度であることが
望まれる。また、書き込み動作の繰り返しにより、ドレ
イン近傍のゲート絶縁膜に電子がトラップされると、ド
レイン側にオフセットが生じ、メモリセルの書き込み効
率の低下や駆動力の低下を引き起こす。これを防止する
ためには、ドレイン領域についても、ソース領域ほどで
はないが、浮遊ゲートとの重なりを必要とする。
リセルでは、書き込みや消去特性の最適化のために、ソ
ース及びドレイン領域について、拡散距離や不純物濃
度、浮遊ゲートとの重なり（オーバーラップ）等を最適
設定することが必要である。例えば、浮遊ゲートに蓄積
された電子をソース側に放出させるという消去動作を行
うメモリセルの場合であれば、ソース領域については、
浮遊ゲートとの間で大きな重なりが必要となる。また、
書き込み時には大きなチャネル電流が流れるため、ソー
ス抵抗が十分に低いことが必要であり、このためにソー
ス領域はドレイン領域より深く且つ高濃度であることが
望まれる。また、書き込み動作の繰り返しにより、ドレ
イン近傍のゲート絶縁膜に電子がトラップされると、ド
レイン側にオフセットが生じ、メモリセルの書き込み効
率の低下や駆動力の低下を引き起こす。これを防止する
ためには、ドレイン領域についても、ソース領域ほどで
はないが、浮遊ゲートとの重なりを必要とする。
【０００４】一方、ホットエレクトロン注入型の不揮発
性メモリセルについて、ドレイン領域の浮遊ゲートとの
重なりを大きくする構造も提案されている（例えば、特
開平５−３４３７０１号公報、特開平６−２５２４１４
号公報参照）。
性メモリセルについて、ドレイン領域の浮遊ゲートとの
重なりを大きくする構造も提案されている（例えば、特
開平５−３４３７０１号公報、特開平６−２５２４１４
号公報参照）。
【０００５】また、ホットエレクトロン注入方式ではな
く、ドレイン領域と浮遊ゲートの間でのトンネル電流に
よる電子注入及び電子放出を行う不揮発性メモリもあ
る。この種のメモリセルの場合には、ドレイン領域の浮
遊ゲートとの重なりを、ソース側に電子を放出させる場
合のソース領域並に大きくした非対称構造とすることが
有効である（例えば、特開平５−３６９９０号公報参
照）。また、順バイアス状態でのチャネル電流により生
成されるホットエレクトロンを利用する方式ではない
が、アバランシェにより生成されるホットエレクトロン
を利用するメモリセルについて、同様にドレイン領域の
浮遊ゲートとの重なりを大きくとる提案もある（特開平
５−５５５９９号公報参照）。
く、ドレイン領域と浮遊ゲートの間でのトンネル電流に
よる電子注入及び電子放出を行う不揮発性メモリもあ
る。この種のメモリセルの場合には、ドレイン領域の浮
遊ゲートとの重なりを、ソース側に電子を放出させる場
合のソース領域並に大きくした非対称構造とすることが
有効である（例えば、特開平５−３６９９０号公報参
照）。また、順バイアス状態でのチャネル電流により生
成されるホットエレクトロンを利用する方式ではない
が、アバランシェにより生成されるホットエレクトロン
を利用するメモリセルについて、同様にドレイン領域の
浮遊ゲートとの重なりを大きくとる提案もある（特開平
５−５５５９９号公報参照）。
【０００６】
【発明が解決しようとする課題】以上のように、ホット
エレクトロン注入に代表されるドレイン領域側からの電
子注入を利用する従来の不揮発性メモリセルでは、ソー
ス、ドレイン領域にそれぞれ浮遊ゲートとの重なりが必
要である。また、種々の観点から、浮遊ゲートとソース
及びドレイン領域との関係を非対称構造とすることも提
案されている。しかし、近年の半導体の微細化技術の進
歩は著しく、この微細化技術を用いて高集積化ＥＥＰＲ
ＯＭを実現しようとすると、ソース、ドレイン領域と浮
遊ゲートの重なりを大きくとった場合に、実効チャネル
長を確保できなくなる事態が生じる。また実効チャネル
長Ｌｅｆｆをある程度維持しようとすると、ソース、ド
レイン領域と浮遊ゲートとの重なり分だけゲート長Ｌが
長くなり、メモリセルサイズを縮小することが難しくな
る。
エレクトロン注入に代表されるドレイン領域側からの電
子注入を利用する従来の不揮発性メモリセルでは、ソー
ス、ドレイン領域にそれぞれ浮遊ゲートとの重なりが必
要である。また、種々の観点から、浮遊ゲートとソース
及びドレイン領域との関係を非対称構造とすることも提
案されている。しかし、近年の半導体の微細化技術の進
歩は著しく、この微細化技術を用いて高集積化ＥＥＰＲ
ＯＭを実現しようとすると、ソース、ドレイン領域と浮
遊ゲートの重なりを大きくとった場合に、実効チャネル
長を確保できなくなる事態が生じる。また実効チャネル
長Ｌｅｆｆをある程度維持しようとすると、ソース、ド
レイン領域と浮遊ゲートとの重なり分だけゲート長Ｌが
長くなり、メモリセルサイズを縮小することが難しくな
る。
【０００７】この発明は、必要な実効チャネル長を確保
しながら、ゲート長を可能な限り小さくすることを可能
としたメモリセル構造を持つ不揮発性半導体メモリとそ
の製造方法を提供することを目的とする。
しながら、ゲート長を可能な限り小さくすることを可能
としたメモリセル構造を持つ不揮発性半導体メモリとそ
の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】この発明は、半導体基板
と、この半導体基板に互いに離隔して形成されたソース
及びドレイン領域と、これらソース及びドレイン領域の
間のチャネル領域上に形成された電荷蓄積部及び制御ゲ
ートとを備え、前記ドレイン領域近傍でホットエレクト
ロンを生成して前記電荷蓄積部に注入する書き込み動作
を有する不揮発性半導体メモリにおいて、少なくとも前
記ソース領域は、前記制御ゲートの側面に設けられた側
壁に自己整合された不純物導入により形成され、且つ前
記ドレイン領域と前記電荷蓄積部の重なりが、前記ソー
ス領域と前記電荷蓄積部の重なり以上に設定されている
ことを特徴とする。
と、この半導体基板に互いに離隔して形成されたソース
及びドレイン領域と、これらソース及びドレイン領域の
間のチャネル領域上に形成された電荷蓄積部及び制御ゲ
ートとを備え、前記ドレイン領域近傍でホットエレクト
ロンを生成して前記電荷蓄積部に注入する書き込み動作
を有する不揮発性半導体メモリにおいて、少なくとも前
記ソース領域は、前記制御ゲートの側面に設けられた側
壁に自己整合された不純物導入により形成され、且つ前
記ドレイン領域と前記電荷蓄積部の重なりが、前記ソー
ス領域と前記電荷蓄積部の重なり以上に設定されている
ことを特徴とする。
【０００９】この発明において、前記電荷蓄積部は例え
ば、前記チャネル領域と前記制御ゲートとの間に絶縁膜
を介して形成された浮遊ゲートであり、消去動作はその
浮遊ゲートに保持された電子を前記チャネル領域に放出
させることにより行われる。この発明において、前記電
荷蓄積部は例えば、前記チャネル領域と前記制御ゲート
との間に形成された絶縁膜のトラップ準位であり、消去
動作はそのトラップ準位に保持された電子を前記ドレイ
ン領域近傍で生成されたホールの注入により中和するこ
とにより行われる。この発明において好ましくは、ソー
ス領域の不純物ドーズ量がドレイン領域のそれより大き
いものとする。またこの発明において好ましくは、ソー
ス領域の接合深さがドレイン領域のそれより深いものと
する。
ば、前記チャネル領域と前記制御ゲートとの間に絶縁膜
を介して形成された浮遊ゲートであり、消去動作はその
浮遊ゲートに保持された電子を前記チャネル領域に放出
させることにより行われる。この発明において、前記電
荷蓄積部は例えば、前記チャネル領域と前記制御ゲート
との間に形成された絶縁膜のトラップ準位であり、消去
動作はそのトラップ準位に保持された電子を前記ドレイ
ン領域近傍で生成されたホールの注入により中和するこ
とにより行われる。この発明において好ましくは、ソー
ス領域の不純物ドーズ量がドレイン領域のそれより大き
いものとする。またこの発明において好ましくは、ソー
ス領域の接合深さがドレイン領域のそれより深いものと
する。
【００１０】この発明に係る不揮発性半導体メモリの製
造方法は、半導体基板上に電荷蓄積部を介して制御ゲー
トを形成する工程と、前記半導体基板の前記制御ゲート
の一方のエッジの外側にそのエッジに整合された不純物
導入を行ってドレイン領域を形成する工程と、前記制御
ゲートの側面に側壁絶縁膜を形成する工程と、前記半導
体基板の前記側壁絶縁膜の外側にその側壁絶縁膜に整合
された不純物導入を行ってソース領域を形成する工程と
を有することを特徴とする。
造方法は、半導体基板上に電荷蓄積部を介して制御ゲー
トを形成する工程と、前記半導体基板の前記制御ゲート
の一方のエッジの外側にそのエッジに整合された不純物
導入を行ってドレイン領域を形成する工程と、前記制御
ゲートの側面に側壁絶縁膜を形成する工程と、前記半導
体基板の前記側壁絶縁膜の外側にその側壁絶縁膜に整合
された不純物導入を行ってソース領域を形成する工程と
を有することを特徴とする。
【００１１】この発明に係る不揮発性半導体メモリの製
造方法はまた、半導体基板に、トンネル絶縁膜を介して
浮遊ゲート材料膜を堆積する工程と、前記浮遊ゲート材
料膜上に層間絶縁膜を介して制御ゲート材料膜を堆積す
る工程と、前記制御ゲート材料膜及び浮遊ゲート材料膜
を順次パターニングして制御ゲート及び浮遊ゲートを形
成する工程と、前記半導体基板の前記制御ゲートの一方
のエッジの外側にそのエッジに整合された不純物導入を
行ってドレイン領域を形成する工程と、前記制御ゲート
及び前記浮遊ゲートの側面に側壁絶縁膜を形成する工程
と、前記半導体基板の前記側壁絶縁膜の外側にその側壁
絶縁膜に整合された不純物導入を行ってソース領域を形
成する工程とを有することを特徴とする。
造方法はまた、半導体基板に、トンネル絶縁膜を介して
浮遊ゲート材料膜を堆積する工程と、前記浮遊ゲート材
料膜上に層間絶縁膜を介して制御ゲート材料膜を堆積す
る工程と、前記制御ゲート材料膜及び浮遊ゲート材料膜
を順次パターニングして制御ゲート及び浮遊ゲートを形
成する工程と、前記半導体基板の前記制御ゲートの一方
のエッジの外側にそのエッジに整合された不純物導入を
行ってドレイン領域を形成する工程と、前記制御ゲート
及び前記浮遊ゲートの側面に側壁絶縁膜を形成する工程
と、前記半導体基板の前記側壁絶縁膜の外側にその側壁
絶縁膜に整合された不純物導入を行ってソース領域を形
成する工程とを有することを特徴とする。
【００１２】この発明に係る不揮発性半導体メモリの製
造方法はまた、半導体基板上に電荷蓄積部を介して制御
ゲートを形成する工程と、前記制御ゲートの側面に第１
の側壁絶縁膜を形成する工程と、前記半導体基板の前記
第１の側壁絶縁膜の外側にその第１の側壁絶縁膜に自己
整合された不純物導入を行ってドレイン領域を形成する
工程と、前記第１の側壁絶縁膜の側面に第２の側壁絶縁
膜を形成する工程と、前記半導体基板の前記第２の側壁
絶縁膜の外側にその第２の側壁絶縁膜に自己整合された
不純物導入を行ってソース領域を形成する工程と、を有
することを特徴とする。
造方法はまた、半導体基板上に電荷蓄積部を介して制御
ゲートを形成する工程と、前記制御ゲートの側面に第１
の側壁絶縁膜を形成する工程と、前記半導体基板の前記
第１の側壁絶縁膜の外側にその第１の側壁絶縁膜に自己
整合された不純物導入を行ってドレイン領域を形成する
工程と、前記第１の側壁絶縁膜の側面に第２の側壁絶縁
膜を形成する工程と、前記半導体基板の前記第２の側壁
絶縁膜の外側にその第２の側壁絶縁膜に自己整合された
不純物導入を行ってソース領域を形成する工程と、を有
することを特徴とする。
【００１３】この発明に係る不揮発性半導体メモリの製
造方法は更に、半導体基板に、トンネル絶縁膜を介して
浮遊ゲート材料膜を堆積する工程と、前記浮遊ゲート材
料膜上に層間絶縁膜を介して制御ゲート材料膜を堆積す
る工程と、前記制御ゲート材料膜及び浮遊ゲート材料膜
を順次パターニングして制御ゲート及び浮遊ゲートを形
成する工程と、前記制御ゲート及び前記浮遊ゲートの側
面に第１の側壁絶縁膜を形成する工程と、前記半導体基
板の前記第１の側壁絶縁膜の外側にその第１の側壁絶縁
膜に自己整合された不純物導入を行ってドレイン領域を
形成する工程と、前記第１の側壁絶縁膜の側面に第２の
側壁絶縁膜を形成する工程と、前記半導体基板の前記第
２の側壁絶縁膜の外側にその第２の側壁絶縁膜に自己整
合された不純物導入を行ってソース領域を形成する工程
と、を有することを特徴とする。
造方法は更に、半導体基板に、トンネル絶縁膜を介して
浮遊ゲート材料膜を堆積する工程と、前記浮遊ゲート材
料膜上に層間絶縁膜を介して制御ゲート材料膜を堆積す
る工程と、前記制御ゲート材料膜及び浮遊ゲート材料膜
を順次パターニングして制御ゲート及び浮遊ゲートを形
成する工程と、前記制御ゲート及び前記浮遊ゲートの側
面に第１の側壁絶縁膜を形成する工程と、前記半導体基
板の前記第１の側壁絶縁膜の外側にその第１の側壁絶縁
膜に自己整合された不純物導入を行ってドレイン領域を
形成する工程と、前記第１の側壁絶縁膜の側面に第２の
側壁絶縁膜を形成する工程と、前記半導体基板の前記第
２の側壁絶縁膜の外側にその第２の側壁絶縁膜に自己整
合された不純物導入を行ってソース領域を形成する工程
と、を有することを特徴とする。
【００１４】この発明の方法において好ましくは、ソー
ス領域の不純物ドーズ量をドレイン領域のそれより大き
く設定する。またこの発明の方法において好ましくは、
ソース領域の不純物導入をドレイン領域のそれより深く
設定する。
ス領域の不純物ドーズ量をドレイン領域のそれより大き
く設定する。またこの発明の方法において好ましくは、
ソース領域の不純物導入をドレイン領域のそれより深く
設定する。
【００１５】この発明によるメモリセルでは、ソース領
域のチャネル領域側端部が制御ゲートの側壁絶縁膜によ
り規定され、ドレイン領域のチャネル領域側端部が制御
ゲートのエッジ、或いは制御ゲート側面の薄い側壁絶縁
膜の外側により規定される。従って、ソース領域と電荷
蓄積層（代表的には、浮遊ゲート）との重なりは、オフ
セットが生じない必要最小限のものとし、ドレイン領域
の浮遊ゲートとの重なりをそれより大きくした非対称メ
モリセル構造が得られる。これにより、必要な実効チャ
ネル長を確保しながら、ゲート長を小さくすることがで
きる。
域のチャネル領域側端部が制御ゲートの側壁絶縁膜によ
り規定され、ドレイン領域のチャネル領域側端部が制御
ゲートのエッジ、或いは制御ゲート側面の薄い側壁絶縁
膜の外側により規定される。従って、ソース領域と電荷
蓄積層（代表的には、浮遊ゲート）との重なりは、オフ
セットが生じない必要最小限のものとし、ドレイン領域
の浮遊ゲートとの重なりをそれより大きくした非対称メ
モリセル構造が得られる。これにより、必要な実効チャ
ネル長を確保しながら、ゲート長を小さくすることがで
きる。
【００１６】ここで、ソース領域と浮遊ゲートの重なり
を小さくすると、ソース領域に電子放出させる従来の消
去動作では、消去効率が悪くなる。しかしこれについて
は、浮遊ゲートの電子をチャネル領域全面に放出させる
消去動作を利用すれば、問題ない。また、大きなチャネ
ル電流を流す書き込み動作では、ソース領域の抵抗が十
分低いことが注入効率にとって重要である。従ってこの
発明では好ましくはソース領域の不純物ドーズ量をドレ
イン領域のそれより大きくし、またソース領域の接合深
さをドレイン領域のそれより深くする。これにより、小
さなソース抵抗を実現して、高い書き込み注入効率を得
ることができる。
を小さくすると、ソース領域に電子放出させる従来の消
去動作では、消去効率が悪くなる。しかしこれについて
は、浮遊ゲートの電子をチャネル領域全面に放出させる
消去動作を利用すれば、問題ない。また、大きなチャネ
ル電流を流す書き込み動作では、ソース領域の抵抗が十
分低いことが注入効率にとって重要である。従ってこの
発明では好ましくはソース領域の不純物ドーズ量をドレ
イン領域のそれより大きくし、またソース領域の接合深
さをドレイン領域のそれより深くする。これにより、小
さなソース抵抗を実現して、高い書き込み注入効率を得
ることができる。
【００１７】また、ホットエレクトロンが注入される電
荷蓄積層が絶縁膜中のトラップ準位であるメモリセルの
場合には、消去動作はそのトラップ準位に保持された電
子をドレイン領域にトンネリングにより引き抜いてもよ
いし、より好ましくは、トラップ準位に保持された電子
をドレイン領域近傍で生成されたホールの注入により中
和する、という動作にすればよい。
荷蓄積層が絶縁膜中のトラップ準位であるメモリセルの
場合には、消去動作はそのトラップ準位に保持された電
子をドレイン領域にトンネリングにより引き抜いてもよ
いし、より好ましくは、トラップ準位に保持された電子
をドレイン領域近傍で生成されたホールの注入により中
和する、という動作にすればよい。
【００１８】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の実施の形態に
よるメモリセル構造を示す。シリコン基板１のメモリセ
ル領域にはｐ型ウェル２が形成されている。このｐ型ウ
ェル２にトンネル絶縁膜として熱酸化によるシリコン酸
化膜３が形成され、この上に浮遊ゲート４が形成されて
いる。浮遊ゲート４の上には更に層間絶縁膜５を介して
制御ゲート６が形成されている。制御ゲート６と浮遊ゲ
ート４は、ゲート長方向に関し同じサイズにパターン形
成されている。
の実施例を説明する。図１は、この発明の実施の形態に
よるメモリセル構造を示す。シリコン基板１のメモリセ
ル領域にはｐ型ウェル２が形成されている。このｐ型ウ
ェル２にトンネル絶縁膜として熱酸化によるシリコン酸
化膜３が形成され、この上に浮遊ゲート４が形成されて
いる。浮遊ゲート４の上には更に層間絶縁膜５を介して
制御ゲート６が形成されている。制御ゲート６と浮遊ゲ
ート４は、ゲート長方向に関し同じサイズにパターン形
成されている。
【００１９】ｎ+型のソース領域８とドレイン領域９
は、別々のイオン注入工程により作られている。即ち、
ドレイン領域９は、制御ゲート６の右側のエッジに自己
整合されたイオン注入によって形成されている。浮遊ゲ
ート４及び制御ゲート６の側面には側壁絶縁膜７が形成
され、ソース領域８は、この側壁絶縁膜７の左側の側面
に自己整合されたイオン注入により形成されている。
は、別々のイオン注入工程により作られている。即ち、
ドレイン領域９は、制御ゲート６の右側のエッジに自己
整合されたイオン注入によって形成されている。浮遊ゲ
ート４及び制御ゲート６の側面には側壁絶縁膜７が形成
され、ソース領域８は、この側壁絶縁膜７の左側の側面
に自己整合されたイオン注入により形成されている。
【００２０】ソース，ドレイン領域８，９は、イオン注
入後の熱処理による不純物再拡散により、浮遊ゲート４
との重なりが生じているが、側壁絶縁膜７の有無に応じ
て非対称構造となっている。即ち、ソース領域８のチャ
ネル領域１０側の端部は、側壁絶縁膜７のエッジによっ
て決定され、浮遊ゲート４との重なりはｙｓとなる。ド
レイン領域９のチャネル領域１０側の端部は、制御ゲー
ト６のエッジによって決定され、浮遊ゲート４との重な
りはｙｄ（＞ｙｓ）となる。図に示したように、ゲート
長をＬとして、実効チャネル長Ｌｅｆｆは、Ｌｅｆｆ＝
Ｌ−（ｙｓ＋ｙｄ）である。ソース領域８側の重なりｙ
ｄは、オフセットが生じない範囲で最小限の値に設定さ
れている。ソース領域８とドレイン領域９とは不純物ド
ーズ量も異なる。即ち、ソース領域８のドーズ量がドレ
イン領域９のそれより大きく設定される。この結果、ソ
ース領域８の拡散深さ（接合深さ）ｘｊｓは、ドレイン
領域９の拡散深さ（接合深さ）ｘｊｄに対して、ｘｊｓ
＞ｘｊｄなる関係になる。
入後の熱処理による不純物再拡散により、浮遊ゲート４
との重なりが生じているが、側壁絶縁膜７の有無に応じ
て非対称構造となっている。即ち、ソース領域８のチャ
ネル領域１０側の端部は、側壁絶縁膜７のエッジによっ
て決定され、浮遊ゲート４との重なりはｙｓとなる。ド
レイン領域９のチャネル領域１０側の端部は、制御ゲー
ト６のエッジによって決定され、浮遊ゲート４との重な
りはｙｄ（＞ｙｓ）となる。図に示したように、ゲート
長をＬとして、実効チャネル長Ｌｅｆｆは、Ｌｅｆｆ＝
Ｌ−（ｙｓ＋ｙｄ）である。ソース領域８側の重なりｙ
ｄは、オフセットが生じない範囲で最小限の値に設定さ
れている。ソース領域８とドレイン領域９とは不純物ド
ーズ量も異なる。即ち、ソース領域８のドーズ量がドレ
イン領域９のそれより大きく設定される。この結果、ソ
ース領域８の拡散深さ（接合深さ）ｘｊｓは、ドレイン
領域９の拡散深さ（接合深さ）ｘｊｄに対して、ｘｊｓ
＞ｘｊｄなる関係になる。
【００２１】この実施の形態のメモリセルの製造工程
を、図２Ａ〜図２Ｆを参照して説明する。図２Ａに示す
ように、ｐ型ウェル２が形成された基板１に、熱酸化に
よりトンネル酸化膜３を形成する。このトンネル酸化膜
３の上に、浮遊ゲート材料膜である第１層多結晶シリコ
ン膜４0、層間絶縁膜５及び制御ゲート材料膜である第
２層多結晶シリコン膜６0を順次堆積する。
を、図２Ａ〜図２Ｆを参照して説明する。図２Ａに示す
ように、ｐ型ウェル２が形成された基板１に、熱酸化に
よりトンネル酸化膜３を形成する。このトンネル酸化膜
３の上に、浮遊ゲート材料膜である第１層多結晶シリコ
ン膜４0、層間絶縁膜５及び制御ゲート材料膜である第
２層多結晶シリコン膜６0を順次堆積する。
【００２２】次いで、周知のリソグラフィ工程とＲＩＥ
工程により、多結晶シリコン膜６0、層間絶縁膜５、多
結晶シリコン膜４0を順次エッチングして、図２Ｂに示
すように、同じ幅で制御ゲート６と浮遊ゲート４をパタ
ーン形成する。但し、制御ゲート６をワード線として複
数のメモリセルに対して連続的に配設する場合には、図
に直交する方向について、制御ゲート材料膜６0の堆積
前に、浮遊ゲート材料膜４0を予め分離しておく。
工程により、多結晶シリコン膜６0、層間絶縁膜５、多
結晶シリコン膜４0を順次エッチングして、図２Ｂに示
すように、同じ幅で制御ゲート６と浮遊ゲート４をパタ
ーン形成する。但し、制御ゲート６をワード線として複
数のメモリセルに対して連続的に配設する場合には、図
に直交する方向について、制御ゲート材料膜６0の堆積
前に、浮遊ゲート材料膜４0を予め分離しておく。
【００２３】その後、後酸化を行って、制御ゲート６、
浮遊ゲート４の露出面及び基板１の表面に酸化膜１３を
形成した後、リソグラフィ工程により、図２Ｃに示すよ
うにソース領域側を覆うレジストパターン１１を形成す
る。そして、砒素をイオン注入して、制御ゲート６に自
己整合されたｎ+型ドレイン領域９を形成する。但し、
この段階でドレイン領域９の不純物は未だ活性化されて
いない。砒素のドーズ量は例えば、２Ｅ１５／ｃｍ2と
する。
浮遊ゲート４の露出面及び基板１の表面に酸化膜１３を
形成した後、リソグラフィ工程により、図２Ｃに示すよ
うにソース領域側を覆うレジストパターン１１を形成す
る。そして、砒素をイオン注入して、制御ゲート６に自
己整合されたｎ+型ドレイン領域９を形成する。但し、
この段階でドレイン領域９の不純物は未だ活性化されて
いない。砒素のドーズ量は例えば、２Ｅ１５／ｃｍ2と
する。
【００２４】続いて、ＬＰ−ＣＶＤ法により７０ｎｍ程
度の例えばシリコン酸化膜を堆積し、これをＲＩＥによ
りエッチバックして、図２Ｄに示すように、浮遊ゲート
４及び制御ゲート６の側面に厚み７０ｎｍの側壁絶縁膜
７を形成する。
度の例えばシリコン酸化膜を堆積し、これをＲＩＥによ
りエッチバックして、図２Ｄに示すように、浮遊ゲート
４及び制御ゲート６の側面に厚み７０ｎｍの側壁絶縁膜
７を形成する。
【００２５】次に、再度リソグラフィ工程を行って、図
２Ｅに示すように、ドレイン領域９側を覆うレジストパ
ターン１２を形成する。そして、砒素をイオン注入し
て、側壁絶縁膜７に自己整合されたｎ+型ソース領域８
を形成する。このとき、砒素のドーズ量は例えば、５Ｅ
１５／ｃｍ2とする。
２Ｅに示すように、ドレイン領域９側を覆うレジストパ
ターン１２を形成する。そして、砒素をイオン注入し
て、側壁絶縁膜７に自己整合されたｎ+型ソース領域８
を形成する。このとき、砒素のドーズ量は例えば、５Ｅ
１５／ｃｍ2とする。
【００２６】最後に、ソース及びドレイン領域８，９の
不純物の再拡散と活性化の熱処理を行う。これにより、
図２Ｆに示すように、ソース領域８は、浮遊ゲート４に
僅かに重なり、これに比べてドレイン領域９は、側壁絶
縁膜７の膜厚分大きく浮遊ゲート４に重なった状態とな
る。
不純物の再拡散と活性化の熱処理を行う。これにより、
図２Ｆに示すように、ソース領域８は、浮遊ゲート４に
僅かに重なり、これに比べてドレイン領域９は、側壁絶
縁膜７の膜厚分大きく浮遊ゲート４に重なった状態とな
る。
【００２７】具体的に、砒素の横方向拡散長が約８０ｎ
ｍとなる熱拡散工程を行ったとして、ドレイン領域９と
浮遊ゲート４の重なりｙｄは、およそｙｄ＝８０ｎｍと
なり、ソース領域８と浮遊ゲート４との重なりｙｓは、
およそｙｓ＝１０ｎｍとなる。実際には、ドレイン領域
９が、側壁絶縁膜７の形成工程の熱履歴を受ける分、拡
散長は大きくなるが、これは無視している。
ｍとなる熱拡散工程を行ったとして、ドレイン領域９と
浮遊ゲート４の重なりｙｄは、およそｙｄ＝８０ｎｍと
なり、ソース領域８と浮遊ゲート４との重なりｙｓは、
およそｙｓ＝１０ｎｍとなる。実際には、ドレイン領域
９が、側壁絶縁膜７の形成工程の熱履歴を受ける分、拡
散長は大きくなるが、これは無視している。
【００２８】従ってこの実施の形態によると、実効チャ
ネル長Ｌｅｆｆ＝１５０ｎｍのメモリセルを作る場合、
必要なゲート長Ｌはおよそ、Ｌ＝１５０＋８０＋１０＝
２４０ｎｍとなる。ソース、ドレイン双方に８０ｎｍの
浮遊ゲートとの重なりをとった場合には、必要なゲート
長が３１０ｎｍとなるから、この実施の形態によりメモ
リセルサイズを効果的に小さくすることができる。
ネル長Ｌｅｆｆ＝１５０ｎｍのメモリセルを作る場合、
必要なゲート長Ｌはおよそ、Ｌ＝１５０＋８０＋１０＝
２４０ｎｍとなる。ソース、ドレイン双方に８０ｎｍの
浮遊ゲートとの重なりをとった場合には、必要なゲート
長が３１０ｎｍとなるから、この実施の形態によりメモ
リセルサイズを効果的に小さくすることができる。
【００２９】この実施の形態によるメモリセルの書き込
みモードでは、ソース領域８を低電位（例えば接地電
位）とし、制御ゲート６とドレイン領域９に正の高電位
を印加して大きなチャネル電流を流す。これにより、ド
レイン領域９の近傍のピンチオフ領域で生成されたホッ
トエレクトロンが浮遊ゲート４に注入され、しきい値の
高い状態になる。消去モードでは、制御ゲート６を低電
位（例えば、接地）とし、ｐ型ウェル２に正の高電位を
印加する。これにより、浮遊ゲート４の電子はチャネル
領域１０の全面に放出される。
みモードでは、ソース領域８を低電位（例えば接地電
位）とし、制御ゲート６とドレイン領域９に正の高電位
を印加して大きなチャネル電流を流す。これにより、ド
レイン領域９の近傍のピンチオフ領域で生成されたホッ
トエレクトロンが浮遊ゲート４に注入され、しきい値の
高い状態になる。消去モードでは、制御ゲート６を低電
位（例えば、接地）とし、ｐ型ウェル２に正の高電位を
印加する。これにより、浮遊ゲート４の電子はチャネル
領域１０の全面に放出される。
【００３０】この実施の形態では、ドレイン領域９と浮
遊ゲート４の重なりをソース領域８と浮遊ゲート４の重
なりより大きく確保しており、その結果書き込み動作で
は高い電子注入効率が得られ、またドレインエッジでの
電子トラップ等によるオフセットを防止することができ
る。また書き込み動作では、大きなチャネル電流が流れ
るが、ソース領域８はドレイン領域９に比べて高ドーズ
量で深く拡散形成されて、低抵抗となっている。従っ
て、ソース抵抗による基板バイアス効果は小さく抑えら
れており、これも注入効率向上に寄与している。
遊ゲート４の重なりをソース領域８と浮遊ゲート４の重
なりより大きく確保しており、その結果書き込み動作で
は高い電子注入効率が得られ、またドレインエッジでの
電子トラップ等によるオフセットを防止することができ
る。また書き込み動作では、大きなチャネル電流が流れ
るが、ソース領域８はドレイン領域９に比べて高ドーズ
量で深く拡散形成されて、低抵抗となっている。従っ
て、ソース抵抗による基板バイアス効果は小さく抑えら
れており、これも注入効率向上に寄与している。
【００３１】またこの実施の形態の場合、ソース領域８
と浮遊ゲート４の重なりは、オフセットの生じない範囲
で最小限に抑えられているが、消去動作は浮遊ゲート４
からソース領域８への電子放出ではなく、チャネル領域
全面への電子放出を利用しているから、消去効率も十分
高いものとなる。更に、ドレイン領域９を浮遊ゲート４
とオーバーラップさせているとはいえ、その重なりは、
制御ゲート６に自己整合されたイオン注入と、その後の
熱工程により制御されて、無用に大きな重なりとはなら
ない。ソース領域８も制御ゲート６と側壁絶縁膜７に自
己整合されて形成されている。従って、短チャネル効果
を抑制するに十分な実効チャネル長Ｌｅｆｆを確保しな
がら、ゲート長Ｌを小さいものとすることができ、メモ
リセルサイズの微細化が可能である。
と浮遊ゲート４の重なりは、オフセットの生じない範囲
で最小限に抑えられているが、消去動作は浮遊ゲート４
からソース領域８への電子放出ではなく、チャネル領域
全面への電子放出を利用しているから、消去効率も十分
高いものとなる。更に、ドレイン領域９を浮遊ゲート４
とオーバーラップさせているとはいえ、その重なりは、
制御ゲート６に自己整合されたイオン注入と、その後の
熱工程により制御されて、無用に大きな重なりとはなら
ない。ソース領域８も制御ゲート６と側壁絶縁膜７に自
己整合されて形成されている。従って、短チャネル効果
を抑制するに十分な実効チャネル長Ｌｅｆｆを確保しな
がら、ゲート長Ｌを小さいものとすることができ、メモ
リセルサイズの微細化が可能である。
【００３２】図３は、この発明の別の実施の形態による
不揮発性半導体メモリセル構造を示す。図１と対応する
部分には、図１と同一符号を付してある。この実施の形
態では、ゲート構造が先の実施の形態と異なり、浮遊ゲ
ート４及び層間絶縁膜５は形成されておらず、制御ゲー
ト６下の絶縁膜２０が、シリコン酸化膜（トンネル酸化
膜）２１、シリコン窒化膜２２及びシリコン酸化膜２３
の３層構造となっている。これらの積層構造絶縁膜２０
のシリコン酸化膜２１とシリコン窒化膜２２の間にある
界面準位が電子をトラップする電荷蓄積部として機能す
る。
不揮発性半導体メモリセル構造を示す。図１と対応する
部分には、図１と同一符号を付してある。この実施の形
態では、ゲート構造が先の実施の形態と異なり、浮遊ゲ
ート４及び層間絶縁膜５は形成されておらず、制御ゲー
ト６下の絶縁膜２０が、シリコン酸化膜（トンネル酸化
膜）２１、シリコン窒化膜２２及びシリコン酸化膜２３
の３層構造となっている。これらの積層構造絶縁膜２０
のシリコン酸化膜２１とシリコン窒化膜２２の間にある
界面準位が電子をトラップする電荷蓄積部として機能す
る。
【００３３】この実施の形態の場合も、次の（１）〜
（３）は、先の実施の形態と同じである。 （１）ソース領域８は、制御ゲート６と側壁絶縁膜７に
自己整合されたイオン注入により形成され、ドレイン領
域９は、制御ゲート６に自己整合されたイオン注入によ
り形成される。 （２）ソース領域８と電荷蓄積部との重なり（具体的に
は、制御ゲート６との重なり）ｙｓは小さく、ドレイン
領域９と制御ゲート６との重なりｙｄはこれより大き
い。 （３）ソース領域８のドーズ量は、ドレイン領域９のそ
れより大きく、従ってソース領域８の拡散深さｘｊｓ
は、ドレイン領域９の拡散深さｘｊｄより大きい。この
メモリセル構造を作る工程も、ゲート部の形成工程を除
いて、先の実施の形態と同様である。
（３）は、先の実施の形態と同じである。 （１）ソース領域８は、制御ゲート６と側壁絶縁膜７に
自己整合されたイオン注入により形成され、ドレイン領
域９は、制御ゲート６に自己整合されたイオン注入によ
り形成される。 （２）ソース領域８と電荷蓄積部との重なり（具体的に
は、制御ゲート６との重なり）ｙｓは小さく、ドレイン
領域９と制御ゲート６との重なりｙｄはこれより大き
い。 （３）ソース領域８のドーズ量は、ドレイン領域９のそ
れより大きく、従ってソース領域８の拡散深さｘｊｓ
は、ドレイン領域９の拡散深さｘｊｄより大きい。この
メモリセル構造を作る工程も、ゲート部の形成工程を除
いて、先の実施の形態と同様である。
【００３４】この実施の形態によるメモリセルでは、書
き込み動作は先の実施の形態と同じである。一方、消去
動作については、例えばドレイン領域９と制御ゲート６
との間に電界を印加し、絶縁膜２０内の界面準位にトラ
ップされた電子をドレイン領域９に引き抜く。或いは電
界のみでは簡単に放出できないことを考慮し、ホールを
注入することにより、電子蓄積状態を中和する。具体的
には、ソース領域８を接地し、制御ゲート６に負電位、
ドレイン領域９に正の高電位をそれぞれ与えて、ドレイ
ン接合でバンド間トンネリングを起こさせ、生成したホ
ールを絶縁膜２０に注入する。これにより、電界により
電子を放出させる場合に比べて、消去効率は一段と高い
ものとなる。この実施の形態によっても先の実施の形態
と同様の効果が得られる。
き込み動作は先の実施の形態と同じである。一方、消去
動作については、例えばドレイン領域９と制御ゲート６
との間に電界を印加し、絶縁膜２０内の界面準位にトラ
ップされた電子をドレイン領域９に引き抜く。或いは電
界のみでは簡単に放出できないことを考慮し、ホールを
注入することにより、電子蓄積状態を中和する。具体的
には、ソース領域８を接地し、制御ゲート６に負電位、
ドレイン領域９に正の高電位をそれぞれ与えて、ドレイ
ン接合でバンド間トンネリングを起こさせ、生成したホ
ールを絶縁膜２０に注入する。これにより、電界により
電子を放出させる場合に比べて、消去効率は一段と高い
ものとなる。この実施の形態によっても先の実施の形態
と同様の効果が得られる。
【００３５】図４は、図１のメモリセルを変形した実施
の形態である。要求される書き換え回数や動作方法によ
っては、ドレイン領域側の浮遊ゲートとの重なりをそれ
ほど必要としない場合もある。その場合には、図４に示
すように、ソース領域８、ドレイン領域９共に、側壁絶
縁膜７に自己整合されたイオン注入により形成する。ソ
ース，ドレイン領域８，９を同時にイオン注入して形成
すれば、ｙｓ＝ｙｄとなる。またこのとき、ソース，ド
レイン領域８，９の拡散深さも、ｘｊｓ＝ｘｊｄとな
る。
の形態である。要求される書き換え回数や動作方法によ
っては、ドレイン領域側の浮遊ゲートとの重なりをそれ
ほど必要としない場合もある。その場合には、図４に示
すように、ソース領域８、ドレイン領域９共に、側壁絶
縁膜７に自己整合されたイオン注入により形成する。ソ
ース，ドレイン領域８，９を同時にイオン注入して形成
すれば、ｙｓ＝ｙｄとなる。またこのとき、ソース，ド
レイン領域８，９の拡散深さも、ｘｊｓ＝ｘｊｄとな
る。
【００３６】この実施の形態のメモリセルでの書き込み
及び消去動作も、先の実施の形態と同様とする。この実
施の形態によると、実効チャネル長とゲート長との差が
より小さくなり、実効チャネル長を確保しながらメモリ
セルサイズを微細化する上で非常に好ましい。
及び消去動作も、先の実施の形態と同様とする。この実
施の形態によると、実効チャネル長とゲート長との差が
より小さくなり、実効チャネル長を確保しながらメモリ
セルサイズを微細化する上で非常に好ましい。
【００３７】なお、ソース領域のみを一般的なＬＤＤ構
造とすることによっても、ソース領域の浮遊ゲートとの
重なりを、ドレイン領域と浮遊ゲートとの重なりに比べ
て小さく保つことは可能である。図５はソース側をＬＤ
Ｄ構造とした、この発明と比較するためのメモリセル構
造を示している。図５に示されるメモリセル構造では、
ソース領域８は、低濃度で浅いｎ-型拡散層８ａと高濃
度で深いｎ+型拡散層８ｂとから構成されている。ｎ-型
拡散層８ａは、制御ゲート６に自己整合されたイオン注
入により形成され、ｎ+型拡散層８ｂは、制御ゲート６
及び側壁絶縁膜７に自己整合されたイオン注入により形
成される。ドレイン領域９は、図１の実施の形態と同様
に制御ゲート６に自己整合されたイオン注入により形成
される。
造とすることによっても、ソース領域の浮遊ゲートとの
重なりを、ドレイン領域と浮遊ゲートとの重なりに比べ
て小さく保つことは可能である。図５はソース側をＬＤ
Ｄ構造とした、この発明と比較するためのメモリセル構
造を示している。図５に示されるメモリセル構造では、
ソース領域８は、低濃度で浅いｎ-型拡散層８ａと高濃
度で深いｎ+型拡散層８ｂとから構成されている。ｎ-型
拡散層８ａは、制御ゲート６に自己整合されたイオン注
入により形成され、ｎ+型拡散層８ｂは、制御ゲート６
及び側壁絶縁膜７に自己整合されたイオン注入により形
成される。ドレイン領域９は、図１の実施の形態と同様
に制御ゲート６に自己整合されたイオン注入により形成
される。
【００３８】しかしながらこのメモリセル構造の場合、
ＬＤＤ特性を得る上で、ソース領域８と浮遊ゲート４の
重なりをｎ-型拡散層８ａに担わせる必要があり、ソー
ス抵抗の上昇が避けられないという問題がある。
ＬＤＤ特性を得る上で、ソース領域８と浮遊ゲート４の
重なりをｎ-型拡散層８ａに担わせる必要があり、ソー
ス抵抗の上昇が避けられないという問題がある。
【００３９】更にこの発明の別の実施の形態として、ド
レイン領域を薄い側壁絶縁膜に自己整合されたイオン注
入で形成し、ソース領域についてはそれより厚い側壁絶
縁膜に自己整合されたイオン注入により形成する方法も
ある。即ち、イオン注入後の熱工程によりドレイン領域
と浮遊ゲートの重なりが必要以上に大きくなる場合に
は、ドレイン領域についても側壁絶縁膜の外側にイオン
注入することにより、ドレイン領域と浮遊ゲートの重な
りを必要最小限の大きさとする。一方、同じ側壁絶縁膜
を用いてソース領域側のイオン注入を行うと、ソース領
域と浮遊ゲートの重なりは必要以上に大きくなる。そこ
で、ソース領域側については、更に別の側壁絶縁膜を形
成して、その側壁の外側へのイオン注入により形成す
る。
レイン領域を薄い側壁絶縁膜に自己整合されたイオン注
入で形成し、ソース領域についてはそれより厚い側壁絶
縁膜に自己整合されたイオン注入により形成する方法も
ある。即ち、イオン注入後の熱工程によりドレイン領域
と浮遊ゲートの重なりが必要以上に大きくなる場合に
は、ドレイン領域についても側壁絶縁膜の外側にイオン
注入することにより、ドレイン領域と浮遊ゲートの重な
りを必要最小限の大きさとする。一方、同じ側壁絶縁膜
を用いてソース領域側のイオン注入を行うと、ソース領
域と浮遊ゲートの重なりは必要以上に大きくなる。そこ
で、ソース領域側については、更に別の側壁絶縁膜を形
成して、その側壁の外側へのイオン注入により形成す
る。
【００４０】図６Ａ〜図６Ｄは、その様な実施の形態に
よる製造工程を示している。図２Ｂの工程の後、図６Ａ
に示すように、制御ゲート６及び浮遊ゲート４の側面に
第１の側壁絶縁膜７ａを形成する。そして、図６Ｂに示
すように、ソース領域側を覆うレジストパターン１１を
形成し、砒素のイオン注入を行ってドレイン領域９を形
成する。
よる製造工程を示している。図２Ｂの工程の後、図６Ａ
に示すように、制御ゲート６及び浮遊ゲート４の側面に
第１の側壁絶縁膜７ａを形成する。そして、図６Ｂに示
すように、ソース領域側を覆うレジストパターン１１を
形成し、砒素のイオン注入を行ってドレイン領域９を形
成する。
【００４１】続いて、図６Ｃに示すように、第１の側壁
絶縁膜７ａの外側に更に第２の側壁絶縁膜７ｂを形成す
る。そして、ドレイン領域側を覆うレジストパターン１
２を形成して、砒素のイオン注入を行って、ソース領域
８を形成する。最後に、ソース及びドレイン領域８，９
の不純物再拡散と活性化の熱処理を行う。これにより、
図６Ｄに示すように、ソース領域８は浮遊ゲート４と僅
かに重なり、ドレイン領域９は浮遊ゲート４と大きく重
なった状態が得られる。
絶縁膜７ａの外側に更に第２の側壁絶縁膜７ｂを形成す
る。そして、ドレイン領域側を覆うレジストパターン１
２を形成して、砒素のイオン注入を行って、ソース領域
８を形成する。最後に、ソース及びドレイン領域８，９
の不純物再拡散と活性化の熱処理を行う。これにより、
図６Ｄに示すように、ソース領域８は浮遊ゲート４と僅
かに重なり、ドレイン領域９は浮遊ゲート４と大きく重
なった状態が得られる。
【００４２】なおこの実施の形態においても好ましく
は、ソース領域８の不純物ドーズ量をドレイン領域９の
それより大きく設定する。これにより、ソース領域８の
接合深さはドレイン領域９のそれより深くなる。この実
施の形態によっても、先の実施の形態と同様の効果が得
られる。
は、ソース領域８の不純物ドーズ量をドレイン領域９の
それより大きく設定する。これにより、ソース領域８の
接合深さはドレイン領域９のそれより深くなる。この実
施の形態によっても、先の実施の形態と同様の効果が得
られる。
【００４３】
【発明の効果】以上述べたようにこの発明によれば、必
要な実効チャネル長を確保しながら、ゲート長を可能な
限り小さくすることを可能としたメモリセル構造を持つ
ホットエレクトロン注入型の不揮発性半導体メモリを得
ることができる。
要な実効チャネル長を確保しながら、ゲート長を可能な
限り小さくすることを可能としたメモリセル構造を持つ
ホットエレクトロン注入型の不揮発性半導体メモリを得
ることができる。
【図１】この発明の実施の形態によるメモリセル構造を
示す図である。
示す図である。
【図２Ａ】同メモリセルのゲート電極部の積層工程を示
す図である。
す図である。
【図２Ｂ】同メモリセルのゲート電極部のパターニング
工程を示す図である。
工程を示す図である。
【図２Ｃ】同メモリセルのドレイン領域のイオン注入工
程を示す図である。
程を示す図である。
【図２Ｄ】同メモリセルの側壁絶縁膜の形成工程を示す
図である。
図である。
【図２Ｅ】同メモリセルのソース領域のイオン注入工程
を示す図である。
を示す図である。
【図２Ｆ】同メモリセルの不純物再拡散工程を示す図で
ある。
ある。
【図３】この発明の他の実施の形態によるメモリセル構
造を示す図である。
造を示す図である。
【図４】この発明の他の実施の形態によるメモリセル構
造を示す図である。
造を示す図である。
【図５】この発明と比較するためのメモリセル構造を示
す図である。
す図である。
【図６Ａ】この発明の他の実施の形態による第１の側壁
絶縁膜形成工程を示す図である。
絶縁膜形成工程を示す図である。
【図６Ｂ】同実施の形態によるドレイン領域のイオン注
入工程を示す図である。
入工程を示す図である。
【図６Ｃ】同実施の形態による第２の側壁絶縁膜形成と
ソース領域のイオン注入工程を示す図である。
ソース領域のイオン注入工程を示す図である。
【図６Ｄ】同実施の形態による不純物再拡散工程を示す
図である。
図である。
１…シリコン基板、２…ｐ型ウェル、３…トンネル酸化
膜、４…浮遊ゲート、５…層間絶縁膜、６…制御ゲー
ト、７…側壁絶縁膜、８…ソース領域、９…ドレイン領
域、１０…チャネル領域。
膜、４…浮遊ゲート、５…層間絶縁膜、６…制御ゲー
ト、７…側壁絶縁膜、８…ソース領域、９…ドレイン領
域、１０…チャネル領域。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/115 Ｆターム(参考） 5B025 AA01 AB02 AC01 5F001 AA14 AA21 AB08 AC02 AC06 AD15 AD16 AD18 AD51 AD52 AE02 AE08 5F083 EP14 EP18 EP23 EP62 EP67 EP77 ER02 ER05 ER09 ER14 ER16 ER22 GA09 GA30
Claims (11)
- 【請求項１】 半導体基板と、この半導体基板に互いに
離隔して形成されたソース及びドレイン領域と、これら
ソース及びドレイン領域の間のチャネル領域上に形成さ
れた電荷蓄積部及び制御ゲートとを備え、前記ドレイン
領域近傍でホットエレクトロンを生成して前記電荷蓄積
部に注入する書き込み動作を有する不揮発性半導体メモ
リにおいて、 少なくとも前記ソース領域は、前記制御ゲートの側面に
設けられた側壁に自己整合された不純物導入により形成
され、且つ前記ドレイン領域と前記電荷蓄積部の重なり
が、前記ソース領域と前記電荷蓄積部の重なり以上に設
定されていることを特徴とする不揮発性半導体メモリ。 - 【請求項２】 前記電荷蓄積部は前記チャネル領域と前
記制御ゲートの間に絶縁膜を介して形成された浮遊ゲー
トであり、消去動作はその浮遊ゲートに保持された電子
を前記チャネル領域に放出させることにより行われるこ
とを特徴とする請求項１記載の不揮発性半導体メモリ。 - 【請求項３】 前記電荷蓄積部は、前記チャネル領域と
前記制御ゲートとの間に形成された絶縁膜内部のトラッ
プ準位であり、消去動作はそのトラップ準位に保持され
た電子を前記ドレイン領域近傍で生成されたホールの注
入により中和することにより行われることを特徴とする
請求項１記載の不揮発性半導体メモリ。 - 【請求項４】 前記ソース領域の不純物ドーズ量が前記
ドレイン領域のそれより大きいことを特徴とする請求項
１記載の不揮発性半導体メモリ。 - 【請求項５】 前記ソース領域の接合深さが前記ドレイ
ン領域のそれより深いことを特徴とする請求項１記載の
不揮発性半導体メモリ。 - 【請求項６】 半導体基板上に電荷蓄積部を介して制御
ゲートを形成する工程と、 前記半導体基板の前記制御ゲートの一方のエッジの外側
にそのエッジに整合された不純物導入を行ってドレイン
領域を形成する工程と、 前記制御ゲートの側面に側壁絶縁膜を形成する工程と、 前記半導体基板の前記側壁絶縁膜の外側にその側壁絶縁
膜に整合された不純物導入を行ってソース領域を形成す
る工程と、を有することを特徴とする不揮発性半導体メ
モリの製造方法。 - 【請求項７】 半導体基板に、トンネル絶縁膜を介して
浮遊ゲート材料膜を堆積する工程と、 前記浮遊ゲート材料膜上に層間絶縁膜を介して制御ゲー
ト材料膜を堆積する工程と、 前記制御ゲート材料膜及び浮遊ゲート材料膜を順次パタ
ーニングして制御ゲート及び浮遊ゲートを形成する工程
と、 前記半導体基板の前記制御ゲートの一方のエッジの外側
にそのエッジに整合された不純物導入を行ってドレイン
領域を形成する工程と、 前記制御ゲート及び前記浮遊ゲートの側面に側壁絶縁膜
を形成する工程と、 前記半導体基板の前記側壁絶縁膜の外側にその側壁絶縁
膜に整合された不純物導入を行ってソース領域を形成す
る工程と、を有することを特徴とする不揮発性半導体メ
モリの製造方法。 - 【請求項８】 半導体基板上に電荷蓄積部を介して制御
ゲートを形成する工程と、 前記制御ゲートの側面に第１の側壁絶縁膜を形成する工
程と、 前記半導体基板の前記第１の側壁絶縁膜の外側にその第
１の側壁絶縁膜に自己整合された不純物導入を行ってド
レイン領域を形成する工程と、 前記第１の側壁絶縁膜の側面に第２の側壁絶縁膜を形成
する工程と、 前記半導体基板の前記第２の側壁絶縁膜の外側にその第
２の側壁絶縁膜に自己整合された不純物導入を行ってソ
ース領域を形成する工程と、を有することを特徴とする
不揮発性半導体メモリの製造方法。 - 【請求項９】 半導体基板に、トンネル絶縁膜を介して
浮遊ゲート材料膜を堆積する工程と、 前記浮遊ゲート材料膜上に層間絶縁膜を介して制御ゲー
ト材料膜を堆積する工程と、 前記制御ゲート材料膜及び浮遊ゲート材料膜を順次パタ
ーニングして制御ゲート及び浮遊ゲートを形成する工程
と、 前記制御ゲート及び前記浮遊ゲートの側面に第１の側壁
絶縁膜を形成する工程と、 前記半導体基板の前記第１の側壁絶縁膜の外側にその第
１の側壁絶縁膜に自己整合された不純物導入を行ってド
レイン領域を形成する工程と、 前記第１の側壁絶縁膜の側面に第２の側壁絶縁膜を形成
する工程と、 前記半導体基板の前記第２の側壁絶縁膜の外側にその第
２の側壁絶縁膜に自己整合された不純物導入を行ってソ
ース領域を形成する工程と、を有することを特徴とする
不揮発性半導体メモリの製造方法。 - 【請求項１０】 前記ソース領域の不純物ドーズ量を前
記ドレイン領域のそれより大きく設定することを特徴と
する請求項６乃至９のいずれかに記載の不揮発性半導体
メモリの製造方法。 - 【請求項１１】 前記ソース領域の不純物導入を前記ド
レイン領域のそれより深く設定することを特徴とする請
求項６乃至９のいずれかに記載の不揮発性半導体メモリ
の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34038798A JP2000164736A (ja) | 1998-11-30 | 1998-11-30 | 不揮発性半導体メモリ及びその製造方法 |
| KR10-1999-0053385A KR100392432B1 (ko) | 1998-11-30 | 1999-11-29 | 불휘발성 반도체 메모리 |
| US09/451,619 US6963102B2 (en) | 1998-11-30 | 1999-11-30 | Non-volatile semiconductor memory having a decreased gate length |
| KR10-2003-0021943A KR100394056B1 (ko) | 1998-11-30 | 2003-04-08 | 불휘발성 반도체 메모리의 제조 방법 |
| US11/156,220 US20050232015A1 (en) | 1998-11-30 | 2005-06-17 | Non-volatile semiconductor memory and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34038798A JP2000164736A (ja) | 1998-11-30 | 1998-11-30 | 不揮発性半導体メモリ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000164736A true JP2000164736A (ja) | 2000-06-16 |
Family
ID=18336472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34038798A Withdrawn JP2000164736A (ja) | 1998-11-30 | 1998-11-30 | 不揮発性半導体メモリ及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6963102B2 (ja) |
| JP (1) | JP2000164736A (ja) |
| KR (2) | KR100392432B1 (ja) |
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| DE102014009640B4 (de) * | 2014-06-26 | 2022-06-23 | Elmos Semiconductor Se | Transistor oder Speicherzellentransistor mit Floating-Gate ohne separates Control-Gate |
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- 1998-11-30 JP JP34038798A patent/JP2000164736A/ja not_active Withdrawn
-
1999
- 1999-11-29 KR KR10-1999-0053385A patent/KR100392432B1/ko not_active IP Right Cessation
- 1999-11-30 US US09/451,619 patent/US6963102B2/en not_active Expired - Fee Related
-
2003
- 2003-04-08 KR KR10-2003-0021943A patent/KR100394056B1/ko not_active IP Right Cessation
-
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- 2005-06-17 US US11/156,220 patent/US20050232015A1/en not_active Abandoned
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