JP2004247714A - Ｓｏｎｏｓ記憶セル及びその製造方法 - Google Patents
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Abstract
【課題】 ＳＯＮＯＳ記憶セル及びその製造方法を提供する。
【解決手段】 この記憶セルは、半導体基板内に所定の間隔離隔されて形成されたソース領域及びドレイン領域と、ソース領域及びドレイン領域の間に定義されたチャンネル領域を含む。ソース領域及びドレイン領域に隣接したチャンネル領域のエッジ上に電荷貯蔵絶縁層が形成される。電荷貯蔵絶縁層の間のチャンネル領域上にゲート絶縁膜が形成され、ゲート絶縁膜及び電荷貯蔵絶縁層上にゲート電極が形成される。この素子の製造方法によると、半導体基板に多層絶縁層、下部導電膜及びハードマスク膜を順次に積層することを含む。ハードマスク膜、下部導電膜及び多層絶縁膜を順次にパターニングしてギャップ領域を形成する。ギャップ領域に露出した半導体基板及び下部導電膜の表面にゲート酸化膜を形成し、ゲート酸化膜上にギャップ領域を満たすゲートパターンを形成する。
【選択図】 図２
【解決手段】 この記憶セルは、半導体基板内に所定の間隔離隔されて形成されたソース領域及びドレイン領域と、ソース領域及びドレイン領域の間に定義されたチャンネル領域を含む。ソース領域及びドレイン領域に隣接したチャンネル領域のエッジ上に電荷貯蔵絶縁層が形成される。電荷貯蔵絶縁層の間のチャンネル領域上にゲート絶縁膜が形成され、ゲート絶縁膜及び電荷貯蔵絶縁層上にゲート電極が形成される。この素子の製造方法によると、半導体基板に多層絶縁層、下部導電膜及びハードマスク膜を順次に積層することを含む。ハードマスク膜、下部導電膜及び多層絶縁膜を順次にパターニングしてギャップ領域を形成する。ギャップ領域に露出した半導体基板及び下部導電膜の表面にゲート酸化膜を形成し、ゲート酸化膜上にギャップ領域を満たすゲートパターンを形成する。
【選択図】 図２
Description
本発明は半導体素子及びその製造方法に関するものであり、多層絶縁層に電荷を貯蔵するＳＯＮＯＳ記憶セル及びその製造方法に関するものである。
ＳＯＮＯＳ記憶素子はＭＯＳトランジスタと同一の構造を有し、トンネル絶縁膜、電荷トラップ層及びブロッキング絶縁膜の多層絶縁層をゲート絶縁膜として使用する。前記電荷トラップ層は通常にシリコン窒化膜で形成される。ＳＯＮＯＳ記憶素子は、ＦＮトンネリング（Ｆｏｕｌｅｒ−ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）または熱電荷注入（Ｈｏｔ Ｃａｒｒｉｅｒ Ｉｎｊｅｃｔｉｏｎ）を適用して情報を書き込み、または消去する。特許文献１「非対称電荷トラップを利用した不活性半導体記憶セル」（Ｕ．Ｓ Ｐａｔｅｎｔ Ｎｏ．５，７６８，１９２“ＮＯＮ＿ＶＯＬＡＴＩＬＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＥＭＯＲＹ ＣＥＬＬ ＵＴＩＬＩＺＩＮＧ ＡＳＹＭＭＥＴＲＩＣＡＬ ＣＨＡＲＧＥ ＴＲＡＰＰＩＮＧ”）は熱電子注入により情報を書き込み／消去するＳＯＮＯＳ記憶セルを提供する。
図１は従来のＳＯＮＯＳ記憶セルを示す断面図である。
図１を参照すると、従来のＳＯＮＯＳ記憶セルは半導体基板１０内にソース領域１２及びドレイン領域１４が形成され、前記ソース領域１２と前記ドレイン領域１４との間に定義されたチャンネル領域上にゲート電極２２が形成される。前記ゲート電極２２と前記半導体基板との間にトンネル酸化膜１６、電荷トラップ層１８及びブロッキング絶縁膜２０が積層された多層絶縁層が介在される。
ソース領域１２に接地電圧を印加し、ゲート電極２２及びドレイン領域１４に各々ゲート電圧及びドレイン電圧を印加すると、ドレイン領域１４に隣接したチャンネル領域で熱電荷が発生して、電荷貯蔵領域２４に電子または正孔がトラップされる。ゲート電圧及びドレイン電圧の極性に従って電子または正孔が前記電荷貯蔵領域２４にトラップされる。従来のＳＯＮＯＳ記憶セルは電荷貯蔵領域２４が特定されていなく、熱電荷注入が発生する領域に依存してその位置が決められる。したがって、書き込み及び消去の時、電子が注入される領域と正孔が注入される領域とが異なる場合に、書き込み／消去サイクルを繰り返すことによって、しきい値電圧が変更される問題を誘発する可能性がある。それ以外にも、電荷がトラップされる電荷トラップ層１８が電荷貯蔵領域２４の間に連結されているので、熱エネルギーを得た電荷トラップ層に沿って側方に移動することによって、二領域の間のデータ識別性が低下する。また、フォトリソグラフィエッチング工程により電荷トラップ層の面積が決められるので、トラップサイトのばらつきが大きくなる可能性がある。
米国特許第５，７６８，１９２号明細書
本発明の目的は、データ識別性が優れた２ビット記憶可能なＳＯＮＯＳ記憶セル及びその製造方法を提供することにある。
本発明の他の目的は、均一な幅の電荷トラップ層を有するＳＯＮＯＳ記憶セル及びその製造方法を提供することにある。
本発明のまた他の目的は、トラップされた電荷の側方向移動が防止されたＳＯＮＯＳ記憶セル及びその製造方法を提供することにある。
上述の目的を達成するために本発明は、ゲート電極の下部で互いに離隔された電荷貯蔵絶縁層を有するＳＯＮＯＳ記憶セルを提供する。この記憶セルは、半導体基板内に所定の間隔離隔されて形成されたソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間に定義されたチャンネル領域と、を含む。前記ソース領域に隣接した前記チャンネル領域のエッジ上に第１電荷貯蔵絶縁層が形成される。前記ドレイン領域に隣接した前記チャンネルのエッジ上に第１電荷貯蔵絶縁層が形成される。前記第１及び第２電荷貯蔵絶縁層の間の前記チャンネル領域上にゲート絶縁膜が形成され、前記ゲート絶縁膜及び前記電荷貯蔵絶縁層上にゲート電極が形成される。
前記ゲート電極は前記ゲート絶縁膜上に形成されたゲートパターンと、前記ゲートパターンの側壁に積層された下部側壁パターン及び上部側壁パターンと、からなることができる。前記下部側壁パターンは前記ゲートパターン及び前記上部側壁パターンと電気的に接続されるか、または前記ゲートパターン及び前記上部側壁パターンから電気的に絶縁されることもできる。
上述の目的を達成するために本発明は、ゲート電極の下部で互いに離隔された電荷貯蔵絶縁層を有するＳＯＮＯＳ記憶セルの製造方法を提供する。この方法は、半導体基板に多層絶縁層、下部導電膜及びハードマスク膜を順次に積層することを含む。前記下部導電膜と前記ハードマスク膜との間に層間絶縁膜をさらに形成することもできる。前記ハードマスク膜、前記下部導電膜、及び前記多層絶縁層を順次にパターニングしてギャップ領域を形成する。前記層間絶縁膜を形成する場合に、前記ギャップ領域を形成する時に、前記層間絶縁膜も共にパターニングされる。前記ギャップ領域に露出した半導体基板及び前記下部導電膜の表面にゲート酸化膜を形成する。前記ゲート酸化膜上に前記ギャップ領域を満たすゲートパターンを形成する。前記ハードマスク膜を除去して前記ゲートパターンの側壁の一部分を露出させ、前記露出したゲートパターンの側壁に上部側壁パターンを形成する。前記ゲートパターン及び前記上部側壁パターンをエッチングマスクとして使用して前記下部導電膜及び前記多層絶縁層をパターニングして前記上部側壁パターンの下部に下部側壁パターン及び電荷貯蔵絶縁層を形成する。前記ゲートパターン及び前記上部側壁パターンをエッチングマスクとして使用して前記電荷貯蔵絶縁層に隣接した基板内にソース領域及びドレイン領域を形成する。
本発明によると、電荷がトラップされる領域にのみ電荷貯蔵絶縁層を形成することによって、ＳＯＮＯＳ記憶セルの動作速度を向上させることができる。また、電荷貯蔵絶縁層の幅を均一に制御することができるので、セル特性のばらつきを減らすことができ、チャンネル領域上に電荷貯蔵絶縁層を分離して形成することによって、互いのデータ識別力を向上させることができる。さらに、電荷貯蔵絶縁層のチャンネル長さの方向の幅を微細化することができるので、電子及び正孔が注入される領域を一致させることができる。
以下、添付の図面を参照して本発明の望ましい実施の形態を詳細に説明する。しかし、本発明はここで説明される実施の形態に限定されず、他の形態で具体化することもできる。むしろ、ここで紹介される実施の形態は開示された内容が徹底し、完全になれるように、そして当業者に本発明の思想が十分に伝達されるようにするため提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されたものである。また、層が他の層、または基板上にあると言及される場合に、それは他の層、または基板上に直接形成され得るもの、またはそれらの間に第３の層が介在され得るものである。明細書の全体にわたって同一の参照番号は同一の構成要素を示す。
図２は本発明の第１実施の形態によるＳＯＮＯＳ記憶セルを示す断面図である。
図２を参照すると、本発明によるＳＯＮＯＳ記憶セルは半導体基板５０内に形成されたソース領域７４ｓ及びドレイン領域７４ｄを含む。前記ソース領域７４ｓと前記ドレイン領域７４ｄとの間の領域はチャンネル領域７６に該当する。前記チャンネル領域７６上にゲート絶縁膜６４及び電荷貯蔵絶縁層７２が形成され、前記ゲート絶縁膜６４及び前記電荷貯蔵絶縁層７２上にゲート電極７０が形成される。前記電荷貯蔵絶縁層７２は前記チャンネル領域７６上で前記ソース領域７４ｓ及び前記ドレイン領域７４ｄに隣接して形成される。前記ゲート絶縁膜６４は前記電荷貯蔵絶縁層７２の側壁に整列されて垂直に延長された側壁６４ｓを有する。前記ゲート電極７０は前記ゲート絶縁膜６４上に形成されたゲートパターン６６と、前記ゲートパターン６６の側壁に積層された下部側壁パターン５８ａ及び上部側壁パターン６８ａと、を含む。前記ゲートパターン６６の上部にはシリサイド層６６ｓを形成することもできる。第１実施の形態で、前記ゲート絶縁膜６４は前記下部側壁パターン５８ａと前記ゲートパターン６６との間の領域まで延長されて形成され、前記ゲートパターン６６、前記上部側壁パターン６８ａ及び前記下部側壁パターン５８ａは導電膜で形成されて電気的に接続される。
この記憶セルは、ゲート電極７０、ソース領域７４ｓ及びドレイン領域７４ｄに各々ゲート電圧Ｖｇ、ソース電圧Ｖｓ及びドレイン電圧Ｖｄを印加することによって、データを書き込みまたは消去する。ソース電圧Ｖｓとドレイン電圧Ｖｄとの電位差に従ってソース領域７４ｓに隣接した電荷貯蔵絶縁層またはドレイン領域７４ｄに隣接した電荷貯蔵絶縁層が選択される。
図３乃至図７は本発明の第１実施の形態によるＳＯＮＯＳ記憶セルの製造方法を示す工程断面図である。
図３を参照すると、半導体基板５０上にトンネル酸化膜５２、電荷トラップ層５４及びブロッキング絶縁膜５６を積層して多層絶縁膜を形成し、前記多層絶縁膜上に下部導電膜５８及びハードマスク膜６０を形成する。前記多層絶縁膜は例えばシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を積層して形成することができ、前記下部導電膜５８はポリシリコン膜で形成することができる。前記トンネル酸化膜５２としては、金属酸化膜、シリコン酸化窒化膜、シリコン酸化膜、又は金属酸化膜、シリコン酸化膜及びシリコン酸化窒化膜の積層膜、を使用することもできる。
図４を参照すると、前記ハードマスク膜６０、前記下部導電膜５８及び前記多層絶縁膜を順次にパターニングしてギャップ領域６２を形成する。前記ギャップ領域６２に露出した半導体基板５０及び前記下部導電膜５８の表面にゲート絶縁膜６４を形成する。前記ゲート絶縁膜６４は熱酸化膜で形成、またはＣＶＤ酸化膜で８０Å乃至１５０Åの厚さで形成することができる。前記ゲート絶縁膜６４を形成する前に、またはその後に、前記ハードマスク膜６０をイオン注入マスクとして使用して前記半導体基板５０内にしきい値電圧調節のための不純物を注入することもできる。
図５を参照すると、前記ハードマスク膜６０上に前記ギャップ領域６２を満たすゲート導電膜を形成し、化学的機械的研磨工程を適用して前記ゲート導電膜を研磨して前記ギャップ領域６２を満たすゲートパターン６６を形成する。前記ゲートパターン６６が形成された基板にシリサイド化工程を適用して前記ゲートパターン６６上にシリサイド層６６ｓを形成することもできる。
図６を参照すると、ハードマスク膜６０を除去する。前記ハードマスク膜６０はシリコン窒化膜で形成することができ、アンモニアまたは燐酸溶液を利用した湿式エッチング法で除去することができる。前記ハードマスク膜６０が除去された基板の全面に上部導電膜６８をコンフォマルに形成する。前記上部導電膜６８の厚さは記憶セルの電荷貯蔵領域の幅を決めるので、要求されるセル特性に従って適切に調節して形成することが望ましい。
図７を参照すると、前記上部導電膜６８及び前記下部導電膜５８を異方性エッチングして前記ゲートパターン６６の側壁に積層された下部側壁パターン５８ａ及び上部側壁パターン６８ａを形成する。続いて、前記ゲートパターン６６及び前記上部側壁パターン６８ａをエッチングマスクとして使用して前記多層絶縁膜をパターニングしてトンネル酸化膜５２、電荷トラップ層５４及びブロッキング絶縁膜５６が積層された電荷貯蔵絶縁層７２を形成する。前記半導体基板５０に不純物を注入して前記電荷貯蔵絶縁層７２に隣接したソース領域７４ｓ及びドレイン領域７４ｄを形成する。
図８は本発明の第２実施の形態によるＳＯＮＯＳ記憶セルを示す断面図である。
図８を参照すると、第２実施の形態によるＳＯＮＯＳ記憶セルは半導体基板５０内に形成されたソース領域７４ｓ及びドレイン領域７４ｄを含む。前記ソース領域７４ｓと前記ドレイン領域７４ｄとの間の領域はチャンネル領域７６に該当する。前記チャンネル領域７６上にゲート絶縁膜６４及び電荷貯蔵絶縁層７２が形成され、前記ゲート絶縁膜６４及び前記電荷貯蔵絶縁層７２上にゲート電極７０が形成される。前記電荷貯蔵絶縁層７２は前記チャンネル領域７６上で前記ソース領域７４ｓ及び前記ドレイン領域７４ｄに隣接して形成される。前記ゲート絶縁膜６４は前記電荷貯蔵絶縁層７２の側壁に整列されて垂直に延長された側壁６４ｓを有する。前記ゲート電極７０は前記ゲート絶縁膜６４上に形成されたゲートパターン６６と、前記ゲートパターン６６の側壁に積層された下部側壁パターン５８ａ及び上部の側壁パターン６８ａと、を含む。前記ゲート電極７０は前記下部の側壁パターン５８ａと前記上部側壁パターン６８ａとの間に介在されたゲート層間絶縁膜５９ａをさらに含む。前記ゲートパターン６６の上部にはシリサイド層６６ｓを形成することもできる。第１実施の形態で、前記ゲート絶縁膜６４は前記下部側壁パターン５８ａと前記ゲートパターン６６との間の領域まで延長されて前記ゲート層間絶縁膜５９ａと連結される。したがって、前記下部側壁パターン５８ａは前記ゲートパターン６６及び前記上部側壁パターン６８ａから絶縁される。
この記憶セルは、ゲートパターン６６、下部側壁パターン５８ａ、ソース領域７４ｓ及びドレイン領域７４ｄに各々第１ゲート電圧Ｖｇ、第２ゲート電圧Ｖｆ、ソース電圧Ｖｓ及びドレイン電圧Ｖｄを印加することによって、データを書き込みまたは消去する。ソース電圧Ｖｓとドレイン電圧Ｖｄとの電位差に従ってソース領域７４ｓに隣接した電荷貯蔵絶縁層またはドレイン領域７４ｄに隣接した電荷貯蔵絶縁層が選択される。第２実施の形態によるＳＯＮＯＳ記憶セルでは、ゲートパターン及び選択されない電荷貯蔵絶縁層上の下部の側壁パターンにはチャンネル領域に逆転層（ｉｎｖｅｒｓｉｏｎ ｌａｙｅｒ）を形成するための低電圧を印加し、選択された電荷貯蔵絶縁層上の下部側壁パターンには熱電荷発生のための高電圧を印加することができる。したがって、書き込み及び消去動作で、選択されない電荷貯蔵絶縁層のデータ維持特性がさらに優れている。
図９乃至図１４は本発明の第２実施の形態によるＳＯＮＯＳ記憶セルの製造方法を示す工程断面図である。
図９を参照すると、半導体基板５０上にトンネル酸化膜５２、電荷トラップ層５４及びブロッキング絶縁膜５６を積層して多層絶縁膜を形成し、前記多層絶縁膜上に下部導電膜５８、層間絶縁膜５９及びハードマスク膜６０を形成する。前記多層絶縁膜は例えばシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を積層して形成することができ、前記下部導電膜５８はポリシリコン膜で形成することができる。前記トンネル酸化膜５２としては、金属酸化膜、シリコン酸化窒化膜、シリコン酸化膜、又は金属酸化膜、シリコン酸化膜及びシリコン酸化窒化膜の積層膜、を使用することがもできる。
図１０を参照すると、前記ハードマスク膜６０、前記下部導電膜５８、前記層間絶縁膜５９及び前記多層絶縁膜を順次にパターニングしてギャップ領域６２を形成する。前記ギャップ領域６２に露出した半導体基板５０及び前記下部導電膜５８の表面にゲート絶縁膜６４を形成する。前記ゲート絶縁膜６４は熱酸化膜で形成、またはＣＶＤ酸化膜で８０Å乃至１５０Åの厚さで形成することができる。前記ゲート絶縁膜６４は前記ギャップ領域６２の側壁に沿って延長されて前記層間絶縁膜５９と連結される。前記ゲート絶縁膜６４を形成する前に、または後に前記ハードマスク膜６０をイオン注入マスクとして使用して前記半導体基板５０内にしきい値電圧調節のための不純物を注入することもできる。
図１１を参照すると、前記ハードマスク膜６０上に前記ギャップ領域６２を満たすゲート導電膜を形成し、化学的機械的研磨工程を適用して前記ゲート導電膜を研磨して前記ギャップ領域６２を満たすゲートパターン６６を形成する。前記ゲートパターン６６が形成された基板にシリサイド化工程を適用して前記ゲートパターン６６上にシリサイド層６６ｓを形成することもできる。
図１２を参照すると、ハードマスク膜６０を除去する。前記ハードマスク膜６０はシリコン窒化膜で形成することができ、アンモニアまたは燐酸溶液を利用した湿式エッチング法で除去することができる。前記ハードマスク膜６０が除去された基板の全面に上部導電膜６８をコンフォマルに形成する。前記上部導電膜６８の厚さは記憶セルの電荷貯蔵領域の幅を決めるので、要求されるセル特性に従って適切に調節して形成することが望ましい。
図１３を参照すると、前記上部導電膜６８を異方性エッチングして前記ゲートパターン６６の側壁に上部側壁パターン６８ａを形成する。前記ゲートパターン６６及び前記上部側壁パターン６８ａをエッチングマスクとして使用して前記層間絶縁膜をパターニングしてゲート層間絶縁膜５９ａを形成する。
図１４を参照すると、前記下部導電膜５８を異方性エッチングして前記ゲート層間絶縁膜５９ａの下部に下部側壁パターン５８ａを形成し、前記ゲートパターン６６及び前記上部の側壁パターン５８ａをエッチングマスクとして使用して多層絶縁膜をパターニングしてトンネル酸化膜５２、電荷トラップ層５４及びブロッキング絶縁膜５６が積層された電荷貯蔵絶縁層７２を形成する。前記半導体基板５０に不純物を注入して前記電荷貯蔵絶縁層７２に隣接したソース領域７４ｓ及びドレイン領域７４ｄを形成する。
従来のＳＯＮＯＳ記憶セルでは等価酸化膜厚さ（ＥＯＴ；ｅｑｕｉｖａｌｅｎｔ ｏｘｉｄｅ ｔｈｉｃｋｎｅｓｓ）がゲート絶縁膜よりも厚い電荷貯蔵絶縁層がチャンネル領域上に形成されるが、本発明によると、電荷貯蔵絶縁層がソース領域及びドレイン領域に隣接した領域にのみ形成され、それ以外のチャンネル領域上には薄いゲート絶縁膜が形成される。
５０ 半導体基板
５２ トンネル酸化膜
５４ 電荷トラップ層
５６ ブロッキング絶縁膜
５８ａ 下部の側壁パターン
６４ ゲート絶縁膜
６４ｓ 側壁
６６ ゲートパターン
６６ｓ シリサイド層
６８ａ 上部の側壁パターン
７０ ゲート電極
７２ 電荷貯蔵絶縁層
７４ｄ ドレイン領域
７４ｓ ソース領域
７６ チャンネル領域
５２ トンネル酸化膜
５４ 電荷トラップ層
５６ ブロッキング絶縁膜
５８ａ 下部の側壁パターン
６４ ゲート絶縁膜
６４ｓ 側壁
６６ ゲートパターン
６６ｓ シリサイド層
６８ａ 上部の側壁パターン
７０ ゲート電極
７２ 電荷貯蔵絶縁層
７４ｄ ドレイン領域
７４ｓ ソース領域
７６ チャンネル領域
Claims (21)
- 半導体基板内に所定の間隔離隔されて形成されたソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域との間に定義されたチャンネル領域と、
前記ソース領域に隣接した前記チャンネル領域のエッジ上に形成された第１電荷貯蔵絶縁層と、
前記ドレイン領域に隣接した前記チャンネル領域のエッジ上に形成された第２電荷貯蔵絶縁層と、
前記第１及び第２電荷貯蔵絶縁層の間の前記チャンネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜及び前記第１及び第２電荷貯蔵絶縁層上に形成されたゲート電極と、
を含むことを特徴とするＳＯＮＯＳ記憶セル。 - 前記電荷貯蔵絶縁層は、
トンネル酸化膜、電荷トラップ層及びブロッキング絶縁膜が積層された多層絶縁層であることを特徴とする請求項１に記載のＳＯＮＯＳ記憶セル。 - 前記ゲート絶縁膜は、
前記第１及び第２電荷貯蔵絶縁層よりも薄い等価酸化膜厚さ（ＥＯＴ）を有することを特徴とする請求項１に記載のＳＯＮＯＳ記憶セル。 - 前記ゲート絶縁膜は、
前記第１及び第２電荷貯蔵絶縁層の側壁に整列されて垂直に延長された側壁を有することを特徴とする請求項１に記載のＳＯＮＯＳ記憶セル。 - 前記ゲート電極は、
前記ゲート絶縁膜上に形成されたゲートパターンと、
前記第１及び第２電荷貯蔵絶縁層上に各々形成されたゲート側壁パターンと、を含むことを特徴とする請求項１に記載のＳＯＮＯＳ記憶セル。 - 半導体基板内に所定の間隔離隔されて形成されたソース領域及びドレイン領域と、
前記ソース領域とドレイン領域との間に定義されたチャンネル領域と、
前記ソース領域及び前記ドレイン領域に各々隣接した前記チャンネル領域のエッジ上に互いに離隔されて形成された一対の電荷貯蔵絶縁層と、
前記電荷貯蔵絶縁層の間の前記チャンネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲートパターンと、
前記電荷貯蔵絶縁層上に形成された下部側壁パターンと、
前記下部側壁パターン上に形成された上部側壁パターンと、を含み、
前記上部側壁パターンは前記下部側壁パターン及び前記ゲートパターンと接することを特徴とするＳＯＮＯＳ記憶セル。 - 前記電荷貯蔵絶縁層は、
トンネル酸化膜、電荷トラップ層及びブロッキング絶縁膜が積層された多層絶縁層であることを特徴とする請求項６に記載のＳＯＮＯＳ記憶セル。 - 前記ゲート絶縁膜は、
前記電荷貯蔵絶縁層よりも薄い等価酸化膜厚さ（ＥＯＴ）を有することを特徴とする請求項６に記載のＳＯＮＯＳ記憶セル。 - 前記ゲート絶縁膜は、
前記電荷貯蔵絶縁層及び前記下部側壁パターンの側壁に整列されて垂直に延長された側壁を有することを特徴とする請求項６に記載のＳＯＮＯＳ記憶セル。 - 半導体基板内に所定の間隔離隔されて形成されたソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域との間に定義されたチャンネル領域と、
前記ソース領域及び前記ドレイン領域に各々隣接した前記チャンネル領域のエッジ上に互いに離隔されて形成された一対の電荷貯蔵絶縁層と、
前記電荷貯蔵絶縁層の間の前記チャンネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲートパターンと、
前記電荷貯蔵絶縁層上に形成された下部側壁パターンと、
前記下部側壁パターン上に形成された上部側壁パターンと、を含み、
前記下部側壁パターンは前記上部側壁パターン及び前記ゲートパターンと電気的に絶縁されることを特徴とするＳＯＮＯＳ記憶セル。 - 前記電荷貯蔵絶縁層は、
トンネル酸化膜、電荷トラップ層及びブロッキング絶縁膜が積層された多層絶縁層であることを特徴とする請求項１０に記載のＳＯＮＯＳ記憶セル。 - 前記ゲート絶縁膜は、
前記電荷貯蔵絶縁層よりも薄い等価酸化膜厚さ（ＥＯＴ）を有することを特徴とする請求項１０に記載のＳＯＮＯＳ記憶セル。 - 前記下部側壁パターンと前記上部側壁パターンとの間に介在されたゲート層間絶縁膜をさらに含むことを特徴とする請求項１０に記載のＳＯＮＯＳ記憶セル。
- 前記ゲート絶縁膜は、
前記電荷貯蔵絶縁層の側壁及び前記下部側壁パターンの側壁に整列されて垂直に延長された側壁を有することを特徴とする請求項１０に記載のＳＯＮＯＳ記憶セル。 - 前記ゲートパターン及び前記下部側壁パターンは独立的に電圧が印加されることを特徴とする請求項１０に記載のＳＯＮＯＳ記憶セル。
- 半導体基板に多層絶縁層、下部導電膜及びハードマスク膜を順次に積層する段階と、
前記ハードマスク膜、前記下部導電膜及び前記多層絶縁層を順次にパターニングしてギャップ領域を形成する段階と、
前記ギャップ領域に露出した半導体基板及び前記下部導電膜の表面にゲート酸化膜を形成する段階と、
前記ゲート酸化膜上に前記ギャップ領域を満たすゲートパターンを形成する段階と、
前記ハードマスク膜を除去して前記ゲートパターンの側壁の一部分を露出させる段階と、
前記露出したゲートパターンの側壁に上部側壁パターンを形成する段階と、
前記ゲートパターン及び前記上部側壁パターンをエッチングマスクとして使用して前記下部導電膜及び前記多層絶縁膜をパターニングして前記上部側壁パターンの下部に下部側壁パターン及び電荷貯蔵絶縁層を形成する段階と、
前記ゲートパターン及び前記上部側壁パターンをエッチングマスクとして使用して前記電荷貯蔵絶縁層に隣接した基板内にソース領域及びドレイン領域を形成する段階と、
を含むことを特徴とするＳＯＮＯＳ記憶セルの形成方法。 - 前記ギャップ領域に露出した半導体基板内に不純物を注入してチャンネル領域を形成する段階をさらに含むことを特徴とする請求項１６に記載のＳＯＮＯＳ記憶セルの形成方法。
- 前記上部側壁パターンを形成する段階は、
前記ハードマスク膜が除去された半導体基板上にコンフォマルな上部導電膜を形成する段階と、
前記上部導電膜を異方性エッチングして前記下部導電膜を露出させる段階と、を含むことを特徴とする請求項１６に記載のＳＯＮＯＳ記憶セル。 - 半導体基板に多層絶縁層、下部導電膜、層間絶縁膜及びハードマスク膜を順次に積層する段階と、
前記ハードマスク膜、前記層間絶縁膜、前記下部導電膜及び前記多層絶縁層を順次にパターニングしてギャップ領域を形成する段階と、
前記ギャップ領域に露出した半導体基板及び前記下部導電膜の表面にゲート酸化膜を形成する段階と、
前記ゲート酸化膜上に前記ギャップ領域を満たすゲートパターンを形成する段階と、
前記ハードマスク膜を除去して前記層間絶縁膜を露出させる段階と、
前記層間絶縁膜上のゲートパターンの側壁に上部側壁パターンを形成する段階と、
前記ゲートパターン及び前記上部側壁パターンをエッチングマスクとして使用して前記層間絶縁膜、前記下部導電膜及び前記多層絶縁膜をパターニングして前記上部側壁パターンの下部にゲート層間絶縁膜、下部側壁パターン及び電荷貯蔵絶縁層を形成する段階と、
前記ゲートパターン及び前記上部側壁パターンをエッチングマスクとして使用して前記電荷貯蔵絶縁層に隣接した基板内にソース領域及びドレイン領域を形成する段階と、
を含むことを特徴とするＳＯＮＯＳ記憶セルの形成方法。 - 前記ギャップ領域に露出した半導体基板に不純物を注入してチャンネル領域を形成する段階をさらに含むことを特徴とする請求項１９に記載のＳＯＮＯＳ記憶セル形成方法。
- 前記上部側壁パターンを形成する段階は、
前記ハードマスク膜が除去された半導体基板上にコンフォマルな上部導電膜を形成する段階と、
前記上部導電膜を異方性エッチングして前記層間絶縁膜を露出させる段階と、を含むことを特徴とする請求項１９に記載のＳＯＮＯＳ記憶セル。
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