KR100546382B1 - 커플링비를 향상시킬 수 있는 이이피롬 소자 및 그 제조방법 - Google Patents

커플링비를 향상시킬 수 있는 이이피롬 소자 및 그 제조방법 Download PDF

Info

Publication number
KR100546382B1
KR100546382B1 KR1020030066943A KR20030066943A KR100546382B1 KR 100546382 B1 KR100546382 B1 KR 100546382B1 KR 1020030066943 A KR1020030066943 A KR 1020030066943A KR 20030066943 A KR20030066943 A KR 20030066943A KR 100546382 B1 KR100546382 B1 KR 100546382B1
Authority
KR
South Korea
Prior art keywords
oxide film
gate
semiconductor substrate
thickness
memory
Prior art date
Application number
KR1020030066943A
Other languages
English (en)
Other versions
KR20050030456A (ko
Inventor
김성균
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030066943A priority Critical patent/KR100546382B1/ko
Priority to US10/849,219 priority patent/US7256449B2/en
Publication of KR20050030456A publication Critical patent/KR20050030456A/ko
Application granted granted Critical
Publication of KR100546382B1 publication Critical patent/KR100546382B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 이이피롬 소자를 제공한다. 본 발명의 이이피롬 소자는 반도체 기판 상에 형성된 제1 두께의 제1 메모리 게이트 산화막과, 상기 제1 두께보다 두꺼운 제2 두께의 제2 메모리 게이트 산화막으로 구성된 메모리 게이트 산화막과, 상기 제2 메모리 게이트 산화막 내에 제1 두께보다 작은 제3 두께로 형성된 터널 산화막을 포함한다. 상기 메모리 게이트 산화막, 및 터널 산화막 상에 순차적으로 플로팅 게이트, 절연막 패턴 및 컨트롤 게이트이 형성되어 있다. 상기 플로팅 게이트 및 컨트롤 게이트의 일측벽에 얼라인되고 상기 제1 메모리 게이트 산화막의 일측의 상기 반도체 기판에 소오스 영역이 형성되어 있다. 상기 플로팅 게이트 및 컨트롤 게이트의 타측벽에 얼라인되어 형성되면서도 상기 제2 메모리 게이트 산화막 및 터널 산화막의 하부의 반도체 기판에도 플로팅 접합 영역이 형성되어 있다. 이상과 같은 본 발명의 이이피롬 소자는 커플링비를 증가시켜 셀의 크기를 줄이고, 셀의 소거나 프로그램시 동작 전압을 낮출 수 있다.
이이피롬 소자, 커플링비

Description

커플링비를 향상시킬 수 있는 이이피롬 소자 및 그 제조방법{EEPROM device for increasing a coupling ratio and fabrication method thereof}
도 1은 종래 기술에 의한 이이피롬 소자의 셀 단면도이다.
도 2는 본 발명에 의한 이이피롬 소자의 셀 단면도이다.
도 3 내지 도 10은 도 2의 이이피롬 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
본 발명은 비휘발성 메모리 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 전기적으로 프로그램 및 소거가 가능한 이이피롬(EEPROM, Electrically Erasable and Programmable Read Only Memory) 소자 및 그 제조방법에 관한 것이다.
일반적으로, 반도체 메모리 소자의 종류에는 여러 가지가 있다. 반도체 메모리 소자들 중에서 RAM(random access memory)종류의 메모리 소자는 전원공급이 중단되면 기억된 정보가 소멸되는 특성을 갖는 반면, ROM(read only memory)종류의 메모리 소자는 외부로부터 전원공급이 중단되어도 기억된 정보를 그대로 유지하는 특성을 갖는다. 따라서 이러한 ROM 종류의 메모리 소자는 비휘발성 메모리 소자라 불린다. 이들 비휘발성 메모리 소자중 전기적으로 정보를 프로그램 및 소거할 수 있는 이이피롬(EEPROM) 소자가 있다.
도 1은 종래 기술에 의한 이이피롬 소자의 셀 단면도이다.
구체적으로, 반도체 기판(10) 상에 게이트 산화막(12) 및 터널 산화막(14)이 형성되어 있다. 상기 터널 산화막(14)은 상기 메모리 게이트 산화막(12)보다 얇은 두께로 일부분에 형성되어 있다. 상기 메모리 게이트 산화막(12) 및 터널 산화막(14) 상에 플로팅 게이트(16)가 형성되어 있다. 상기 플로팅 게이트(16) 상에 절연막(18) 및 컨트롤 게이트(20)가 형성되어 있다.
상기 플로팅 게이트(16) 및 컨트롤 게이트(18)의 일측벽에 얼라인되어 반도체 기판(10)에는 소오스 영역(22)이 형성되어 있고, 상기 터널 산화막(14)의 하부 및 터널 산화막(14)의 우측의 반도체 기판(10)에는 플로팅 접합 영역(24)이 형성되어 있다. 상기 소오스 영역(22) 및 플로팅 접합 영역(24)은 반도체 기판(10)이 p형 실리콘 기판일 경우 N+ 불순물 영역으로 구성된다. 상기 터널 산화막(14), 플로팅 게이트(16), 절연막(18), 컨트롤 게이트(20), 소오스 영역(22) 및 플로팅 접합 영역(24)으로 메모리 트랜지스터(MTR)를 구성한다.
상기 메모리 트랜지스터(MTR)와 이격되어 반도체 기판(10) 상에 선택 게이트 산화막(26)이 형성되어 있다. 상기 선택 게이트 산화막(26) 상에는 제1 도전막 패턴(28), 절연막 패턴(30) 및 제2 도전막 패턴(32)으로 구성되는 게이트(34)가 형성되어 있다. 상기 게이트(34)의 우측의 반도체 기판(10)에는 드레인 영역(36)이 형성되어 있다. 상기 드레인 영역(36)에는 비트 라인(미도시)이 연결된다. 상기 드레인 영역(36)은 반도체 기판(10)이 p형 실리콘 기판일 경우 N+ 불순물 영역으로 구성된다. 상기 선택 게이트 산화막(26), 게이트(34), 플로팅 접합 영역(24) 및 드레인 영역(36)으로 선택 트랜지스터를 구성한다.
이상과 같은 종래의 이이피롬 소자는 상기 컨트롤 게이트(20)에 인가되는 전압과 플로팅 접합 영역(24)에 인가되는 전압차로 인해 상기 터널 산화막(14)을 통하여 F-N 전류(Fowler-Nordheim 전류)가 흐른다. 이에 따라, 상기 플로팅 게이트(16)에 전자를 주입하거나 상기 플로팅 게이트(16)에서 전자를 방출시켜서 셀을 소거하거나 프로그램한다. 상기 플로팅 게이트에 전자를 주입하는 경우를 셀이 소거된 것으로 판단하고, 상기 플로팅 게이트에서 전자를 방출시킨 경우를 셀이 프로그램된 것으로 판단한다.
그런데, 이이피롬 소자는 프로그램 및 소거 동작시 사용되는 동작 전압은 커플링비, 즉 컨트롤 게이트에 인가되는 전압이 플로팅 게이트에 얼마나 유기되는가에 따라 결정된다. 따라서, 상술한 동작 전압을 낮추기 위해서는 커플링비를 증가시켜야 하는데, 이이피롬 소자의 셀이 작아질 경우 플로팅 게이트와 컨트롤 게이트 사이의 커패시턴스값이 낮아져 더더욱 커플링비가 낮아진다. 상기 커플링비를 증가시키기 위한 종래의 방법은 플로팅 게이트와 컨트롤 게이트 사이의 절연막 패턴의 두께를 낮추어 상기 플로팅 게이트와 컨트롤 게이트 사이의 커패시턴스값을 증가시키거나, 터널 산화막의 크기를 감소시킨다. 그러나, 상기 절연막 패턴의 두께를 낮추는 방법은 전하 손실(charge loss) 등의 문제로 한계에 와 있으며, 터널 산화막의 크기를 감소시키는 것도 패터닝 한계 및 신뢰성 문제로 인해 한계에 와 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해결하면서도 커플링비를 증가시킬 수 있는 이이피롬 소자를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제를 상기 이이피롬 소자의 적합한 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 예에 의한 이이피롬 소자는 반도체 기판 상에 형성된 제1 두께의 제1 메모리 게이트 산화막과, 상기 제1 두께보다 두꺼운 제2 두께의 제2 메모리 게이트 산화막으로 구성된 메모리 게이트 산화막과, 상기 제2 메모리 게이트 산화막 내에 제1 두께보다 작은 제3 두께로 형성된 터널 산화막을 포함한다. 상기 메모리 게이트 산화막, 및 터널 산화막 상에 순차적으로 플로팅 게이트, 절연막 패턴 및 컨트롤 게이트이 형성되어 있다. 상기 플로팅 게이트 및 컨트롤 게이트의 일측벽에 얼라인되고 상기 제1 메모리 게이트 산화막의 일측의 상기 반도체 기판에 소오스 영역이 형성되어 있다. 상기 플로팅 게이트 및 컨트롤 게이트의 타측벽에 얼라인되어 형성되면서도 상기 제2 메모리 게이트 산화막 및 터널 산화막의 하부의 반도체 기판에도 플로팅 접합 영역이 형성되어 있다.
본 발명의 다른 예에 의한 이이피롬 소자는 반도체 기판에 형성된 메모리 트랜지스터 및 선택 트랜지스터를 포함하여 이루어진다. 상기 메모리 트랜지스터는, 반도체 기판 상에서 제1 두께의 제1 메모리 게이트 산화막과, 상기 제1 두께보다 두꺼운 제2 두께의 제2 메모리 게이트 산화막으로 구성된 메모리 게이트 산화막과, 상기 메모리 게이트 산화막 내에 제1 두께보다 작은 제3 두께로 형성된 터널 산화막을 포함한다. 상기 메모리 트랜지스터는 상기 메모리 게이트 산화막 및 터널 산화막 상에는 순차적으로 형성된 플로팅 게이트, 절연막 패턴 및 컨트롤 게이트와, 상기 플로팅 게이트 및 컨트롤 게이트의 일측벽에 얼라인되어 상기 제1 메모리 게이트 산화막 일측의 반도체 기판에 형성된 소오스 영역과, 상기 플로팅 게이트 및 컨트롤 게이트의 타측벽에 얼라인되어 형성되면서도 상기 제2 메모리 게이트 산화막 및 터널 산화막의 하부의 반도체 기판에도 형성된 플로팅 접합 영역을 포함한다. 상기 선택 트랜지스터는 상기 메모리 트랜지스터와 이격되어 형성된 선택 게이트 산화막과, 상기 선택 게이트 산화막 상에 형성된 게이트와, 상기 게이트의 일측벽에 얼라인되어 형성된 드레인 영역을 포함한다.
또한, 상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 이이피롬 소자의 제조방법은 반도체 기판 상에 제1 두께의 제1 산화막을 형성한 후, 상기 반도체 기판에 불순물을 주입하여 플로팅 접합 영역을 구성하는 제1 불순물 영역을 형성한다. 이어서, 상기 제1 불순물 영역 상에 제1 산화막보다 두께가 두꺼운 제2 두께의 제2 산화막을 형성한 후, 상기 제2 산화막을 선택적으로 식각하여 상기 제2 산화막 내에 상기 제1 두께보다 얇은 제3 두께의 터널 산화막을 형성한다.
상기 제1 산화막, 터널 산화막 및 제2 산화막이 형성된 반도체 기판의 전면에 제1 도전막, 절연막 및 제2 도전막을 순차적으로 형성한다. 상기 제2 도전막, 절연막, 제1 도전막, 제2 산화막 및 제1 산화막을 패터닝하여, 상기 반도체 기판 상에 제1 두께의 제1 메모리 게이트 산화막과, 상기 제1 두께보다 두꺼운 제2 두께의 제2 메모리 게이트 산화막으로 구성된 메모리 게이트 산화막과, 상기 메모리 게이트 산화막 및 터널 산화막 상에 순차적으로 게이트 스택을 형성하고, 상기 게이트 스택과 이격되어 상기 반도체 기판 상에 선택 게이트 산화막과 게이트를 순차적으로 형성한다.
상기 게이트 스택의 일측벽 및 게이트의 일측벽에 얼라인되어 상기 반도체 기판에 제2 불순물 영역을 형성하여 상기 제1 불순물 영역과 제2 불순물 영역으로 구성된 플로팅 접합 영역을 형성한다. 상기 게이트 스택의 타측벽에 얼라인되고 상기 제1 메모리 게이트 산화막 일측의 상기 반도체 기판에 소오스 영역을 형성하고, 상기 게이트의 타측벽에 얼라인되어 상기 반도체 기판에 드레인 영역을 형성한다.
이상과 같은 본 발명의 이이피롬 소자는 터널 산화막의 크기 및 터널 산화막의 두께는 종래와 동일하게 유지하면서 커플링비를 증가시켜 셀의 크기를 줄이고, 셀의 소거나 프로그램시 동작 전압을 낮출 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
도 2는 본 발명에 의한 이이피롬 소자의 셀 단면도이다.
구체적으로, 반도체 기판(200), 예컨대 p형 실리콘 기판 상에 메모리 트랜지스터(MTR) 및 선택 트랜지스터(STR)가 이격되어 형성되어 있다. 상기 메모리 트랜지스터(MTR)는 반도체 기판(200) 상에 형성된 메모리 게이트 산화막(215)과, 상기 메모리 게이트 산화막(215) 내에 터널 산화막(214)이 형성되어 있다.
상기 메모리 게이트 산화막(215)은 두께가 얇은 제1 두께의 제1 메모리 게이트 산화막(202a)과 상기 제1 두께보다 두꺼운 제2 두께로 형성되고 플로팅 접합 영역(228) 상에 형성되는 제2 메모리 게이트 산화막(210a)으로 구성된다. 상기 터널 산화막(214)은 제2 메모리 게이트 산화막(210a) 내에 상기 제1 메모리 게이트 산화막(215)의 제1 두께보다 낮은 제3 두께로 형성되어 있다. 상기 제1 메모리 게이트 산화막(202a)은 소오스 영역(230)쪽으로 형성되어 있다.
상기 메모리 게이트 산화막(215) 및 터널 산화막(214) 상에 플로팅 게이트(216a)가 형성되어 있다. 상기 플로팅 게이트(216a) 상에 절연막 패턴(218a) 및 컨트롤 게이트(220a)가 형성되어 있다. 상기 플로팅 게이트(216a), 절연막 패턴(218a) 및 컨트롤 게이트(220a)는 메모리 트랜지스터의 게이트 스택(222)을 구성한다. 상기 절연막 패턴(218a)은 ONO막, 즉 산화막(O)-질화막(N)-산화막(O)으로 구성할 수 있다.
상기 제1 메모리 게이트 산화막(202a)의 좌측의 반도체 기판(200)에는 소오스 영역(230)이 형성되어 있고, 상기 제2 메모리 게이트 산화막(210a)의 하부, 상기 터널 산화막(214)의 하부 및 터널 산화막(214)의 우측의 반도체 기판(200)에는 제1 불순물 영역(208) 및 제2 불순물 영역(226)으로 구성되는 플로팅 접합 영역(228)이 형성되어 있다. 상기 제1 불순물 영역(208)은 상기 반도체 기판(200)이 p형 실리콘 기판일 경우 N+ 불순물 영역으로 구성되며, 상기 제2 불순물 영역(226)은 N- 불순물 영역으로 구성될 수 있다. 따라서, 본 발명의 플로팅 접합 영역(228)은 N+ 불순물 영역 및 N- 불순물 영역으로 구성할 수 있다.
상기 선택 트랜지스터(STR)는 상기 메모리 트랜지스터(MTR)와 이격되어 반도체 기판(200) 상에 선택 게이트 산화막(202b)이 형성되어 있다. 상기 선택 게이트 산화막(202b) 상에는 제1 도전막 패턴(216b), 절연막 패턴(218b) 및 제2 도전막 패턴(220b)으로 구성되는 게이트(224)가 형성되어 있다. 상기 게이트(224)의 우측의 반도체 기판(200)에는 드레인 영역(232)이 형성되어 있다. 상기 드레인 영역(232)에는 비트 라인(미도시)이 연결된다. 상기 소오스 영역(230), 플로팅 접합 영역(228) 및 드레인 영역(232)은 반도체 기판(200)이 p형 실리콘 기판일 경우 N형 불순물 영역으로 구성될 수 있다.
상기 도 2의 본 발명의 메모리 트랜지스터는 플로팅 접합 영역(228) 상에 형성된 제2 메모리 게이트 산화막(210a)의 두께를 제1 메모리 게이트 산화막(202a)의 두께보다 증가시킴으로써 셀의 전자주입(소거시)나 전자방출(프로그램시)에 커플링비를 증가시킨다. 보다 상세하게 설명하면, 셀의 전자주입시(소거시) 커플링비는 하기 수학식 1과 같고, 셀의 전자방출(프로그램시)는 커플링 비(γ)가 하기 수학식 2와 같게 된다.
γ=Cono/Ctotal = Cono/(Ctunnel+ Cgox + Cono)
γ=Cono + Cgox/Ctotal = Cono + Cgox/(Ctunnel+ Cgox + Cono)
상기 수학식 1 및 수학식 2에서, Cono는 컨트롤 게이트(220a)와 플로팅 게이트(216a) 사이의 커패시턴스이고, Ctunnel은 플로팅 게이트(216a)와 터널 산화막(214)이 형성된 반도체 기판(200) 사이의 커패시턴스이고, Cgox는 플로팅 게이트(216a)와 제2 메모리 게이트 산화막(210a)의 하부에 형성된 플로팅 접합 영역(228) 사이의 커패시턴스이고, Ctotal은 Ctunnel+ Cgox + Cono를 의미한다.
앞서 설명한 바와 같이 본 발명의 이이피롬 소자는 플로팅 접합 영역(228) 상에 형성된 제2 메모리 게이트 산화막(210a)의 두께를 종래보다 두껍게 형성하였기 때문에 Cgox가 감소한다. 상기 수학식 1 및 수학식 2에 보시는 바와 같이 분모에 Cgox가 있기 때문에 본 발명이 이이피롬 소자는 종래와 비교하여 커플링비가 증가한다. 이렇게 커플링비가 증가하면 이에 따라 본 발명의 이이피롬 소자는 셀의 크기를 줄일 수 있다. 더하여, 본 발명의 이이피롬 소자는 커플링비가 증가되면 셀의 소거나 프로그램시 동작 전압을 낮출 수 있다.
도 3 내지 도 10은 도 2의 이이피롬 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 3을 참조하면, 반도체 기판(200), 예컨대 P형 실리콘 기판 상에 제1 산화막(202)을 형성한다. 상기 제1 산화막(202)은 후공정에서 메모리 트랜지스터의 메모리 게이트 산화막과 선택 트랜지스터의 선택 게이트 산화막을 형성하는데 이용된다. 본 실시예에서, 상기 제1 산화막(204)은 250∼280Å의 두께로 형성한다.
이어서, 상기 제1 산화막(202) 상에 질화막(204)을 형성한다. 다음에, 상기 질화막(204) 상에 후공정에서 터널 영역이 될 부분을 노출시키는 제1 포토레지스트 패턴(206)을 형성한다. 계속하여, 상기 터널 영역이 될 부분의 반도체 기판(200)에 불순물, 예컨대 N형 불순물을 주입하여 제1 불순물 영역(208)을 형성한다. 상기 제1 불순물 영역은 플로팅 접합 영역을 구성한다. 상기 제1 불순물 영역(208)은 N+ 불순물 영역으로 형성한다. 본 실시예에서, 상기 제1 불순물 영역(208)은 P를 50∼70KeV의 에너지 및 7.0E13∼1.0 E14/cm2의 도즈량으로 주입하거나, As를 60∼120KeV의 에너지 및 7.0E13∼1.5 E14/cm2의 도즈량으로 주입하여 형성한다.
도 4를 참조하면, 상기 제1 포토레지스트 패턴(206)을 마스크로 상기 질화막(204)을 선택적으로 식각한다. 이에 따라, 제1 불순물 영역(208) 상부의 제1 산화막(202)을 노출시키는 질화막 패턴(204a)이 형성된다.
도 5를 참조하면, 상기 제1 포토레지스트 패턴(206)을 제거한다. 이어서, 상기 노출된 제1 산화막(202) 부분에 제2 산화막(210)을 형성한다. 즉, 상기 질화막 패턴(204a)을 산화방지마스크로 하여, 상기 반도체 기판(200)을 산화시켜 제1 불순물 영역(208) 상부에 상기 제1 산화막(202)보다 두꺼운 제2 산화막(210)을 형성한다. 상기 제2 산화막(210)은 후공정에서 제1 불순물 영역(플로팅 접합 영역) 상에 형성되는 제2 메모리 게이트 산화막이 될 부분이다.
도 6을 참조하면, 상기 질화막 패턴(204a)을 제거한다. 상기 질화막 패턴(204a)이 제거됨으로 인해, 반도체 기판 상에는 제1 산화막(202)이 형성되어 있고, 제1 불순물 영역(208) 상에는 제1 산화막(202)보다 두께가 두꺼운 제2 산화막(210)이 형성되어 있다.
도 7을 참조하면, 상기 제2 산화막(210)의 일부를 노출시키는 제2 포토레지스트 패턴(212)을 형성한다. 상기 제2 포토레지스트 패턴(212)은 후공정에서 터널 산화막을 형성하기 위한 마스크 패턴이다. 계속하여, 상기 제2 포토레지스트 패턴(212)을 마스크로 제2 산화막(210)을 식각하여 제3 두께의 터널 산화막(214)을 형성한다. 상기 터널 산화막(214)의 두께는 상기 제1 산화막(202)의 두께보다 작은 두께로 형성한다. 상기 터널 산화막(214)은 70∼80Å의 두께로 형성한다.
도 8을 참조하면, 상기 제2 포토레지스트 패턴(212)을 제거한다. 이렇게 되면, 반도체 기판(200) 상에 제1 두께의 제1 산화막(202)과, 제1 두께보다 두꺼운 제2 두께의 제2 산화막(210), 및 상기 제1 두께보다 얇은 제3 두께의 터널 산화막(214)이 형성된 상태가 된다. 상기 제2 산화막(210) 및 터널 산화막(214)은 제1 불순물 영역(플로팅 접합 영역, 208) 상에 형성된다.
도 9를 참조하면, 제1 산화막(202), 터널 산화막(214) 및 제2 산화막(210)이 형성된 반도체 기판(200)의 전면에 제1 도전막(216)을 형성한다. 상기 제1 도전막(216)은 불순물이 도핑된 폴리실리콘막으로 형성한다. 본 실시예에서, 상기 제1 도전막(216)은 1000∼2000 Å의 두께로 형성한다.
다음에, 상기 제1 도전막(216) 상에 절연막(218)을 형성한다. 상기 절연막(218)은 ONO막(산화막-질화막-산화막)을 이용하여 형성한다. 상기 절연막(218) 상에 제2 도전막(220)을 형성한다. 상기 제2 도전막(220)은 불순물이 도핑된 폴리실리콘막으로 형성한다. 본 실시예에서, 상기 제2 도전막(220)은 1000∼2000 Å의 두께로 형성한다.
도 10를 참조하면, 상기 제2 도전막(220), 절연막(218), 제1 도전막(216), 제2 산화막(214) 및 제1 산화막(204)을 순차적으로 패터닝한다. 이에 따라, 메모리 트랜지스터의 게이트 스택(222) 및 메모리 게이트 산화막(215)이 형성되고, 상기 게이트 스택과 이격되어 반도체 기판 상에 선택 트랜지스터의 게이트(224)와 선택 게이트 산화막(202b)이 형성된다.
상기 메모리 트랜지스터의 게이트 스택(222)은 플로팅 게이트(216a), 절연막 패턴(218a), 컨트롤 게이트(220a)로 구성된다. 상기 메모리 게이트 산화막(215)은 제1 두께의 제1 메모리 게이트 산화막(202a)과 상기 제1 메모리 게이트 산화막(202a)의 제1 두께보다 두꺼운 제2 메모리 게이트 산화막(210a)으로 형성된다. 상기 터널 산화막(214)은 상기 제2 메모리 게이트 산화막(210a) 내에 상기 제1 메모리 게이트 산화막보다 얇은 제3 두께로 형성된다. 상기 선택 트랜지스터의 게이트(224)는 제2 도전막 패턴(220b), 절연막 패턴(218b), 제1 도전막 패턴(216b)으로 형성된다. 상기 선택 트랜지스터의 선택 게이트 산화막(202b)은 상기 제1 메모리 게이트 산화막(202a)과 동일한 두께로 형성된다.
계속하여, 도 2에 도시한 바와 같이 상기 게이트 스택(222)의 일측벽 및 게이트(224)의 일측벽에 얼라인되어 상기 반도체 기판(200)에 제2 불순물 영역(226)을 형성하여 상기 제1 불순물 영역(208)과 제2 불순물 영역(226)으로 구성된 플로팅 접합 영역(228)을 형성한다. 다시 말해, 메모리 트랜지스터의 게이트 스택(222)과 선택 트랜지스터의 게이트(224) 사이에 제2 불순물 영역(226)을 형성하여, 상기 제1 불순물 영역 및 제2 불순물 영역(226)은 플로팅 접합 영역(228)을 구성한다. 상기 제2 불순물 영역(226)은 상기 반도체 기판(200)이 p형 실리콘 기판일 경우 P를 70-120KeV의 에너지 및 5.0E12-1.2E13/cm2의 도즈량으로 주입하여 N-불순물 영역으로 형성한다.
다음에, 게이트 스택(222)의 타측벽에 얼라인되어 상기 반도체 기판(200)에 소오스 영역(230)을 형성하고, 상기 게이트(224)의 타측벽에 얼라인되어 상기 반도체 기판(200)에 드레인 영역(232)을 형성한다. 다시 말해, 상기 메모리 트랜지스터의 게이트 스택(222)의 좌측에 소오스 영역(230)과 선택 트랜지스터의 게이트(224)의 우측에 드레인 영역(232)을 형성한다. 상기 소오스(230) 영역 및 드레인 영역(232)은 상기 반도체 기판(200)이 p형 실리콘 기판일 경우 As를 30-80KeV의 에너지 및 9.0E14-9.0E15/cm2의 도즈량으로 주입하여 N+불순물 영역으로 형성한다.
상술한 바와 같이 본 발명의 이이피롬 소자는 터널 산화막의 크기 및 터널 산화막의 두께는 종래와 동일하게 유지하면서 플로팅 접합 영역(228) 상에 형성된 제2 메모리 게이트 산화막(210a)의 두께를 종래보다 두껍게 형성함으로써 커플링비를 증가시킬 수 있다. 이렇게 커플링비가 증가하면 이에 따라 본 발명의 이이피롬 소자는 셀의 크기를 줄이고, 셀의 소거나 프로그램시 동작 전압을 낮출 수 있다.

Claims (9)

  1. 반도체 기판 상에 형성된 제1 두께의 제1 메모리 게이트 산화막과, 상기 제1 두께보다 두꺼운 제2 두께의 제2 메모리 게이트 산화막으로 구성된 메모리 게이트 산화막과, 상기 제2 메모리 게이트 산화막 내에 제1 두께보다 작은 제3 두께로 형성된 터널 산화막;
    상기 메모리 게이트 산화막, 및 터널 산화막 상에 순차적으로 형성된 플로팅 게이트, 절연막 패턴 및 컨트롤 게이트;
    상기 플로팅 게이트 및 컨트롤 게이트의 일측벽에 얼라인되고 상기 제1 메모리 게이트 산화막의 일측의 상기 반도체 기판에 형성된 소오스 영역; 및
    상기 플로팅 게이트 및 컨트롤 게이트의 타측벽에 얼라인되어 형성되면서도 상기 제2 메모리 게이트 산화막 및 터널 산화막의 하부의 반도체 기판에도 형성된 플로팅 접합 영역을 포함하여 이루어지는 것을 특징으로 하는 이이피롬 소자.
  2. 제1항에 있어서, 상기 플로팅 접합 영역은 상기 반도체 기판이 P형 실리콘 기판일 경우, N+ 불순물 영역 및 N- 불순물 영역인 것을 특징으로 하는 이이피롬 소자.
  3. 반도체 기판에 형성된 메모리 트랜지스터 및 선택 트랜지스터를 포함하여 이루어지는 이이피롬 소자에 있어서,
    상기 메모리 트랜지스터는, 반도체 기판 상에서 제1 두께의 제1 메모리 게이트 산화막과, 상기 제1 두께보다 두꺼운 제2 두께의 제2 메모리 게이트 산화막으로 구성된 메모리 게이트 산화막과, 상기 메모리 게이트 산화막 내에 제1 두께보다 작은 제3 두께로 형성된 터널 산화막, 상기 메모리 게이트 산화막 및 터널 산화막 상에는 순차적으로 형성된 플로팅 게이트, 절연막 패턴 및 컨트롤 게이트와, 상기 플로팅 게이트 및 컨트롤 게이트의 일측벽에 얼라인되어 상기 제1 메모리 게이트 산화막 일측의 반도체 기판에 형성된 소오스 영역과, 상기 플로팅 게이트 및 컨트롤 게이트의 타측벽에 얼라인되어 형성되면서도 상기 제2 메모리 게이트 산화막 및 터널 산화막의 하부의 반도체 기판에도 형성된 플로팅 접합 영역을 포함하고,
    상기 선택 트랜지스터는 상기 메모리 트랜지스터와 이격되어 형성된 선택 게이트 산화막과, 상기 선택 게이트 산화막 상에 형성된 게이트와, 상기 게이트의 일측벽에 얼라인되어 형성된 드레인 영역을 포함하여 이루어지는 것을 특징으로 하는 이이피롬 소자.
  4. 제3항에 있어서, 상기 메모리 트랜지스터의 소오스 영역 및 선택 트랜지스터의 드레인 영역은 상기 반도체 기판이 P형 실리콘 기판일 경우 N+ 불순물 영역인 것을 특징으로 하는 이이피롬 소자.
  5. 제3항에 있어서, 상기 플로팅 접합 영역은 상기 반도체 기판이 P형 실리콘 기판일 경우 N- 불순물 영역 및 N+ 불순물 영역인 것을 특징으로 하는 이이피롬 소자.
  6. 반도체 기판 상에 제1 두께의 제1 산화막을 형성하는 단계;
    상기 반도체 기판에 불순물을 주입하여 플로팅 접합 영역을 구성하는 제1 불순물 영역을 형성하는 단계;
    상기 제1 불순물 영역 상에 제1 산화막보다 두께가 두꺼운 제2 두께의 제2 산화막을 형성하는 단계;
    상기 제2 산화막을 선택적으로 식각하여 상기 제2 산화막 내에 상기 제1 두께보다 얇은 제3 두께의 터널 산화막을 형성하는 단계;
    상기 제1 산화막, 터널 산화막 및 제2 산화막이 형성된 반도체 기판의 전면에 제1 도전막, 절연막 및 제2 도전막을 순차적으로 형성하는 단계;
    상기 제2 도전막, 절연막, 제1 도전막, 제2 산화막 및 제1 산화막을 패터닝하여, 상기 반도체 기판 상에 제1 두께의 제1 메모리 게이트 산화막과, 상기 제1 두께보다 두꺼운 제2 두께의 제2 메모리 게이트 산화막으로 구성된 메모리 게이트 산화막과, 상기 메모리 게이트 산화막 및 터널 산화막 상에 순차적으로 게이트 스택을 형성하고, 상기 게이트 스택과 이격되어 상기 반도체 기판 상에 선택 게이트 산화막과 게이트를 순차적으로 형성하는 단계;
    상기 게이트 스택의 일측벽 및 게이트의 일측벽에 얼라인되어 상기 반도체 기판에 제2 불순물 영역을 형성하여 상기 제1 불순물 영역과 제2 불순물 영역으로 구성된 플로팅 접합 영역을 형성하는 단계; 및
    상기 게이트 스택의 타측벽에 얼라인되고 상기 제1 메모리 게이트 산화막 일측의 상기 반도체 기판에 소오스 영역을 형성하고, 상기 게이트의 타측벽에 얼라인되어 상기 반도체 기판에 드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 이이피롬 소자의 제조방법.
  7. 제6항에 있어서, 상기 플로팅 접합 영역은 상기 반도체 기판이 P형 실리콘 기판일 경우 N- 불순물 영역 또는 N+ 불순물 영역으로 형성하는 것을 특징으로 하는 이이피롬 소자의 제조방법.
  8. 제6항에 있어서, 상기 선택 게이트 산화막은 제1 메모리 게이트 산화막의 두께와 동일하게 형성하는 것을 특징으로 하는 이이피롬 소자의 제조방법.
  9. 제6항에 있어서, 상기 제2 두께의 제2 산화막을 형성하는 단계는,
    상기 제1 산화막 상에 질화막을 형성하는 단계와,
    상기 질화막을 선택적으로 식각하여 상기 제1 불순물 영역 상부의 제1 산화막을 노출시키는 질화막 패턴을 형성하는 단계와,
    상기 질화막 패턴을 산화 방지 마스크로 하여 상기 반도체 기판을 산화시키는 단계와,
    상기 질화막 패턴을 제거하는 단계로 이루어지는 것을 특징으로 하는 이이피롬 소자의 제조방법.
KR1020030066943A 2003-05-20 2003-09-26 커플링비를 향상시킬 수 있는 이이피롬 소자 및 그 제조방법 KR100546382B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020030066943A KR100546382B1 (ko) 2003-09-26 2003-09-26 커플링비를 향상시킬 수 있는 이이피롬 소자 및 그 제조방법
US10/849,219 US7256449B2 (en) 2003-05-20 2004-05-20 EEPROM device for increasing a coupling ratio and fabrication method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030066943A KR100546382B1 (ko) 2003-09-26 2003-09-26 커플링비를 향상시킬 수 있는 이이피롬 소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20050030456A KR20050030456A (ko) 2005-03-30
KR100546382B1 true KR100546382B1 (ko) 2006-01-26

Family

ID=37386788

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030066943A KR100546382B1 (ko) 2003-05-20 2003-09-26 커플링비를 향상시킬 수 있는 이이피롬 소자 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR100546382B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106783865A (zh) * 2016-11-28 2017-05-31 武汉新芯集成电路制造有限公司 一种存储单元的制作方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100731754B1 (ko) * 2006-02-28 2007-06-22 삼성에스디아이 주식회사 비휘발성 메모리 소자 및 그 제조방법
KR100843141B1 (ko) 2006-05-19 2008-07-02 삼성전자주식회사 비휘발성 메모리 집적 회로 장치 및 그 제조 방법
KR101277147B1 (ko) 2009-12-10 2013-06-20 한국전자통신연구원 이이피롬 장치 및 그 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106783865A (zh) * 2016-11-28 2017-05-31 武汉新芯集成电路制造有限公司 一种存储单元的制作方法
CN106783865B (zh) * 2016-11-28 2019-02-15 武汉新芯集成电路制造有限公司 一种存储单元的制作方法

Also Published As

Publication number Publication date
KR20050030456A (ko) 2005-03-30

Similar Documents

Publication Publication Date Title
US7433243B2 (en) Operation method of non-volatile memory
US7387933B2 (en) EEPROM device and method of fabricating the same
US6963102B2 (en) Non-volatile semiconductor memory having a decreased gate length
US6713332B2 (en) Non-volatile memory device with enlarged trapping layer
US6620693B2 (en) Non-volatile memory and fabrication thereof
KR100634162B1 (ko) 스플리트 게이트 메모리 장치 및 그 제조방법
KR100442883B1 (ko) 측벽 게이트와 ｓｏｎｏｓ 셀 구조를 갖는 불휘발성메모리 소자의 제조 방법
KR100546694B1 (ko) 비휘발성 메모리 장치 및 그 제조방법
US6025229A (en) Method of fabricating split-gate source side injection flash memory array
KR100546382B1 (ko) 커플링비를 향상시킬 수 있는 이이피롬 소자 및 그 제조방법
US7445992B2 (en) Method for fabricating cell structure of non-volatile memory device
US5899718A (en) Method for fabricating flash memory cells
KR100734261B1 (ko) 커플링비를 향상시킬 수 있는 비휘발성 반도체 메모리 소자
US7256449B2 (en) EEPROM device for increasing a coupling ratio and fabrication method thereof
US8021946B2 (en) Nonvolatile memory device and method for fabricating the same
KR100215888B1 (ko) 플래쉬 메모리 제조방법
KR100685880B1 (ko) 플래쉬 이이피롬 셀 및 그 제조방법
US20050045939A1 (en) Split-gate memory cell, memory array incorporating same, and method of manufacture thereof
KR100565757B1 (ko) 플래쉬 메모리 소자 및 그 제조방법
KR100689590B1 (ko) 비휘발성 메모리 소자의 셀 및 그 제조 방법, 및 이를이용한 반도체 소자의 제조방법
KR100688489B1 (ko) 비휘발성 메모리 및 그 제조방법
KR20040054342A (ko) 저전압 구동 플래쉬 메모리 및 그 제조 방법
KR100189965B1 (ko) 비휘발성 반도체 메모리 장치 및 그 제조방법
KR100399415B1 (ko) 비휘발성 메모리소자 및 그의 제조방법
KR100617074B1 (ko) 플래쉬 이이피롬 셀 및 그의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130102

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140103

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee