JPH07297299A - 半導体メモリおよびその製造方法 - Google Patents
半導体メモリおよびその製造方法Info
- Publication number
- JPH07297299A JPH07297299A JP11224194A JP11224194A JPH07297299A JP H07297299 A JPH07297299 A JP H07297299A JP 11224194 A JP11224194 A JP 11224194A JP 11224194 A JP11224194 A JP 11224194A JP H07297299 A JPH07297299 A JP H07297299A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- gate
- semiconductor memory
- drain
- floating gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 電子放出効率を低下させず、ショートチャン
ネル効果耐性を向上させた半導体メモリとその製造方法
を提供する。 【構成】 電子放出先でないソース拡散層７をフローテ
ィングゲート１より離反（オフセットΔＬ0）し、その
分、ドレイン拡散層６をフローティングゲート１に接近
（オーバーラップΔＬ）させる。スタックゲート１０側
面へのサイドウォール１２の形成に先立って、レジスト
１１でマスキングし、ドレイン部４に砒素イオンを注入
してドレイン拡散層６を予備形成する。その後、ソース
部３に拡散層７を形成する。これによりソース拡散層７
はフローティングゲート１に対しオフセットされ、ドレ
イン拡散層６はフローティングゲート１にオーバーラッ
プし、チャンネル長さＬは大きく変化しない。
ネル効果耐性を向上させた半導体メモリとその製造方法
を提供する。 【構成】 電子放出先でないソース拡散層７をフローテ
ィングゲート１より離反（オフセットΔＬ0）し、その
分、ドレイン拡散層６をフローティングゲート１に接近
（オーバーラップΔＬ）させる。スタックゲート１０側
面へのサイドウォール１２の形成に先立って、レジスト
１１でマスキングし、ドレイン部４に砒素イオンを注入
してドレイン拡散層６を予備形成する。その後、ソース
部３に拡散層７を形成する。これによりソース拡散層７
はフローティングゲート１に対しオフセットされ、ドレ
イン拡散層６はフローティングゲート１にオーバーラッ
プし、チャンネル長さＬは大きく変化しない。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリおよびそ
の製造方法に関し、特にＥＥＰ−ＲＯＭと呼ばれるスタ
ックゲート型不揮発性メモリとその製造方法に関するも
のである。
の製造方法に関し、特にＥＥＰ−ＲＯＭと呼ばれるスタ
ックゲート型不揮発性メモリとその製造方法に関するも
のである。
【０００２】
【従来の技術】これまで、スタックゲート型のフラッシ
ュＥＥＰ−ＲＯＭでは、種々のデータ消去、書込み方法
が提案されているが、その代表的なものとしてはＤＩＮ
ＯＲ（Divided bitline NOR)型と呼ばれる書込み／消去
方法がある。この方法は、図３（ａ）に示すように、デ
ータの消去にあたり、まずフローティングゲート１の上
に位置するコントロールゲート２を正電位、ソース部３
およびｐ型基板５を負電位、ドレイン部４をオープンの
状態にする。この結果、チャンネル５４の全面よりフロ
ーティングゲート１に対して電子が注入され、データが
消去される。
ュＥＥＰ−ＲＯＭでは、種々のデータ消去、書込み方法
が提案されているが、その代表的なものとしてはＤＩＮ
ＯＲ（Divided bitline NOR)型と呼ばれる書込み／消去
方法がある。この方法は、図３（ａ）に示すように、デ
ータの消去にあたり、まずフローティングゲート１の上
に位置するコントロールゲート２を正電位、ソース部３
およびｐ型基板５を負電位、ドレイン部４をオープンの
状態にする。この結果、チャンネル５４の全面よりフロ
ーティングゲート１に対して電子が注入され、データが
消去される。
【０００３】一方、データ書込みは、同図（ｂ）に示す
ように、ドレイン部４を正電位、コントロールゲート２
を負電位、ソース部３をオープン、基板５を接地し、フ
ローティングゲート１からドレイン４の拡散層６に電子
を放出させることにより行われる。
ように、ドレイン部４を正電位、コントロールゲート２
を負電位、ソース部３をオープン、基板５を接地し、フ
ローティングゲート１からドレイン４の拡散層６に電子
を放出させることにより行われる。
【０００４】ところで、一般のスタックゲート型のＥＥ
Ｐ−ＲＯＭにおいては、フローティングゲートと、これ
に対して電子の注入、放出を行う拡散層との間の電子ト
ンネル効果を高めるために、それらの間に位置する酸化
膜を薄く形成したり、あるいはフローティングゲートを
拡散層に対して部分的に接近させた構造となっている。
また、上述したようなメモリ消去、書込み法では、フロ
ーティングゲート１からの電子放出効率を高めるため
に、フローティングゲート１とドレイン拡散層６とがあ
る程度の面積を以てオーバーラップするように拡散層６
の形成領域が調整されている。
Ｐ−ＲＯＭにおいては、フローティングゲートと、これ
に対して電子の注入、放出を行う拡散層との間の電子ト
ンネル効果を高めるために、それらの間に位置する酸化
膜を薄く形成したり、あるいはフローティングゲートを
拡散層に対して部分的に接近させた構造となっている。
また、上述したようなメモリ消去、書込み法では、フロ
ーティングゲート１からの電子放出効率を高めるため
に、フローティングゲート１とドレイン拡散層６とがあ
る程度の面積を以てオーバーラップするように拡散層６
の形成領域が調整されている。
【０００５】
【発明が解決しようとする課題】しかしながら、近年の
メモリセルの微細化傾向に伴い、スタックゲート自体の
長さを短く設定すると、前記オーバーラップの確保に伴
ってチャンネル部の電位障壁が降下して、いわゆるショ
ートチャンネル効果が高まることになる。すなわち、Ｄ
ＩＮＯＲ型フラッシュＥＥＰ−ＲＯＭにおいては、電子
放出効率を高めればそれだけショートチャンネル効果が
増加することになり、双方を満足させることは困難であ
った。
メモリセルの微細化傾向に伴い、スタックゲート自体の
長さを短く設定すると、前記オーバーラップの確保に伴
ってチャンネル部の電位障壁が降下して、いわゆるショ
ートチャンネル効果が高まることになる。すなわち、Ｄ
ＩＮＯＲ型フラッシュＥＥＰ−ＲＯＭにおいては、電子
放出効率を高めればそれだけショートチャンネル効果が
増加することになり、双方を満足させることは困難であ
った。
【０００６】本発明は、かかる現状に鑑み、ドレイン、
フローティングゲート間のオーバーラップを確保しつ
つ、ショートチャンネル効果が低減されるような半導体
メモリおよびその製造方法を提供することを目的とする
ものである。
フローティングゲート間のオーバーラップを確保しつ
つ、ショートチャンネル効果が低減されるような半導体
メモリおよびその製造方法を提供することを目的とする
ものである。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明では、基板内にソース拡散層とドレイン拡散
層を有し、これら両拡散層間の基板上にゲート電極層を
設けた半導体メモリにおいて、前記両拡散層のうち少な
くとも一方の端部位置が前記ゲート電極層端部の位置か
らオフセットされたことを特徴とする半導体メモリを提
供する。
め、本発明では、基板内にソース拡散層とドレイン拡散
層を有し、これら両拡散層間の基板上にゲート電極層を
設けた半導体メモリにおいて、前記両拡散層のうち少な
くとも一方の端部位置が前記ゲート電極層端部の位置か
らオフセットされたことを特徴とする半導体メモリを提
供する。
【０００８】上記目的を達成するため、本発明の実施例
によれば、コントロールゲート、フローティングゲート
から成るスタックゲートと、ソース拡散層と、ドレイン
拡散層とを有し、前記フローティングゲート・ドレイン
拡散層間またはフローティングゲート・ソース拡散層間
で電子の注入、放出を行うことによりメモリの消去、書
込みをするスタックゲート型半導体メモリにおいて、電
子放出先でない拡散層を、前記フローティングゲートよ
り離反（オフセット）して形成するとともに、電子放出
先となる拡散層を前記フローティングゲートに接近（オ
ーバーラップ）して形成したことを特徴とする半導体メ
モリが提供される。
によれば、コントロールゲート、フローティングゲート
から成るスタックゲートと、ソース拡散層と、ドレイン
拡散層とを有し、前記フローティングゲート・ドレイン
拡散層間またはフローティングゲート・ソース拡散層間
で電子の注入、放出を行うことによりメモリの消去、書
込みをするスタックゲート型半導体メモリにおいて、電
子放出先でない拡散層を、前記フローティングゲートよ
り離反（オフセット）して形成するとともに、電子放出
先となる拡散層を前記フローティングゲートに接近（オ
ーバーラップ）して形成したことを特徴とする半導体メ
モリが提供される。
【０００９】また、本発明では、この半導体メモリを提
供するため、スタックゲート側面へのサイドウォール形
成に先立って、基板内の電子放出先となるソース部また
はドレイン部領域に予めイオン注入して拡散層を形成す
るとともに、スタックゲート側面へのサイドウォール形
成後、少なくとも電子放出先でないドレイン部またはソ
ース部領域に拡散層を形成することを特徴とする第１の
半導体メモリ製造方法が提供される。
供するため、スタックゲート側面へのサイドウォール形
成に先立って、基板内の電子放出先となるソース部また
はドレイン部領域に予めイオン注入して拡散層を形成す
るとともに、スタックゲート側面へのサイドウォール形
成後、少なくとも電子放出先でないドレイン部またはソ
ース部領域に拡散層を形成することを特徴とする第１の
半導体メモリ製造方法が提供される。
【００１０】更に、本発明では別の製造方法として、ス
タックゲートを形成する際のゲートパターニング後に、
前記コントロールゲート上にパターニング用レジストを
残したまま、基板表面に対して斜め方向からイオン注入
することにより、前記拡散層を形成することを特徴とす
る第２の半導体メモリ製造方法が提供される。
タックゲートを形成する際のゲートパターニング後に、
前記コントロールゲート上にパターニング用レジストを
残したまま、基板表面に対して斜め方向からイオン注入
することにより、前記拡散層を形成することを特徴とす
る第２の半導体メモリ製造方法が提供される。
【００１１】
【作用】電子放出効率を高めるため、電子放出先となる
拡散層をフローティングゲートに接近させ、そのオーバ
ーラップ量を大きくしたとしても、電子放出先でない電
極側の拡散層をフローティングゲートより離反させるこ
とで、実質的なチャンネル長さは変化することがなく、
ショートチャンネル効果耐性を確保することができる。
拡散層をフローティングゲートに接近させ、そのオーバ
ーラップ量を大きくしたとしても、電子放出先でない電
極側の拡散層をフローティングゲートより離反させるこ
とで、実質的なチャンネル長さは変化することがなく、
ショートチャンネル効果耐性を確保することができる。
【００１２】また、第１の製造方法においては、サイド
ウォール形成後、電子放出先とはならない基板領域に対
してイオン注入されるため、このイオン注入領域とフロ
ーティングゲートとの間にはサイドウォールが介在する
こととなり、その後形成される拡散層をフローティング
ゲートより離反させることができる。
ウォール形成後、電子放出先とはならない基板領域に対
してイオン注入されるため、このイオン注入領域とフロ
ーティングゲートとの間にはサイドウォールが介在する
こととなり、その後形成される拡散層をフローティング
ゲートより離反させることができる。
【００１３】また、第２の製造方法においては、コント
ロールゲート上にレジストを残したまま基板表面に対し
て斜め方向からイオン注入することで、スタックゲート
より一方の側においてはレジストによるシャドウ効果に
よって、注入領域がフローティングゲートから離れ、他
方の側においては、斜め方向からのイオン注入によりフ
ローティングゲート下方まで注入領域が及ぶことにな
る。
ロールゲート上にレジストを残したまま基板表面に対し
て斜め方向からイオン注入することで、スタックゲート
より一方の側においてはレジストによるシャドウ効果に
よって、注入領域がフローティングゲートから離れ、他
方の側においては、斜め方向からのイオン注入によりフ
ローティングゲート下方まで注入領域が及ぶことにな
る。
【００１４】
【実施例】図面を参照しながら本発明による半導体メモ
リおよびその製造方法を以下、説明する。図１は、本発
明の第１実施例による半導体メモリ製造過程を順に示し
たものである。まず、通常のＥＥＰ−ＲＯＭ製造方法と
同じ方法で、ｐ型基板５の上にスタックゲート１０を形
成する。すなわち、これは、基板５上に絶縁膜を介して
フローティングゲート１とコントロールゲート２を積層
するものであり、実際には、これらのゲートを成膜した
後、レジストパターニングおよびエッチングを施すこと
に得ることができる。なお、この構成例としてスタック
ゲート１０は、例えばＳｉＯ2の第１絶縁膜５１、ポリ
シリコン（又はアルミニウム）のフローティングゲート
１、Ｓｉ3Ｎ4（又はＡｌ2Ｏ3）の第２絶縁膜５２、およ
びポリシリコンのコントロールゲート２によって構成さ
れる。
リおよびその製造方法を以下、説明する。図１は、本発
明の第１実施例による半導体メモリ製造過程を順に示し
たものである。まず、通常のＥＥＰ−ＲＯＭ製造方法と
同じ方法で、ｐ型基板５の上にスタックゲート１０を形
成する。すなわち、これは、基板５上に絶縁膜を介して
フローティングゲート１とコントロールゲート２を積層
するものであり、実際には、これらのゲートを成膜した
後、レジストパターニングおよびエッチングを施すこと
に得ることができる。なお、この構成例としてスタック
ゲート１０は、例えばＳｉＯ2の第１絶縁膜５１、ポリ
シリコン（又はアルミニウム）のフローティングゲート
１、Ｓｉ3Ｎ4（又はＡｌ2Ｏ3）の第２絶縁膜５２、およ
びポリシリコンのコントロールゲート２によって構成さ
れる。
【００１５】以上のようにして図１（ａ）に示すスタッ
クゲート１０を形成したならば、次に、ｎ＋型のドレイ
ン拡散層を形成するために、同図（ｂ）に示すように、
スタックゲート１０から図中左方のソース部３にかけ
て、この領域をレジスト１１で覆い、ドレイン部４のみ
にＡｓ（砒素）イオン、またはＡｓイオン＋Ｐ（燐）イ
オン）を注入し、レジスト１１で覆われない基板部分
（図中右側）にシングルドレインか、あるいはダブルド
レイン構造のイオン注入組織を形成する。なお、この組
織は、その後、１０００℃前後の高温炉中でアニール
（熱処理）が施され、同図（ｃ）に示すような、スタッ
クゲート１０と若干オーバーラップするドレイン拡散層
６が形成されることになる。
クゲート１０を形成したならば、次に、ｎ＋型のドレイ
ン拡散層を形成するために、同図（ｂ）に示すように、
スタックゲート１０から図中左方のソース部３にかけ
て、この領域をレジスト１１で覆い、ドレイン部４のみ
にＡｓ（砒素）イオン、またはＡｓイオン＋Ｐ（燐）イ
オン）を注入し、レジスト１１で覆われない基板部分
（図中右側）にシングルドレインか、あるいはダブルド
レイン構造のイオン注入組織を形成する。なお、この組
織は、その後、１０００℃前後の高温炉中でアニール
（熱処理）が施され、同図（ｃ）に示すような、スタッ
クゲート１０と若干オーバーラップするドレイン拡散層
６が形成されることになる。
【００１６】このようにしてイオン注入した後は、次に
基板表面からレジスト１１を剥離させ、その後、基板表
面にＳｉＯ2膜（又はＳｉ3Ｎ4膜）を形成し、異方性エ
ッチングをして、同図（ｃ）に示すようにＳｉＯ2から
なるスタックゲート１０の側壁保護のためのサイドウォ
−ル１２を形成する。
基板表面からレジスト１１を剥離させ、その後、基板表
面にＳｉＯ2膜（又はＳｉ3Ｎ4膜）を形成し、異方性エ
ッチングをして、同図（ｃ）に示すようにＳｉＯ2から
なるスタックゲート１０の側壁保護のためのサイドウォ
−ル１２を形成する。
【００１７】次に、以上のようにしてサイドウォ−ル１
２を形成した基板全域、特にソース部３およびドレイン
部４に対して、再度Ａｓイオンを注入し、熱処理を行う
「同図（ｄ）参照」。この結果、ソース部３においては
新たなソース拡散層７が生成され、片やドレイン部４に
おいては、先の熱処理工程でのドレイン拡散層６の拡散
領域が増加することとなり、最終的には同図（ｅ）に示
すように、ソース拡散層７のみスタックゲート１０から
オフセットされた基板組織が形成される。
２を形成した基板全域、特にソース部３およびドレイン
部４に対して、再度Ａｓイオンを注入し、熱処理を行う
「同図（ｄ）参照」。この結果、ソース部３においては
新たなソース拡散層７が生成され、片やドレイン部４に
おいては、先の熱処理工程でのドレイン拡散層６の拡散
領域が増加することとなり、最終的には同図（ｅ）に示
すように、ソース拡散層７のみスタックゲート１０から
オフセットされた基板組織が形成される。
【００１８】すなわち、本実施例におけるＥＥＰ−ＲＯ
Ｍを構成するドレイン、ソースの各ｎ＋型拡散層６、７
は、同図（ｅ）に示したように、片やドレイン部４にお
いては、スタックゲート１０に対して大きなオーバーラ
ップ量△Ｌが確保された状態で形成され、片やソース部
３においては、スタックゲート１０に対してオフセット
量△Ｌｏだけ離反して形成されるために、実質的にチャ
ンネル長さＬを短くすることがない。従って、このよう
な拡散層オフセット型のメモリは、メモリセルを微細化
しても耐ショートチャンネル効果を損なうことなく電子
放出効率を向上させることができる。なお、上述した製
造方法によるＥＥＰ−ＲＯＭは、オフセット量△Ｌｏに
関係してそれが大きい値の場合、メモリトランジスタ読
出し動作時の電流が減少する恐れがあるが、この問題は
ドレイン拡散層６を形成する時の熱処理の温度管理や処
理時間を調整し、オフセット量△Ｌｏを適性値に制御す
ることによって解消できる。
Ｍを構成するドレイン、ソースの各ｎ＋型拡散層６、７
は、同図（ｅ）に示したように、片やドレイン部４にお
いては、スタックゲート１０に対して大きなオーバーラ
ップ量△Ｌが確保された状態で形成され、片やソース部
３においては、スタックゲート１０に対してオフセット
量△Ｌｏだけ離反して形成されるために、実質的にチャ
ンネル長さＬを短くすることがない。従って、このよう
な拡散層オフセット型のメモリは、メモリセルを微細化
しても耐ショートチャンネル効果を損なうことなく電子
放出効率を向上させることができる。なお、上述した製
造方法によるＥＥＰ−ＲＯＭは、オフセット量△Ｌｏに
関係してそれが大きい値の場合、メモリトランジスタ読
出し動作時の電流が減少する恐れがあるが、この問題は
ドレイン拡散層６を形成する時の熱処理の温度管理や処
理時間を調整し、オフセット量△Ｌｏを適性値に制御す
ることによって解消できる。
【００１９】次に、上述した製造方法とは異なる拡散層
オフセット法を用いた、本発明の第２実施例としての半
導体メモリ製造方法を説明する。図２はその半導体メモ
リ製造過程を順に示したものである。
オフセット法を用いた、本発明の第２実施例としての半
導体メモリ製造方法を説明する。図２はその半導体メモ
リ製造過程を順に示したものである。
【００２０】この第２実施例に係る製造方法は、スタッ
クゲート形成までは通常の形成方法と全く同様である
が、スタックゲート形成後は図２（ａ）に示すようにゲ
ートパターニング時のレジスト１１をコントロールゲー
ト２の上に残したままの状態にしておく。そして、この
状態から同図（ｂ）に示すように、砒素イオン（又は、
砒素イオン＋燐イオン）なるドナーを基板表面５３に対
して斜め方向から注入する。
クゲート形成までは通常の形成方法と全く同様である
が、スタックゲート形成後は図２（ａ）に示すようにゲ
ートパターニング時のレジスト１１をコントロールゲー
ト２の上に残したままの状態にしておく。そして、この
状態から同図（ｂ）に示すように、砒素イオン（又は、
砒素イオン＋燐イオン）なるドナーを基板表面５３に対
して斜め方向から注入する。
【００２１】この結果、スタックゲート１０より図にお
いて左側に位置するソース部３においては、コントロー
ルゲート上、高く堆積されたレジスト１１のシャドウ効
果によって、フローティングゲート１から離反された位
置にドナーが注入され、逆にスタックゲート１０より図
中右側に位置するドレイン部４においては、その注入角
度に起因してフローティングゲート１の下方までドナー
が注入される。そして、その後の熱処理によって、ソー
ス部３にはスタックゲート１０に対してオフセットされ
たソース拡散層７が形成され、ドレイン部４ではスタッ
クゲート１０に対しオーバーラップしたドレイン拡散層
６が形成されることになる（図２（ｃ）参照）。
いて左側に位置するソース部３においては、コントロー
ルゲート上、高く堆積されたレジスト１１のシャドウ効
果によって、フローティングゲート１から離反された位
置にドナーが注入され、逆にスタックゲート１０より図
中右側に位置するドレイン部４においては、その注入角
度に起因してフローティングゲート１の下方までドナー
が注入される。そして、その後の熱処理によって、ソー
ス部３にはスタックゲート１０に対してオフセットされ
たソース拡散層７が形成され、ドレイン部４ではスタッ
クゲート１０に対しオーバーラップしたドレイン拡散層
６が形成されることになる（図２（ｃ）参照）。
【００２２】このようにして各拡散層６、７が形成され
たならば、先の第１実施例による製造方法と同様に、レ
ジスト１１を除去したコントロールゲート上を含め、基
板表面５３にＳｉＯ2膜（又はＳｉ3Ｎ4膜）を形成し、
異方性エッチングをして、同図（ｃ）に示すようにＳｉ
Ｏ2からなるスタックゲート１０の側壁保護のためのサ
イドウォ−ル１２を形成する。
たならば、先の第１実施例による製造方法と同様に、レ
ジスト１１を除去したコントロールゲート上を含め、基
板表面５３にＳｉＯ2膜（又はＳｉ3Ｎ4膜）を形成し、
異方性エッチングをして、同図（ｃ）に示すようにＳｉ
Ｏ2からなるスタックゲート１０の側壁保護のためのサ
イドウォ−ル１２を形成する。
【００２３】サイドウォ−ル形成後は基板５に対して略
垂直なる方向から、再度Ａｓイオンを注入し、熱処理を
行う（同図（ｄ）参照）。この結果、ソース部３とドレ
イン部４において、先の熱処理工程での各拡散層７、６
の拡散領域が増加することとなり、最終的には同図
（ｅ）に示すように、ドレイン部４においては、スタッ
クゲート１０に対して大きなオーバーラップ量△Ｌが確
保された状態で拡散層６が形成され、ソース部３におい
ては、スタックゲート１０に対してオフセット量△Ｌｏ
だけ離反して拡散層７が形成される。
垂直なる方向から、再度Ａｓイオンを注入し、熱処理を
行う（同図（ｄ）参照）。この結果、ソース部３とドレ
イン部４において、先の熱処理工程での各拡散層７、６
の拡散領域が増加することとなり、最終的には同図
（ｅ）に示すように、ドレイン部４においては、スタッ
クゲート１０に対して大きなオーバーラップ量△Ｌが確
保された状態で拡散層６が形成され、ソース部３におい
ては、スタックゲート１０に対してオフセット量△Ｌｏ
だけ離反して拡散層７が形成される。
【００２４】従って、本実施例でも上述したオフセット
により、実質的なチャンネル長さＬを短くすることはな
い。これは、換言すれば、仮にメモリセルを微細化して
も耐ショートチャンネル効果を損なうことなく電子放出
効率を向上することができることを意味している。な
お、この製造方法においても、オフセット量△Ｌｏが大
き過ぎる場合、メモリトランジスタ読出し動作時の電流
が減少する恐れがあるが、この問題は図２（ｂ）で示し
たイオン注入の角度を調整することにより、オフセット
量△Ｌｏを適性値に制御することによって解消できる。
により、実質的なチャンネル長さＬを短くすることはな
い。これは、換言すれば、仮にメモリセルを微細化して
も耐ショートチャンネル効果を損なうことなく電子放出
効率を向上することができることを意味している。な
お、この製造方法においても、オフセット量△Ｌｏが大
き過ぎる場合、メモリトランジスタ読出し動作時の電流
が減少する恐れがあるが、この問題は図２（ｂ）で示し
たイオン注入の角度を調整することにより、オフセット
量△Ｌｏを適性値に制御することによって解消できる。
【００２５】以上、本発明について、ドレイン拡散層に
対して電子放出することによりデータの書込みを行うＥ
ＥＰ−ＲＯＭとその製造方法に例示して説明したが、本
発明はこの半導体メモリに限定されるものではなく、例
えばソース拡散層を電子放出先とする半導体メモリの場
合、逆にドレイン拡散層をスタックゲートに対してオフ
セットし、かつソース拡散層とスタックゲートをオーバ
ーラップするようにすれば良い。
対して電子放出することによりデータの書込みを行うＥ
ＥＰ−ＲＯＭとその製造方法に例示して説明したが、本
発明はこの半導体メモリに限定されるものではなく、例
えばソース拡散層を電子放出先とする半導体メモリの場
合、逆にドレイン拡散層をスタックゲートに対してオフ
セットし、かつソース拡散層とスタックゲートをオーバ
ーラップするようにすれば良い。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
電子放出先でない拡散層をフローティングゲートから離
反（オフセット）して形成することにより、電子放出先
拡散層とフローティングゲートとのオーバーラップを確
保しつつ、ショートチャンネル効果耐性のある半導体メ
モリを提供することができる。すなわち、これにより、
現在のメモリセルの微細化傾向に対しても、ショートチ
ャンネル効果が発生しにくく、かつ高い電子放出効率を
持つ半導体メモリを得ることができる。
電子放出先でない拡散層をフローティングゲートから離
反（オフセット）して形成することにより、電子放出先
拡散層とフローティングゲートとのオーバーラップを確
保しつつ、ショートチャンネル効果耐性のある半導体メ
モリを提供することができる。すなわち、これにより、
現在のメモリセルの微細化傾向に対しても、ショートチ
ャンネル効果が発生しにくく、かつ高い電子放出効率を
持つ半導体メモリを得ることができる。
【図１】 （ａ）〜（ｅ）はそれぞれ本発明による第１
の半導体メモリ製造過程を順に示した図である。
の半導体メモリ製造過程を順に示した図である。
【図２】 （ａ）〜（ｅ）はそれぞれ本発明による第２
の半導体メモリ製造過程を順に示した図である。
の半導体メモリ製造過程を順に示した図である。
【図３】 従来のＥＥＰ−ＲＯＭ構造を示し、ＤＩＮＯ
Ｒ型データ書込み、消去状態を示した図である。
Ｒ型データ書込み、消去状態を示した図である。
１…フローティングゲート ２…コントロールゲート ３…ソース部 ４…ドレイン部 ５…基板 ６…ドレイン拡散層 ７…ソース拡散層 １０…スタックゲート １１…レジスト １２…サイドウォール ５３…基板表面
Claims (5)
- 【請求項１】 基板内にソース拡散層とドレイン拡散層
を有し、これら両拡散層間の基板上にゲート電極層を設
けた半導体メモリにおいて、前記両拡散層のうち少なく
とも一方の端部位置が前記ゲート電極層端部の位置から
オフセットされたことを特徴とする半導体メモリ。 - 【請求項２】 コントロールゲート、フローティングゲ
ートから成るスタックゲートと、ソース拡散層と、ドレ
イン拡散層とを有し、前記フローティングゲート・ドレ
イン拡散層間またはフローティングゲート・ソース拡散
層間で電子の注入、放出を行うことによりメモリの消
去、書込みをするスタックゲート型半導体メモリにおい
て、 電子放出先でない拡散層を、前記フローティングゲート
より離反して形成するとともに、電子放出先となる拡散
層を前記フローティングゲートに接近して形成したこと
を特徴とする請求項１に記載の半導体メモリ。 - 【請求項３】 請求項１または２に記載の半導体メモリ
の製造方法であって、 前記スタックゲート側面へのサイドウォール形成に先立
って、電子放出先となるドレイン部またはソース部領域
にイオン注入して拡散層を形成するとともに、スタック
ゲート側面へのサイドウォール形成後、少なくとも電子
放出先でないソース部またはドレイン部領域に拡散層を
形成することを特徴とする半導体メモリ製造方法。 - 【請求項４】 請求項１または２に記載の半導体メモリ
の製造方法であって、 前記スタックゲートを形成する際のゲートパターニング
後に、前記コントロールゲート上にパターニング用レジ
ストを残したまま、基板表面に対して斜め方向からイオ
ン注入することにより、前記拡散層を形成することを特
徴とする半導体メモリ製造方法。 - 【請求項５】 請求項３または４に記載の半導体メモリ
製造方法において、 注入されるイオンは、燐イオンまたは砒素イオンである
ことを特徴とする半導体メモリ製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11224194A JPH07297299A (ja) | 1994-04-27 | 1994-04-27 | 半導体メモリおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11224194A JPH07297299A (ja) | 1994-04-27 | 1994-04-27 | 半導体メモリおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07297299A true JPH07297299A (ja) | 1995-11-10 |
Family
ID=14581784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11224194A Pending JPH07297299A (ja) | 1994-04-27 | 1994-04-27 | 半導体メモリおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07297299A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100392432B1 (ko) * | 1998-11-30 | 2003-07-22 | 가부시끼가이샤 도시바 | 불휘발성 반도체 메모리 |
| KR100538065B1 (ko) * | 1998-10-27 | 2006-02-28 | 주식회사 하이닉스반도체 | 멀티 비트 플래쉬 메모리 장치 |
| US7821057B2 (en) | 2006-07-03 | 2010-10-26 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and manufacturing method thereof |
-
1994
- 1994-04-27 JP JP11224194A patent/JPH07297299A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100538065B1 (ko) * | 1998-10-27 | 2006-02-28 | 주식회사 하이닉스반도체 | 멀티 비트 플래쉬 메모리 장치 |
| KR100392432B1 (ko) * | 1998-11-30 | 2003-07-22 | 가부시끼가이샤 도시바 | 불휘발성 반도체 메모리 |
| US6963102B2 (en) | 1998-11-30 | 2005-11-08 | Kabushiki Karsha Toshiba | Non-volatile semiconductor memory having a decreased gate length |
| US7821057B2 (en) | 2006-07-03 | 2010-10-26 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and manufacturing method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5891774A (en) | Method of fabricating EEPROM using oblique implantation | |
| US5614747A (en) | Method for manufacturing a flash EEPROM cell | |
| US5612237A (en) | Method of making flash EEPROM cell | |
| JP2670219B2 (ja) | 不揮発性半導体メモリ装置の製造方法 | |
| US6188103B1 (en) | Method of forming sharp beak of poly by nitrogen implant to improve erase speed for split-gate flash | |
| KR20010014829A (ko) | 불휘발성 반도체 기억 장치 및 그 제조 방법 | |
| US20040256657A1 (en) | [flash memory cell structure and method of manufacturing and operating the memory cell] | |
| JP2855518B2 (ja) | フラッシュメモリーの構造および製造方法 | |
| JPH10200003A (ja) | フラッシュメモリセルの製造方法 | |
| JP2758577B2 (ja) | Ｅｅｐｒｏｍ及びその製造方法 | |
| US6555869B2 (en) | Non-volatile memory device and method of manufacturing the same | |
| JP2819975B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPH07130894A (ja) | Ｅｅｐｒｏｍフラッシュメモリセル、メモリデバイスおよびこれらの製造方法 | |
| JPH07240478A (ja) | 不揮発性半導体メモリ装置の製造方法 | |
| KR20020007864A (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| JPH0897304A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JPH0677492A (ja) | 不揮発性記憶回路を有する半導体装置およびその製造方法 | |
| JPH07297299A (ja) | 半導体メモリおよびその製造方法 | |
| JP2964636B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2006319362A (ja) | 分離トンネル窓を有する不揮発性半導体メモリセルの製造方法 | |
| US6989319B1 (en) | Methods for forming nitrogen-rich regions in non-volatile semiconductor memory devices | |
| JP2877556B2 (ja) | 不揮発性半導体装置及びその製造方法 | |
| US7307024B2 (en) | Flash memory and fabrication method thereof | |
| KR20050065143A (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| KR100189965B1 (ko) | 비휘발성 반도체 메모리 장치 및 그 제조방법 |