JPH1065151A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1065151A JPH1065151A JP21479996A JP21479996A JPH1065151A JP H1065151 A JPH1065151 A JP H1065151A JP 21479996 A JP21479996 A JP 21479996A JP 21479996 A JP21479996 A JP 21479996A JP H1065151 A JPH1065151 A JP H1065151A
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- gate
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- gate electrode
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Abstract
(57)【要約】
【課題】 ゲート電界による電流リークの発生を抑制す
るようなゲート電極構造を提供する。 【解決手段】 本半導体装置１０は、Ｓｉ基板１２上
に、ゲート絶縁膜１４、ゲート電極１６及びゲートオフ
セット絶縁膜１８からなるゲート電極構造を有する。ゲ
ート電極構造の外側にはＬＤＤ拡散層の横方向拡散長さ
にほぼ等しい幅のＳｉ3 Ｎ4 、ＳｉＯ2 等からなる第１
のサイドウォール２０が形成されている。第１のサイド
ウォールの下側及び外側のＳｉ基板表層には拡散層ＬＤ
Ｄ構造部２２が形成されている。第１のサイドウォール
の外側にはＳｉ3 Ｎ4 、ＳｉＯ2 等からなる第２のサイ
ドウォール２４が形成されている。第２のサイドウォー
ルの外側のＳｉ基板表層にはソース／ドレイン拡散層２
６が形成されている。ゲート電極と拡散層ＬＤＤ構造部
とのオーバラップ領域が、存在しないか、または存在し
ても極めて小さいので、ゲート電極からの電界分布によ
る電流リークが抑制される。ゲート／ソース間、及びゲ
ート／ドレイン間の静電容量を小さくできる。
るようなゲート電極構造を提供する。 【解決手段】 本半導体装置１０は、Ｓｉ基板１２上
に、ゲート絶縁膜１４、ゲート電極１６及びゲートオフ
セット絶縁膜１８からなるゲート電極構造を有する。ゲ
ート電極構造の外側にはＬＤＤ拡散層の横方向拡散長さ
にほぼ等しい幅のＳｉ3 Ｎ4 、ＳｉＯ2 等からなる第１
のサイドウォール２０が形成されている。第１のサイド
ウォールの下側及び外側のＳｉ基板表層には拡散層ＬＤ
Ｄ構造部２２が形成されている。第１のサイドウォール
の外側にはＳｉ3 Ｎ4 、ＳｉＯ2 等からなる第２のサイ
ドウォール２４が形成されている。第２のサイドウォー
ルの外側のＳｉ基板表層にはソース／ドレイン拡散層２
６が形成されている。ゲート電極と拡散層ＬＤＤ構造部
とのオーバラップ領域が、存在しないか、または存在し
ても極めて小さいので、ゲート電極からの電界分布によ
る電流リークが抑制される。ゲート／ソース間、及びゲ
ート／ドレイン間の静電容量を小さくできる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、更に詳細には、ゲート電極からの電
界分布による電流リーク（ＧＩＤＬ）を抑制し、かつ高
速動作性及び高周波動作性に優れたゲート電極構造を有
する半導体装置及びその製造方法に関するものである。
の製造方法に関し、更に詳細には、ゲート電極からの電
界分布による電流リーク（ＧＩＤＬ）を抑制し、かつ高
速動作性及び高周波動作性に優れたゲート電極構造を有
する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】半導体装置の高集積化、従って半導体装
置の素子寸法の微細化に伴い、半導体装置内部の電界
は、高くなる傾向にある。ところで、高電界が半導体装
置の特性に及ぼす好ましくない影響の一つとして、ゲー
ト電界が引き起こすリーク電流（Gate Induced Drain L
eakage：以下、簡単にＧＩＤＬと言う）の増大がある。
以下に、従来の半導体装置の層構造を示す図４を参照し
て、この電流リークの発生メカニズムを説明する。図４
に示すように、半導体装置のゲート電極１から発した電
界が、ゲート／拡散層オーバラップ領域５のゲート絶縁
膜２／半導体ＬＤＤ部の界面に強く分布するため、その
領域付近における半導体中のキャリアがトンネルリーク
して、電流リークが生じる。図４で、４はＳｉ基板、３
はソース又はドレイン拡散層又はＬＤＤ拡散層、６はソ
ース領域及び７はドレイン領域である。従来、このリー
ク電流を抑制する方法として、ゲート構造の形成後、ゲ
ート構造を再酸化することによって、この領域の絶縁膜
の膜厚を局所的に厚くしてゲート電界を小さくする方法
が知られている。
置の素子寸法の微細化に伴い、半導体装置内部の電界
は、高くなる傾向にある。ところで、高電界が半導体装
置の特性に及ぼす好ましくない影響の一つとして、ゲー
ト電界が引き起こすリーク電流（Gate Induced Drain L
eakage：以下、簡単にＧＩＤＬと言う）の増大がある。
以下に、従来の半導体装置の層構造を示す図４を参照し
て、この電流リークの発生メカニズムを説明する。図４
に示すように、半導体装置のゲート電極１から発した電
界が、ゲート／拡散層オーバラップ領域５のゲート絶縁
膜２／半導体ＬＤＤ部の界面に強く分布するため、その
領域付近における半導体中のキャリアがトンネルリーク
して、電流リークが生じる。図４で、４はＳｉ基板、３
はソース又はドレイン拡散層又はＬＤＤ拡散層、６はソ
ース領域及び７はドレイン領域である。従来、このリー
ク電流を抑制する方法として、ゲート構造の形成後、ゲ
ート構造を再酸化することによって、この領域の絶縁膜
の膜厚を局所的に厚くしてゲート電界を小さくする方法
が知られている。
【０００３】
【発明が解決しようとする課題】しかし、この方法は、
絶縁膜の膜厚を厚くすることによりリーク電流を抑制し
ていることから、絶縁膜の薄膜化に伴い、いずれは要求
される条件を満たすことが困難になると予測される。ま
た、この方法は、ゲート構造の再酸化を行うため、その
際の熱負荷によって基板中の不純物が拡散すること、ゲ
ート不純物の相互拡散が生じること、ゲートのボロン突
き抜け拡散などの諸問題を併発することが予測される。
絶縁膜の膜厚を厚くすることによりリーク電流を抑制し
ていることから、絶縁膜の薄膜化に伴い、いずれは要求
される条件を満たすことが困難になると予測される。ま
た、この方法は、ゲート構造の再酸化を行うため、その
際の熱負荷によって基板中の不純物が拡散すること、ゲ
ート不純物の相互拡散が生じること、ゲートのボロン突
き抜け拡散などの諸問題を併発することが予測される。
【０００４】以上のような事情に照らして、本発明の目
的は、ゲート電界による電流リークの発生を抑制するよ
うなゲート電極及び拡散層（ＬＤＤ）構造を備えた半導
体装置及びその製造方法を提供することである。
的は、ゲート電界による電流リークの発生を抑制するよ
うなゲート電極及び拡散層（ＬＤＤ）構造を備えた半導
体装置及びその製造方法を提供することである。
【０００５】
【課題を解決するための手段】本発明者は、ゲート電界
による電流リークの発生を抑制する目的を達成するため
に、先ず、ＧＩＤＬの発生メカニズムを研究、報告して
いる７１８〜７２１−ＩＥＤＭ８７に掲載のT.Y.Chan等
の論文、The Impact of Gate-Induced Drain Leakage C
urrent on MOSFET Scaling等に着目した。これらの論文
によれば、ＧＩＤＬに起因したドレインリーク電流Ｉｄ
は、半導体／ゲート絶縁膜表面電界における電界強度Ｅ
ｓを用いて、
による電流リークの発生を抑制する目的を達成するため
に、先ず、ＧＩＤＬの発生メカニズムを研究、報告して
いる７１８〜７２１−ＩＥＤＭ８７に掲載のT.Y.Chan等
の論文、The Impact of Gate-Induced Drain Leakage C
urrent on MOSFET Scaling等に着目した。これらの論文
によれば、ＧＩＤＬに起因したドレインリーク電流Ｉｄ
は、半導体／ゲート絶縁膜表面電界における電界強度Ｅ
ｓを用いて、
【０００６】
【数１】
【０００７】と表される。ただし、Ａ，Ｂはそれぞれ定
数である。この式は、Ｅｓが小さいほどリーク電流Ｉｄ
を小さく抑えられることを表している。また、電界Ｅｓ
は、図５のＧＩＤＬの簡単な解析モデルにそれぞれ示す
ゲートドレイン間電圧Ｖｇｄ及び酸化膜厚Ｔｏｘに基づ
き、絶縁膜比誘電率ｋｏｘ及び半導体比誘電率ｋｓを用
いて次のように表される。
数である。この式は、Ｅｓが小さいほどリーク電流Ｉｄ
を小さく抑えられることを表している。また、電界Ｅｓ
は、図５のＧＩＤＬの簡単な解析モデルにそれぞれ示す
ゲートドレイン間電圧Ｖｇｄ及び酸化膜厚Ｔｏｘに基づ
き、絶縁膜比誘電率ｋｏｘ及び半導体比誘電率ｋｓを用
いて次のように表される。
【０００８】
【数２】
【０００９】ただし、Ｖbendはゲート電界に起因した半
導体バンド曲がりであり、この値が半導体の禁制帯幅Ｅ
ｇを越えた時点でトンネルリークが発生することなどか
ら、リーク電流の解析では、通常、Ｖbend＝１．２Ｖ
（≒Ｅｇ）を代入して（２）式の計算を行う。
導体バンド曲がりであり、この値が半導体の禁制帯幅Ｅ
ｇを越えた時点でトンネルリークが発生することなどか
ら、リーク電流の解析では、通常、Ｖbend＝１．２Ｖ
（≒Ｅｇ）を代入して（２）式の計算を行う。
【００１０】本発明者は、従来の方法のように絶縁膜を
厚くするかわりに、即ち式（２）のＴｏｘを大きくする
代わりに、ゲート拡散層オーバラップ領域を極めて小さ
くすることによって、（１）式におけるＡの項の値等を
変化させ、その結果、図３に示すように、ＧＩＤＬに起
因したリーク電流ＩｄをＬＯＣＯＳ周辺部等で発生した
他のリーク電流以下に抑制することができることに着眼
した。
厚くするかわりに、即ち式（２）のＴｏｘを大きくする
代わりに、ゲート拡散層オーバラップ領域を極めて小さ
くすることによって、（１）式におけるＡの項の値等を
変化させ、その結果、図３に示すように、ＧＩＤＬに起
因したリーク電流ＩｄをＬＯＣＯＳ周辺部等で発生した
他のリーク電流以下に抑制することができることに着眼
した。
【００１１】上記知見に基づき、本発明に係る半導体装
置は、ゲート電極の両側面にＬＤＤサイドウォールとし
てＬＤＤ拡散領域の横方向拡散長にほぼ等しい幅の第１
のサイドウォールと、その外側に第２のサイドウォール
を備え、第１のサイドウォールの下側及び外側の基板表
層にＬＤＤ拡散領域を、第２のサイドウォールの外側の
基板表層にソース／ドレイン拡散領域をそれぞれ備えて
いることを特徴としている。好ましくは、第２のサイド
ウォールを構成する物質の誘電率より第１のサイドウォ
ールを構成する物質の誘電率を低くすることにより、ゲ
ート／ソース間及びゲート／ドレイン間の静電容量を低
減して、高速動作に適した半導体装置を実現する。
置は、ゲート電極の両側面にＬＤＤサイドウォールとし
てＬＤＤ拡散領域の横方向拡散長にほぼ等しい幅の第１
のサイドウォールと、その外側に第２のサイドウォール
を備え、第１のサイドウォールの下側及び外側の基板表
層にＬＤＤ拡散領域を、第２のサイドウォールの外側の
基板表層にソース／ドレイン拡散領域をそれぞれ備えて
いることを特徴としている。好ましくは、第２のサイド
ウォールを構成する物質の誘電率より第１のサイドウォ
ールを構成する物質の誘電率を低くすることにより、ゲ
ート／ソース間及びゲート／ドレイン間の静電容量を低
減して、高速動作に適した半導体装置を実現する。
【００１２】また、本発明に係る半導体装置の製造方法
は、半導体基板上にゲート酸化膜を下層とするゲート電
極を形成した後に、ＣＶＤ法により成膜し、エッチバッ
クして第１のサイドウォールをを形成する工程と、イオ
ンインプランテーションを行ってＬＤＤ拡散領域を形成
する工程と、第１のサイドウォールの外側にＣＶＤ法に
より成膜し、次いでエッチバックして第２のサイドウォ
ールを形成する工程と、イオンインプランテーションを
行ってソース／ドレイン拡散領域を形成する工程とを備
えることを特徴としている。好ましくは、第１のサイド
ウォールをＣＶＤ法で成膜した薄いＴＥＯＳ膜で形成す
ることにより、第１のサイドウォールを形成する際のエ
ッチバック操作を省くことが出来る。
は、半導体基板上にゲート酸化膜を下層とするゲート電
極を形成した後に、ＣＶＤ法により成膜し、エッチバッ
クして第１のサイドウォールをを形成する工程と、イオ
ンインプランテーションを行ってＬＤＤ拡散領域を形成
する工程と、第１のサイドウォールの外側にＣＶＤ法に
より成膜し、次いでエッチバックして第２のサイドウォ
ールを形成する工程と、イオンインプランテーションを
行ってソース／ドレイン拡散領域を形成する工程とを備
えることを特徴としている。好ましくは、第１のサイド
ウォールをＣＶＤ法で成膜した薄いＴＥＯＳ膜で形成す
ることにより、第１のサイドウォールを形成する際のエ
ッチバック操作を省くことが出来る。
【００１３】本発明によれば、ゲート電極の両側面にＬ
ＤＤサイドウォールとしてＬＤＤ拡散領域の横方向拡散
長にほぼほぼ等しい幅の第１のサイドウォールと、第１
のサイドウォールの下側及び外側の基板表層にＬＤＤ拡
散領域を備えることにより、ゲート電極／ＬＤＤ拡散層
のオーバラップ領域を最小化することができる。また、
ゲート電極／ＬＤＤ拡散層のオーバラップ領域の最小化
により、ゲート／ソース間及びゲート／ドレイン間の静
電容量を低減できる。
ＤＤサイドウォールとしてＬＤＤ拡散領域の横方向拡散
長にほぼほぼ等しい幅の第１のサイドウォールと、第１
のサイドウォールの下側及び外側の基板表層にＬＤＤ拡
散領域を備えることにより、ゲート電極／ＬＤＤ拡散層
のオーバラップ領域を最小化することができる。また、
ゲート電極／ＬＤＤ拡散層のオーバラップ領域の最小化
により、ゲート／ソース間及びゲート／ドレイン間の静
電容量を低減できる。
【００１４】
【発明の実施の形態】以下に、添付図面を参照して、実
施例に基づいて本発明をより詳細に説明する。本発明に係る半導体装置の実施例１ 図１は、本発明に係る半導体装置の実施例の層構造を示
す模式図である。本実施例の半導体装置１０は、図１に
示すように、Ｓｉ基板１２上に、ゲート絶縁膜１４、ゲ
ート電極１６及びゲートオフセット絶縁膜１８からなる
ゲート電極構造を有する。ゲート電極構造の外側には、
例えばＳｉ3 Ｎ4 からなる、ＬＤＤイオンインプランテ
ーションの横方向拡散長さにほぼ等しい幅の第１のサイ
ドウォール２０が形成されている。第１のサイドウォー
ル２０の下側及び外側のＳｉ基板１２表層にはイオンイ
ンプランテーションにより拡散層ＬＤＤ構造部２２が形
成されている。第１のサイドウォール２０の外側には、
例えばＳｉ3 Ｎ4 からなる第２のサイドウォール２４が
形成されている。第２のサイドウォール２４の外側のＳ
ｉ基板１２表層にはイオンインプランテーションにより
ソース／ドレイン拡散層２６が形成されている。
施例に基づいて本発明をより詳細に説明する。本発明に係る半導体装置の実施例１ 図１は、本発明に係る半導体装置の実施例の層構造を示
す模式図である。本実施例の半導体装置１０は、図１に
示すように、Ｓｉ基板１２上に、ゲート絶縁膜１４、ゲ
ート電極１６及びゲートオフセット絶縁膜１８からなる
ゲート電極構造を有する。ゲート電極構造の外側には、
例えばＳｉ3 Ｎ4 からなる、ＬＤＤイオンインプランテ
ーションの横方向拡散長さにほぼ等しい幅の第１のサイ
ドウォール２０が形成されている。第１のサイドウォー
ル２０の下側及び外側のＳｉ基板１２表層にはイオンイ
ンプランテーションにより拡散層ＬＤＤ構造部２２が形
成されている。第１のサイドウォール２０の外側には、
例えばＳｉ3 Ｎ4 からなる第２のサイドウォール２４が
形成されている。第２のサイドウォール２４の外側のＳ
ｉ基板１２表層にはイオンインプランテーションにより
ソース／ドレイン拡散層２６が形成されている。
【００１５】以下に、図１に示す実施例１の半導体装置
１０の作製方法を説明する。 （１）従来と同様にして、Ｓｉ基板１２上にゲート絶縁
膜１４、ゲート電極１６及びゲートオフセット絶縁膜１
８をそれぞれ形成し、次いでエッチング加工を行いゲー
ト構造を形成する。 （２）次いで、ＬＤＤイオンインプランテーションの横
方向拡散長に合わせた幅を持つ第１のサイドウォール２
０をＣＶＤ法及びエッチバック法により形成する。 （３）ＬＤＤのイオンインプランテイションを行い、拡
散層ＬＤＤ構造部２２を形成する。 （４）第２のサイドウォール２４をＣＶＤ法及びエッチ
バック法により形成する。 （５）以下、従来と同じ方法により半導体装置の製造工
程を実施する。
１０の作製方法を説明する。 （１）従来と同様にして、Ｓｉ基板１２上にゲート絶縁
膜１４、ゲート電極１６及びゲートオフセット絶縁膜１
８をそれぞれ形成し、次いでエッチング加工を行いゲー
ト構造を形成する。 （２）次いで、ＬＤＤイオンインプランテーションの横
方向拡散長に合わせた幅を持つ第１のサイドウォール２
０をＣＶＤ法及びエッチバック法により形成する。 （３）ＬＤＤのイオンインプランテイションを行い、拡
散層ＬＤＤ構造部２２を形成する。 （４）第２のサイドウォール２４をＣＶＤ法及びエッチ
バック法により形成する。 （５）以下、従来と同じ方法により半導体装置の製造工
程を実施する。
【００１６】本実施例では、図１に示すように、第１の
サイドウォール２０が拡散層ＬＤＤ構造部２２の横方向
拡散長と同じ幅を有しているので、ゲート電極１４と拡
散層ＬＤＤ構造部２２とのオーバラップ領域が、存在し
ないか、または存在しても極めて小さい。よって、本実
施例では、ゲート電極からの電界分布による電流リーク
が発生しない。また、ゲート／ソース間及びゲート／ド
レイン間の静電容量は、それぞれ、このオーバラップ領
域におけるゲート絶縁膜を介した静電容量と、その他の
静電容量成分との和で構成されている。本実施例では、
上述のように、このオーバラップ領域が無いか、若しく
は微小であるから、ゲート／拡散層オーバラップ領域に
おける静電容量がゼロもしくは微小である。この結果、
本実施例のゲート／ソース間、及びゲート／ドレイン間
の静電容量は、ゲート／拡散層オーバラップ領域を有す
る従来構造の半導体装置と比較して小さい。
サイドウォール２０が拡散層ＬＤＤ構造部２２の横方向
拡散長と同じ幅を有しているので、ゲート電極１４と拡
散層ＬＤＤ構造部２２とのオーバラップ領域が、存在し
ないか、または存在しても極めて小さい。よって、本実
施例では、ゲート電極からの電界分布による電流リーク
が発生しない。また、ゲート／ソース間及びゲート／ド
レイン間の静電容量は、それぞれ、このオーバラップ領
域におけるゲート絶縁膜を介した静電容量と、その他の
静電容量成分との和で構成されている。本実施例では、
上述のように、このオーバラップ領域が無いか、若しく
は微小であるから、ゲート／拡散層オーバラップ領域に
おける静電容量がゼロもしくは微小である。この結果、
本実施例のゲート／ソース間、及びゲート／ドレイン間
の静電容量は、ゲート／拡散層オーバラップ領域を有す
る従来構造の半導体装置と比較して小さい。
【００１７】実施例２ 図２は、本発明に係る半導体装置の別の実施例の層構造
を示す模式図である。本実施例の半導体装置３０では、
実施例１の第１のサイドウォール２０がＳｉ3Ｎ4 で形
成されているのに対して、本実施例の第１のサイドウォ
ール３２は、ＣＶＤ法で成膜した薄いＴＥＯＳ膜で形成
されている。これ以外の構成は、実施例１の半導体装置
１０の構成と同じであって、実施例１と同じ効果を奏す
る。本実施例では、第１のサイドウォール３２がＣＶＤ
法で成膜した薄いＴＥＯＳ膜で形成されているので、実
施例１の第１のサイドウォール２０の形成の際に必要で
あったエッチバック工程が不要である。
を示す模式図である。本実施例の半導体装置３０では、
実施例１の第１のサイドウォール２０がＳｉ3Ｎ4 で形
成されているのに対して、本実施例の第１のサイドウォ
ール３２は、ＣＶＤ法で成膜した薄いＴＥＯＳ膜で形成
されている。これ以外の構成は、実施例１の半導体装置
１０の構成と同じであって、実施例１と同じ効果を奏す
る。本実施例では、第１のサイドウォール３２がＣＶＤ
法で成膜した薄いＴＥＯＳ膜で形成されているので、実
施例１の第１のサイドウォール２０の形成の際に必要で
あったエッチバック工程が不要である。
【００１８】実施例３ 図３は、本発明に係る半導体装置の更に別の実施例の層
構造を示す模式図である。本実施例の半導体装置４０で
は、第１のサイドウォール４２が誘電率の低いＳｉＯ2
で形成され、外側の第２のサイドウォール４４Ｓｉ3 Ｎ
4 で形成されている。これにより、ゲート／ソース間、
及びゲート／ドレイン間の静電容量、更にゲート／コン
タクト静電容量を実施例１に比べて更に一層低下させる
ことができる。また、本実施例では、ゲート周りの寄生
容量を小さく抑えることが可能と考えられ、従って、半
導体装置の高速動作性を向上させることができる。
構造を示す模式図である。本実施例の半導体装置４０で
は、第１のサイドウォール４２が誘電率の低いＳｉＯ2
で形成され、外側の第２のサイドウォール４４Ｓｉ3 Ｎ
4 で形成されている。これにより、ゲート／ソース間、
及びゲート／ドレイン間の静電容量、更にゲート／コン
タクト静電容量を実施例１に比べて更に一層低下させる
ことができる。また、本実施例では、ゲート周りの寄生
容量を小さく抑えることが可能と考えられ、従って、半
導体装置の高速動作性を向上させることができる。
【００１９】
【発明の効果】本発明の構成によれば、ゲート電極の両
側面にＬＤＤサイドウォールとしてＬＤＤ拡散領域の横
方向拡散長にほぼほぼ等しい幅の第１のサイドウォール
と、第１のサイドウォールの下側及び外側の基板表層に
ＬＤＤ拡散領域を備えることにより、ゲート電極／拡散
層のオーバラップ領域を最小化することができる。これ
により、（１）ＧＩＤＬに起因したリーク電流を抑制す
ることができる。（２）ゲート電極構造の再酸化を行わ
なくてよいため、その際の熱プロセスに起因した諸問題
を発生させないという効果がある。（３）ゲート／ソー
ス間及びゲート／ドレイン間の静電容量を小さくするこ
とができ、半導体装置の高周波動作性及び高速動作性を
向上させることができる。
側面にＬＤＤサイドウォールとしてＬＤＤ拡散領域の横
方向拡散長にほぼほぼ等しい幅の第１のサイドウォール
と、第１のサイドウォールの下側及び外側の基板表層に
ＬＤＤ拡散領域を備えることにより、ゲート電極／拡散
層のオーバラップ領域を最小化することができる。これ
により、（１）ＧＩＤＬに起因したリーク電流を抑制す
ることができる。（２）ゲート電極構造の再酸化を行わ
なくてよいため、その際の熱プロセスに起因した諸問題
を発生させないという効果がある。（３）ゲート／ソー
ス間及びゲート／ドレイン間の静電容量を小さくするこ
とができ、半導体装置の高周波動作性及び高速動作性を
向上させることができる。
【図１】本発明に係る半導体装置の実施例１の層構造を
示す模式図である。
示す模式図である。
【図２】本発明に係る半導体装置の実施例２の層構造を
示す模式図である。
示す模式図である。
【図３】本発明に係る半導体装置の実施例３の層構造を
示す模式図である。
示す模式図である。
【図４】従来の半導体装置の層構造を示す模式図であ
る。
る。
【図５】ＧＩＤＬの発生メカニズムを説明する模式図で
ある。
ある。
【図６】ＧＩＤＬを抑制されることを説明するグラフで
ある。
ある。
１……ゲート電極、２……ゲート絶縁膜、３……ソース
又はドレイン拡散層又はＬＤＤ拡散層、４……Ｓｉ基
板、５……ゲート／拡散層オーバラップ領域、６……ソ
ース領域、７……ドレイン領域、１０……実施例１の半
導体装置、１２……Ｓｉ基板、１４……ゲート絶縁膜、
１６……ゲート電極、１８……ゲートオフセット絶縁
膜、２０……第１のサイドウォール、２２……拡散層Ｌ
ＤＤ構造部、２４……第２のサイドウォール、２６……
ソース／ドレイン拡散層、３０……実施例２の半導体装
置、３２……第１のサイドウォール、４０……実施例３
の半導体装置、４２……第１のサイドウォール、４４…
…第２のサイドウォール。
又はドレイン拡散層又はＬＤＤ拡散層、４……Ｓｉ基
板、５……ゲート／拡散層オーバラップ領域、６……ソ
ース領域、７……ドレイン領域、１０……実施例１の半
導体装置、１２……Ｓｉ基板、１４……ゲート絶縁膜、
１６……ゲート電極、１８……ゲートオフセット絶縁
膜、２０……第１のサイドウォール、２２……拡散層Ｌ
ＤＤ構造部、２４……第２のサイドウォール、２６……
ソース／ドレイン拡散層、３０……実施例２の半導体装
置、３２……第１のサイドウォール、４０……実施例３
の半導体装置、４２……第１のサイドウォール、４４…
…第２のサイドウォール。
Claims (4)
- 【請求項１】 ゲート電極の両側面にＬＤＤサイドウォ
ールとしてＬＤＤ拡散領域の横方向拡散長にほぼ等しい
幅の第１のサイドウォールと、その外側に第２のサイド
ウォールを備え、 第１のサイドウォールの下側及び外側の基板表層にＬＤ
Ｄ拡散領域を、 第２のサイドウォールの下側の一部及び外側の基板表層
にソース／ドレイン拡散領域をそれぞれ備えていること
を特徴とする半導体装置。 - 【請求項２】 第１のサイドウォールを構成する物質の
誘電率が、第２のサイドウォールを構成する物質の誘電
率より低いことを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 半導体基板上にゲート酸化膜を下層とす
るゲート電極を形成した後に、ＣＶＤ法により成膜し、
エッチバックして第１のサイドウォールをを形成する工
程と、 イオンインプランテーションを行ってＬＤＤ拡散領域を
形成する工程と、 第１のサイドウォールの外側にＣＶＤ法により成膜し、
次いでエッチバックして第２のサイドウォールを形成す
る工程と、 イオンインプランテーションを行ってソース／ドレイン
拡散領域を形成する工程とを備えることを特徴とする半
導体装置の製造方法。 - 【請求項４】 第１のサイドウォールをＣＶＤ法で成膜
した薄いＴＥＯＳ膜で形成することを特徴とする請求項
３に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21479996A JPH1065151A (ja) | 1996-08-14 | 1996-08-14 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21479996A JPH1065151A (ja) | 1996-08-14 | 1996-08-14 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065151A true JPH1065151A (ja) | 1998-03-06 |
Family
ID=16661724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21479996A Pending JPH1065151A (ja) | 1996-08-14 | 1996-08-14 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1065151A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001177090A (ja) * | 1999-10-27 | 2001-06-29 | Lucent Technol Inc | 集積回路 |
| US6963102B2 (en) | 1998-11-30 | 2005-11-08 | Kabushiki Karsha Toshiba | Non-volatile semiconductor memory having a decreased gate length |
| CN1324686C (zh) * | 2003-01-27 | 2007-07-04 | 南亚科技股份有限公司 | 半导体元件的制造方法 |
| KR100950551B1 (ko) | 2007-06-27 | 2010-03-30 | 주식회사 하이닉스반도체 | 게이트의 기울어짐 방지를 위한 반도체소자 및 그 제조방법 |
| JP2013115113A (ja) * | 2011-11-25 | 2013-06-10 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1996
- 1996-08-14 JP JP21479996A patent/JPH1065151A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6963102B2 (en) | 1998-11-30 | 2005-11-08 | Kabushiki Karsha Toshiba | Non-volatile semiconductor memory having a decreased gate length |
| JP2001177090A (ja) * | 1999-10-27 | 2001-06-29 | Lucent Technol Inc | 集積回路 |
| CN1324686C (zh) * | 2003-01-27 | 2007-07-04 | 南亚科技股份有限公司 | 半导体元件的制造方法 |
| KR100950551B1 (ko) | 2007-06-27 | 2010-03-30 | 주식회사 하이닉스반도체 | 게이트의 기울어짐 방지를 위한 반도체소자 및 그 제조방법 |
| JP2013115113A (ja) * | 2011-11-25 | 2013-06-10 | Toshiba Corp | 半導体装置およびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040517 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040608 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041109 |