KR102333478B1 - 3차원 반도체 장치 - Google Patents

3차원 반도체 장치 Download PDF

Info

Publication number
KR102333478B1
KR102333478B1 KR1020150045728A KR20150045728A KR102333478B1 KR 102333478 B1 KR102333478 B1 KR 102333478B1 KR 1020150045728 A KR1020150045728 A KR 1020150045728A KR 20150045728 A KR20150045728 A KR 20150045728A KR 102333478 B1 KR102333478 B1 KR 102333478B1
Authority
KR
South Korea
Prior art keywords
electrodes
region
dummy
contact
area
Prior art date
Application number
KR1020150045728A
Other languages
English (en)
Other versions
KR20160117854A (ko
Inventor
박조영
이석원
서성준
강진태
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150045728A priority Critical patent/KR102333478B1/ko
Priority to US15/067,833 priority patent/US10141372B2/en
Priority to CN201610192155.9A priority patent/CN106024786A/zh
Publication of KR20160117854A publication Critical patent/KR20160117854A/ko
Priority to US16/178,860 priority patent/US10483323B2/en
Priority to US16/685,394 priority patent/US20200083296A1/en
Priority to US16/804,810 priority patent/US10825865B2/en
Priority to US15/931,089 priority patent/US10818728B2/en
Application granted granted Critical
Publication of KR102333478B1 publication Critical patent/KR102333478B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H01L27/11551—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H01L27/11521—
    • H01L27/11529—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1443—Non-volatile random-access memory [NVRAM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Geometry (AREA)

Abstract

3차원 반도치 장치를 제공한다. 장치는, 콘택 영역, 더미 영역 및 셀 어레이 영역을 포함하는 기판과, 기판 상에 수직으로 적층되 복수의 전극들을 포함하는 적층 구조체를 포함하되, 콘택 영역에서 전극들은 각각의 아래 전극의 단부를 노출시키도록 계단식으로 배치되며, 더미 영역에서 적어도 두 개의 전극들의 단부들이 실질적으로 동일한 수평 위치에 그 측벽들을 갖는다.

Description

3차원 반도체 장치{THREE DIMENSIONAL SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 집적도가 보다 향상된 3차원 반도체 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본원 발명이 해결하고자 하는 과제는 집적도가 보다 향상된 3차원 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 3차원 반도체 장치를 제공한다. 상기 3차원 반도체 장치는: 콘택 영역, 더미 영역 및 셀 어레이 영역을 포함하는 기판; 및 상기 기판 상에 수직으로 적층된 복수의 전극들을 포함하는 적층 구조체를 포함하되, 상기 콘택 영역에서 상기 전극들은, 각각의 아래 전극의 단부를 노출시키도록 계단식으로 배치되며, 상기 더미 영역에서 적어도 두 개의 전극들의 단부들이 실질적으로 동일한 수평 위치에 그 측벽들을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 콘택 영역은, 상기 셀 어레이 영역을 사이에 두고 제1 방향으로 서로 마주하는 제1 콘택 영역 및 제2 콘택 영역을 포함하며, 상기 더미 영역은, 상기 셀 어레이 영역을 사이에 두고 상기 제1 방향과 수직인 제2 방향으로 서로 마주하는 제1 더미 영역 및 제2 더미 영역을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 콘택 영역에서 상기 전극들의 단부들의 배치는, 상기 제2 콘택 영역에서 상기 전극들의 단부들의 배치와 대칭될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 콘택 영역에서 적어도 두 개의 전극들의 단부들이 실질적으로 동일한 수평 위치에 그 측벽들을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 더미 영역에서 상기 전극들의 단부들의 배치는, 상기 제2 더미 영역들에서 상기 전극들의 단부들의 배치와 대칭될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 더미 영역에서 상기 전극들의 단부들의 배치는, 상기 제2 더미 영역에서 상기 전극들의 단부들의 배치와 비대칭될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 3차원 반도체 장치는: 상기 콘택 영역에서 상기 전극들의 단부들 상에 각각 전기적으로 연결되는 콘택 플러그들을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 콘택 영역에서 상기 전극들의 단부들을 연결한 면은 상기 기판의 상부면에 제1 기울기로 경사지고, 상기 더미 영역에서 상기 전극들의 단부들을 연결한 면은 상기 기판의 상부면에 제2 기울기로 경사지되, 상기 제2 기울기가 제1 기울기보다 클 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 3차원 반도체 장치는: 상기 셀 어레이 영역에서, 상기 적층 구조체들을 관통하는 수직 구조체들; 및 상기 수직 구조체들과 상기 전극들 사이에 개재되는 데이터 저장 요소들을 더 포함할 수 있다.
본 발명의 개념에 따른 다른 실시예는 3차원 반도체 장치를 제공한다. 상기 3차원 반도체 장치는: 제1 방향으로 서로 마주하는 제1 및 제2 콘택 영역들과, 상기 제1 방향과 수직인 제2 방향으로 서로 마주하는 제1 및 제2 더미 영역들과, 상기 제1 및 제2 콘택 영역들과 상기 제1 및 제2 더미 영역들 사이의 셀 어레이 영역을 포함하는 기판; 및 상기 기판 상에 수직적으로 적층된 복수의 전극들을 포함하는 적층 구조체를 포함하되, 상기 제1 콘택 영역의 제1 방향으로 수평 거리가, 상기 제1 더미 영역의 제2 방향으로 수평 거리보다 클 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 콘택 영역의 제1 방향의 수평 거리는, 상기 전극들 중 상기 제1 콘택 영역으로 가장 길게 연장되는 전극의 수평 거리와 실질적으로 동일하며, 상기 제1 더미 영역의 제2 방향의 수평 거리는, 상기 전극들 중 상기 제1 더미 영역으로 가장 길게 연장되는 전극의 수평 거리와 실질적으로 동일할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제2 콘택 영역의 제1 방향으로 수평 거리는, 상기 제1 콘택 영역의 제1 방향으로 수평 거리와 실질적으로 동일할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 콘택 영역의 제1 방향으로 수평 거리는, 상기 제1 콘택 영역의 제1 방향으로 수평 거리보다 작을 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 더미 영역의 제2 방향의 수평 거리는, 상기 제1 더미 영역의 제2 방향의 수평 거리와 실질적으로 동일할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 더미 영역의 제2 방향의 수평 거리는, 상기 제1 더미 영역의 제2 방향의 수평 거리보다 작을 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 콘택 영역에서 상기 전극들은, 각각의 아래 전극의 단부를 노출시키도록 계단식으로 배치되며, 상기 3차원 반도체 장치는: 상기 노출된 전극들의 단부들과 전기적으로 각각 연결되는 콘택 플러그들을 더 포함할 수 있다.
본 발명의 개념에 따른 또 다른 실시예는 3차원 반도체 장치를 제공한다. 상기 3차원 반도체 장치는: 어레이 영역 및 상기 어레이 영역을 둘러싸는 제1 내지 제4 영역들을 포함하는 기판; 및 상기 기판 상에 수직으로 적층된 복수의 전극들을 포함하는 적층 구조체를 포함하되, 상기 제1 내지 제4 영역들 중 상기 인접한 두 개의 영역들의 폭들은 서로 상이하다.
본 발명의 일 실시예에 따르면, 상기 제1 내지 제4 영역들에서 서로 마주하는 영역들은 실질적으로 동일한 폭을 가질 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 내지 제4 영역들은 서로 다른 폭을 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 3차원 반도체 장치는: 상기 제1 내지 제4 영역들 중 가장 큰 폭을 갖는 영역에 배치된 상기 전극들의 단부들에 각각 전기적으로 연결되는 콘택 플러그들을 더 포함할 수 있다.
본 발명의 개념에 따른 실시예들에 의하면, 수직적으로 적층된 전극들을 포함하는 적층 구조체에서, 더미 영역의 면적을 감소시켜, 셀 어레이 영역이 차지하는 면적을 증가시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 블록도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 사시도이다.
도 5a는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 셀 영역을 설명하기 위한 평면도이다.
도 5b는 도 5a의 A부분을 확대한 사시도이다.
도 6a는 도 5a의 3차원 반도체 메모리 장치를 I-I'을 따라 자른 단면도이다.
도 6b는 도 6a의 A부분을 확대한 확대도이다.
도 7은 도 5a의 3차원 반도체 메모리 장치를 II-II'을 따라 자른 단면도이다.
도 8은 도 5a의 3차원 반도체 메모리 장치를 III-III'을 따라 자른 단면도이다.
도 9a는 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 셀 영역을 설명하기 위한 평면도이다.
도 9b는 도 9a의 A부분을 확대한 사시도이다.
도 10는 도 9a의 3차원 반도체 메모리 장치를 I-I'을 따라 자른 단면도이다.
도 11은 도 9a의 3차원 반도체 메모리 장치를 II-II'을 따라 자른 단면도이다.
도 12는 도 9a의 3차원 반도체 메모리 장치를 III-III'을 따라 자른 단면도이다.
도 13a는 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 셀 영역을 설명하기 위한 평면도이다.
도 13b는 도 13a의 A부분을 확대한 사시도이다.
도 14는 도 13a의 3차원 반도체 메모리 장치를 I-I'을 따라 자른 단면도이다.
도 15는 도 13a의 3차원 반도체 메모리 장치를 II-II'을 따라 자른 단면도이다.
도 16은 도 13a의 3차원 반도체 메모리 장치를 III-III'을 따라 자른 단면도이다.
도 17 내지 도 24는 본 발명의 일 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 25는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 26은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 27은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다. 도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 셀 어레이 영역(CAR), 및 주변 회로 영역을 포함한다. 주변 회로 영역은 로우 디코더 영역들(ROW DCR), 페이지 버퍼 영역(PBR), 및 칼럼 디코더 영역(COL DCR)을 포함한다. 이에 더하여, 셀 어레이 영역(CAR)과 로우 디코더 영역들(ROW DCR) 사이에 콘택 영역(CTR)이 배치될 수 있다.
도 1 및 도 2를 참조하면, 셀 어레이 영역(CAR)에는 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이(1)가 배치된다. 메모리 셀 어레이(1)는 복수의 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함한다. 일 실시예에서, 메모리 셀 어레이(1)는 데이터 소거 단위인 복수 개의 메모리 블록들(BLK0~BLKn)을 포함할 수 있다. 메모리 셀 어레이(1)에 대해서는 도 3 및 도 4를 참조하여 상세히 설명된다.
로우 디코더 영역(ROW DCR)에는 메모리 셀 어레이(1)의 워드라인들을 선택하는 로우 디코더(2)가 배치된다. 콘택 영역(CTR)에는 메모리 셀 어레이(1)와 로우 디코더(2)를 전기적으로 연결하는 배선 구조체가 배치될 수 있다. 로우 디코더(2)는 어드레스 정보에 따라, 메모리 셀 어레이(1)의 메모리 블록들(BLK0~BLKn) 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인들 중 하나를 선택한다. 로우 디코더(2)는 제어 회로(미도시)의 제어에 응답해서 전압 발생 회로(미도시)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
페이지 버퍼 영역(PBR)에는 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼(3)가 배치될 수 있다. 페이지 버퍼(3)는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼(3)는 프로그램 동작 모드 시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드 시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
컬럼 디코더 영역(COL DCR)에는 메모리 설 어레이(1)의 비트 라인들과 연결되는 컬럼 디코더(4)가 배치된다. 컬럼 디코더(4)는 페이지 버퍼(3)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
도 3을 참조하면, 일 실시예에 따른 반도체 메모리 장치의 셀 어레이는 공통 소스 라인(CSL), 복수개의 비트 라인들(BL) 및 공통 소스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 공통 소스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들(EL)로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 사시도이다.
도 4를 참조하면, 공통 소스 라인(도 3의 CSL 참조)은 기판(100) 상에 배치되는 도전성 박막 또는 기판(100) 내에 형성되는 불순물 영역(145)일 수 있다. 비트 라인들(BL)은 기판(100)으로부터 이격되어 그 위에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 셀 스트링들(CSTR)은 공통 소스 라인(CSL) 또는 기판(100) 상에 2차원적으로 배열된다.
셀 스트링들(CSTR) 각각은, 공통 소스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는 복수 개의 접지 선택 라인들(GSL1, GSL2), 복수개의 워드라인들(WL0-WL3) 및 복수 개의 스트링 선택 라인들(SSL1, SSL2)을 포함한다. 일 실시예에서, 복수 개의 스트링 선택 라인들(SSL1, SSL2)은 도 3의 스트링 선택 라인들(SSL)을 구성할 수 있으며, 복수 개의 접지 선택 라인들(GSL1, GSL2)은 도 3의 접지 선택 라인들(GSL)을 구성할 수 있다. 그리고, 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)은 기판(100) 상에 적층된 도전 패턴들(즉, 게이트 전극들)일 수 있다.
또한, 셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)으로부터 수직하게 연장되어 비트 라인(BL)에 접속하는 수직 구조체(VS)를 포함할 수 있다. 수직 구조체(VS)는 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)을 관통하도록 형성될 수 있다. 다시 말해, 수직 구조체들(VS)은 기판(100) 상에 적층된 복수 개의 도전 패턴들을 관통할 수 있다.
일 실시예에 따르면, 수직 구조체(VS)는 반도체 물질로 이루어질 수 있으며, 반도체 기판(100)과 연결되는 제 1 반도체 패턴(SP1) 및 제 1 반도체 패턴(SP1)과 데이터 저장막(DS) 사이에 개재되는 제 2 반도체 패턴(SP2)를 포함할 수 있다. 이에 더하여, 수직 구조체들(VS)은 그 상단에 불순물 영역들(D)을 포함할 수 있다. 예를 들면, 드레인 영역(D)이 수직 구조체(VS)의 상단에 형성될 수 있다.
워드라인들(WL0-WL3)과 수직 구조체들(VS) 사이에는 데이터 저장막(DS)이 배치될 수 있다. 일 실시예에 따르면, 데이터 저장막(DS)은 전하저장막일 수 있다. 예를 들면, 데이터 저장막(DS)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 하나를 포함할 수 있다. 이러한 데이터 저장막(DS)에 저장되는 데이터는 반도체 물질을 포함하는 수직 구조체(VS)와 워드라인들(WL0-WL3) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다. 이와 달리, 데이터 저장막(DS)은 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)일 수도 있다.
일 실시예에 따르면, 데이터 저장막(DS)은 워드라인들(WL0-WL3)을 관통하는 수직 패턴(VP)과, 워드라인들(WL0-WL3)과 수직 패턴(VP) 사이에서 워드라인들(WL0-WL3)의 상부면들 및 하부면들로 연장되는 수평 패턴(HP)을 포함할 수 있다.
접지 선택 라인들(GSL1, GSL2)과 수직 구조체들(VS) 사이 또는 스트링 선택 라인들(SSL1, SSL2)과 수직 구조체(VS) 사이에는, 트랜지스터의 게이트 절연막으로 사용되는 유전막이 배치될 수 있다. 여기서, 유전막은 데이터 저장막(DS)과 동일한 물질로 형성될 수도 있으며, 통상적인 모스-펫(MOS FET)을 위한 게이트 절연막(예를 들면, 실리콘 산화막)일 수도 있다.
이와 같은 구조에서, 수직 구조체들(VS)은, 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)과 함께, 수직 구조체들(VS)을 채널 영역으로 사용하는 모스 전계 효과 트랜지스터(MOSFET)를 구성할 수 있다. 이와 달리, 수직 구조체들(VS)은, 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)과 함께, 모스 커패시터(MOS capacitor)를 구성할 수 있다.
이러한 경우, 접지 선택 라인들(GSL1, GSL2), 복수개의 워드라인들(WL0-WL3) 및 복수 개의 스트링 선택 라인들(SSL1, SSL2)은 선택 트랜지스터 및 셀 트랜지스터의 게이트 전극들로서 각각 사용될 수 있다. 그리고, 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)에 인가되는 전압으로부터의 기생 전계(fringe field)에 의해 수직 구조체들(VS)에 반전 영역들(inversion regions)이 형성될 수 있다. 여기서, 반전 영역의 최대 거리(또는 폭)는 반전영역을 생성시키는 워드라인들(WL0-WL3) 또는 선택 라인들(SSL1, SSL2, GSL1, GSL2)의 두께보다 클 수 있다. 이에 따라, 수직 구조체들(VS)에 형성되는 반전 영역들은 수직적으로 중첩되어, 공통 소스 라인(CSL)으로부터 선택된 비트 라인(BL)을 전기적으로 연결하는 전류 통로를 형성한다. 즉, 셀 스트링(CSTR)은 하부 및 상부 선택 라인들(GSL1, GSL2, SSL1, SSL2)에 의해 구성되는 접지 및 스트링 트랜지스터들과 워드 라인들(WL0-WL3)에 의해 구성되는 셀 트랜지스터들(도 3의 MCT)이 직렬 연결된 구조를 가질 수 있다.
[제1 실시예 ]
도 5a는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 셀 영역을 설명하기 위한 평면도이고, 도 5b는 도 5a의 A부분을 확대한 사시도이다. 도 6a는 도 5a의 3차원 반도체 메모리 장치를 I-I'을 따라 자른 단면도이고, 도 6b는 도 6a의 A부분을 확대한 확대도이다. 도 7은 도 5a의 3차원 반도체 메모리 장치를 II-II'을 따라 자른 단면도이고, 도 8은 도 5a의 3차원 반도체 메모리 장치를 III-III'을 따라 자른 단면도이다.
도 5a, 도 5b, 도 6a, 도 6b, 도 7 및 도 8을 참조하면, 기판(100)은 셀 어레이 영역(CAR)과, 제1 방향(D1)으로 셀 어레이 영역(CAR)의 양측에 배치되는 제1 및 제2 콘택 영역들(CTR1, CTR2)과, 제1 방향(D1)과 수직인 제2 방향(D2)으로 셀 어레이 영역(CAR)의 양측에 배치되는 제1 및 제2 더미 영역들(DMR1, DMR2)을 포함할 수 있다.
기판(100) 상에는 적층 구조체들(ST) 및 수직 구조체들(VS)을 포함하는 셀 어레이 구조체, 공통 소스 영역들(145), 공통 소스 구조체들, 배선 구조체들 및 비트 라인들(BL)을 포함할 수 있다.
적층 구조체들(ST) 각각은 기판(100) 상에 번갈아 반복적으로 적층된 전극들(EL) 및 절연막들(ILD)을 포함할 수 있다. 적층 구조체들(ST)의 전극들(EL)은 도전 물질을 포함할 수 있으며, 예를 들어, 전극들(EL)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 적층 구조체들(ST)에서, 절연막들(ILD)의 두께는 반도체 메모리 소자의 특성에 따라 달라질 수 있다. 예를 들어, 최하부 절연막(ILD)의 두께는 다른 절연막들(ILD)보다 얇을 수 있다. 또한, 절연막들(ILD) 중 일부는 다른 절연막들(ILD)보다 두껍게 형성될 수도 있다. 이러한 절연막들(ILD)은 실리콘 산화물을 포함할 수 있다.
적층 구조체들(ST)은 전극들(EL)과 주변 회로들 간의 전기적 영역을 위해, 제1 및 제2 콘택 영역들(CTR1, CTR2) 중 적어도 하나에서 계단식 구조(stepwise structure)를 가질 수 있다. 전극들(EL)에 대한 상세한 설명은 이하에서 설명하기로 한다.
적층 구조체(ST)를 덮는 매립 절연막(ILD)이 기판(100) 상에 배치될 수 있다. 캡핑 절연막(ILD)이 복수의 적층 구조체들(ST) 및 매립 절연막(ILD)을 덮을 수 있다. 캡핑 절연막(ILD) 상에 적층 구조체들(ST)을 가로질러 제2 방향(D2)으로 연장하는 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 비트 라인 콘택 플러그(BPLG)를 통해 수직 구조체들(VS)과 전기적으로 연결될 수 있다.
수직 구조체들(VS)은 적층 구조체들(ST)을 관통하여 기판(100)과 전기적으로 연결될 수 있다. 일 실시예에 따르면, 수직 구조체들(VS)은 평면적 관점에서 일 방향으로 지그재그 형태로 배열될 수 있다. 이와 달리, 수직 구조체들(VS)은 평면적 관점에서 일 방향으로 배열될 수 있다.
일 실시예에 따르면, 수직 구조체들(VS)은 반도체 물질을 포함할 수 있다. 수직 구조체(VS)는, 도 6b에 도시된 바와 같이, 기판(100)과 연결되는 제1 반도체 패턴(SP1)과 제1 반도체 패턴(SP1)과 데이터 저장막(DS) 사이에 개재되는 제2 반도체 패턴(SP2)을 포함할 수 있다. 제1 반도체 패턴(SP1)은 원 기둥(pillar) 형태일 수 있으며, 이와 달리, 제1 반도체 패턴(SP1)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 제1 반도체 패턴(SP1)의 하단은 닫힌 상태(closed state)일 수 있으며, 제1 반도체 패턴(SP1)의 내부는 절연 물질로 채워질 수 있다.
적층 구조체들(ST)과 수직 구조체들(VS) 사이에 데이터 저장막(DS)이 배치될 수 있다. 데이터 저장막(DS)은 적층 구조체들(ST)을 관통하는 수직 패턴(VP)과 전극들(EL)과 수직 패턴(VP)들 사이에서 전극들(EL) 상부면 및 하부면들로 연장되는 수평 패턴(HP)을 포함할 수 있다.
배선 구조체는 제1 또는 제2 콘택 영역들(CTR1, CTR2)에서, 셀 어레이 구조체와 주변 회로를 전기적으로 연결하도록 배치될 수 있다. 일 실시예에 따르면, 배선 구조체는 제1 또는 제2 콘택 영역들(CTR1, CTR2)에서 매립 절연막(ILD)을 관통하여 전극들(EL)의 끝단들에 접속되는 콘택 플러그들(PLG)과, 매립 절연막(ILD) 상에서 콘택 패턴들(CT)을 통해 콘택 플러그들(PLG)에 접속되는 연결 라인들(CL)을 포함할 수 있다. 콘택 플러그들(PLG)의 수직적 길이들은 기판(100)에 인접할수록 증가할 수 있다. 그리고, 콘택 플러그들(PLG)의 상부면들은 수직 구조체들(VS)의 상부면들과 실질적으로 동일할 수 있다.
공통 소스 영역들(145)은 적층 구조체들(ST) 사이의 기판(100) 내에 형성될 수 있다. 공통 소스 영역들(145)은 제1 방향(D1)으로 나란히 연장할 수 있다. 적층 구조체들(ST) 및 공통 소스 영역들(145)은 제2 방향(D2)으로 교대로 그리고 반복적으로 배열될 수 있다.
공통 소스 구조체들 각각은 서로 인접한 적층 구조체들(ST) 사이에서 공통 소스 영역들(145)과 각각 전기적으로 연결될 수 있다. 공통 소스 구조체는 적층 구조체들(ST)의 측벽들을 덮는 측벽 절연 스페이서(SP), 측벽 절연 스페이서(SP)를 관통하여 공통 소스 영역(145)과 접속되는 공통 소스 플러그(CSPLG)를 포함할 수 있다. 3차원 반도체 메모리 장치의 읽기 또는 프로그램 동작 시 공통 소스 플러그(CSPLG)를 통해 공통 소스 영역(145)에 접지 전압이 인가될 수 있다. 일 실시예에 따르면, 공통 소스 플러그(CSPLG)는 실질적으로 균일한 상부 폭을 가지며, 제1 방향(D1)으로 나란히 연장될 수 있다. 측벽 절연 스페이서(SP)는 서로 인접하는 적층 구조체들(ST) 사이에서 서로 대향하여 배치될 수 있다. 다른 실시예에 따르면, 측벽 절연 스페이서(SP)는 서로 인접하는 적층 구조체들(ST) 사이를 채울 수 있으며, 공통 소스 플러그(CSPLG)가 측벽 절연 스페이서(SP)를 관통하여 공통 소스 영역(145)에 국소적으로 접촉될 수 있다. 측벽 절연 스페이서(SP)는 실리콘 산화물 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질로 형성될 수 있다 공통 소스 플러그(CSPLG)는 금속(ex, 텅스텐, 구리 또는 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄 등) 및 전이 금속(ex, 티타늄 또는 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
이하에서, 전극들에 대하여 보다 상세하게 설명하기로 한다.
도 5a, 도 5b, 도 6a, 도 7 및 도 8를 참조하면, 전극들은 셀 어레이 영역(CAR), 제1 및 제2 콘택 영역들(CTR1, CTR2)과 제1 및 제2 더미 영역들(DMR1, DMR2)을 덮으며 배치될 수 있다.
설명의 용이함을 위하여, 이하에서 제1 콘택 영역(CTR1)에 배치되는 전극들을 제1 전극들(EL1), 제2 콘택 영역(CTR2)에 배치되는 전극들을 제2 전극들(EL2), 제1 더미 영역(DMR1)에 배치되는 전극들을 제1 더미 전극들(DEL1) 및 제2 더미 영역(DMR2)에 배치되는 전극들을 제2 더미 전극들(DEL2)이라 각각 명명하기로 한다. 또한, 도 5a, 도 5b, 도 6a, 도 7 및 도 8에서 10개의 전극들을 도시하지만 본 발명은 전극들의 수량을 이로 한정하지는 않는다.
제1 전극들(EL1)은 서로 다른 수평적 위치를 갖는 제1 단부들을 각각 가질 수 있다. 제1 단부들의 수평적 위치는 제1 전극들(EL1)의 수직적 높이가 기판(100)에 인접할수록 점차 증가할 수 있다. 다시 말해, 기판(100)에 인접할수록 제1 전극들(EL1)의 수평 길이가 단계적으로 증가할 수 있다. 예컨대, 제1 전극들(EL1)은 10번의 단차를 갖는 계단식 구조를 가질 수 있다. 제1 전극들(EL1)의 제1 단부들을 연결한 면과 기판(100) 상부면 사이에서 제1 기울기(SLP1)를 가질 수 있다.
제1 콘택 영역(CTR1)은 제1 폭(WT1)을 가질 수 있다. 제1 콘택 영역(CTR1)의 제1 폭(WT1)은, 제1 전극들(EL1) 중 제1 방향(D1)으로 가장 길게 확장된 제1 전극(EL1)의 수평 길이와 실질적으로 동일할 수 있다.
제2 전극들(EL2)은 서로 다른 수평적 위치를 갖는 제2 단부들을 각각 가질 수 있다. 제2 단부들의 수평적 위치는 제2 전극들(EL2)의 수직적 높이가 기판(100)에 인접할수록 점차 증가할 수 있다. 다시 말해, 기판(100)에 인접할수록 제2 전극들(EL2)의 수평 길이가 단계적으로 증가할 수 있다. 예컨대, 제2 전극들(EL2)은 10번의 단차를 갖는 계단식 구조를 가질 수 있다. 한편, 제2 전극들(EL2)의 제2 단부들을 연결한 면과 기판(100) 상부면 사이에서 제2 기울기(SLP2)를 가질 수 있다.
제2 콘택 영역(CTR2)은 제2 폭(WT2)을 가질 수 있다. 제2 콘택 영역(CTR2)의 제2 폭(WT2)은, 제2 전극들(EL2) 중 제1 방향(D1)으로 가장 길게 확장된 제2 전극(EL2)의 수평 길이와 실질적으로 동일할 수 있다. 본 실시예에서 제1 콘택 영역(CTR1)의 제1 폭(WT1)은 제2 콘택 영역(CTR2)의 제2 폭(WT2)과 실질적으로 동일할 수 있다.
본 발명의 일 실시예에 따르면, 서로 대응되는 수평 위치에 배치되는 제1 전극(EL1) 및 제2 전극(EL2)의 수평 길이는 실질적으로 동일할 수 있다. 예컨대, 기판(100)에 가장 인접하게 배치된 제1 전극(EL1)의 수평 거리와, 기판(100)에 가장 인접하게 배치된 제2 전극(EL2)의 수평 길이는 제1 길이로 동일할 수 있다. 도 6a, 도 7 및 도 8에 도시된 바와 같이, 제1 전극들(EL1) 및 제2 전극들(EL2) 각각은 셀 어레이 영역(CAR)을 기준으로 서로 대칭일 수 있다. 또한, 제1 및 제2 기울기(SLP2)들은 서로 실질적으로 동일할 수 있다.
제1 더미 전극들(DEL1)은 제3 단부들을 각각 가질 수 있다. 제3 단부들의 적어도 두 개의 수평 위치는 서로 동일할 수 있다. 서로 동일한 수평 위치의 제3 단부들을 포함하는 제1 더미 전극들(DEL1)은 서로 인접하게 배치될 수 있다. 제3 단부들의 수평적 위치는 제1 더미 전극들(DEL1)의 수직적 높이가 기판(100)에 인접할수록 증가할 수 있다. 한편, 제1 더미 전극들(DEL1)의 제3 단부들을 연결한 면과 기판(100) 상부면 사이에서 제3 기울기(SLP3)를 가질 수 있다. 제3 기울기(SLP3)는 제1 기울기(SLP1)보다 클 수 있다.
일 예로, 도 5a 및 도 8에 도시된 바와 같이 1 및 2번째 제1 더미 전극들(DEL1)은 동일한 단부들을 가지며, 3 및 4번째 제1 더미 전극들(DEL1)은 동일한 단부들을 가지되, 3 및 제4 번째 제1 더미 전극들(DEL1)은 동일한 단부들이 1 및 2번째 제1 더미 전극들(DEL1)은 동일한 단부들보다 그 수평 거리가 짧을 수 있다. 예를 들면, 제1 더미 전극들(DEL1)은 5번의 단차를 갖는 계단식 구조를 가질 수 있다.
제2 더미 전극들(DEL2)은 제4 단부들을 각각 가질 수 있다. 제4 단부들의 적어도 두 개의 수평 위치는 서로 동일할 수 있다. 서로 동일한 수평 위치의 제4 단부들을 포함하는 제2 더미 전극들(DEL2)은 서로 인접하게 배치될 수 있다. 제4 단부들의 수평적 위치는 제2 더미 전극들(DEL2)의 수직적 높이가 기판(100)에 인접할수록 증가할 수 있다. 제2 더미 전극들(DEL2)의 제4 단부들을 연결한 면과 기판(100) 상부면 사이에서 제4 기울기(SLP4)를 가질 수 있다. 제4 기울기(SLP4)는 제1 기울기(SLP1)보다 클 수 있다.
일 예로, 도 5a 및 도 8에 도시된 바와 같이 1 및 2번째 제2 더미 전극들(DEL2)은 동일한 단부들을 가지며, 3 및 4번째 제2 더미 전극들(DEL2)은 동일한 단부들을 가지되, 3 및 제4 번째 제2 더미 전극들(DEL2)은 동일한 단부들이 1 및 2번째 제2 더미 전극들(DEL2)은 동일한 단부들보다 그 수평 거리가 짧을 수 있다. 예를 들면, 제2 더미 전극들(DEL2)은 5번의 단차를 갖는 계단식 구조를 가질 수 있다.
본 발명의 일 실시예에 따르면, 서로 대응되는 수평 위치에 배치되는 제1 더미 전극(DEL1) 및 제2 더미 전극(DEL2)의 수평 길이는 실질적으로 동일할 수 있다. 예컨대, 기판(100)에 가장 인접하게 배치된 제2 더미 전극(DEL2)의 수평 거리와, 기판(100)에 가장 인접하게 배치되는 제2 더미 전극(DEL2)의 수평 거리는 실질적으로 동일할 수 있다. 도 6a, 도 7 및 도 8에 도시된 바와 같이, 제1 더미 전극들(DEL1) 및 제2 더미 전극들(DEL2)은 셀 어레이 영역(CAR)을 기준으로 서로 대칭일 수 있다. 또한, 제3 및 제4 기울기(SLP4)들은 서로 실질적으로 동일할 수 있다.
본 실시예에서는 제1 콘택 영역(CTR1)에 제1 전극들(EL1)에 각각 배선 구조체의 콘택 플러그들(PLG)이 각각 연결될 수 있다. 도시되지 않았으나, 배선 구조에 따라 제2 콘택 영역(CTR2)의 제2 전극들(EL2)도 배선 구조체와 전기적으로 연결될 수 있다. 반면, 배선 구조체와 전기적으로 연결되지 않은 부분 즉, 제1 및 제2 더미 영역들(DMR1, DMR2)에서 제1 및 제2 더미 전극들(DEL1, DEL2) 중 적어도 두 개를 겹쳐 적층시킴으로써, 제1 및 제2 더미 영역들(DMR1, DMR2)이 차지하는 면적을 감소시켜 셀 어레이 영역(CAR)이 차지하는 면적을 증가시킬 수 있다.
[제2 실시예 ]
도 9a는 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 셀 영역을 설명하기 위한 평면도이고, 도 9b는 도 9a의 A부분을 확대한 사시도이다. 도 10는 도 9a의 3차원 반도체 메모리 장치를 I-I'을 따라 자른 단면도이고, 도 11은 도 9a의 3차원 반도체 메모리 장치를 II-II'을 따라 자른 단면도이고, 도 12는 도 9a의 3차원 반도체 메모리 장치를 III-III'을 따라 자른 단면도이다.
도 9a, 도 9b, 도 10, 도 11 및 도 12를 참조하면, 3차원 반도체 메모리 장치는, 기판(100), 적층 구조체들(ST) 및 수직 구조체들(VS)을 포함하는 셀 어레이 구조체, 공통 소스 영역들(145), 공통 소스 구조체들, 배선 구조체들, 매립 절연막, 캡핑 절연막 및 비트 라인들(BL)을 포함할 수 있다.
기판(100)은 셀 어레이 영역(CAR)과, 제1 방향(D1)으로 셀 어레이 영역(CAR)의 양측에 배치되는 제1 및 제2 콘택 영역들(CTR1, CTR2)과, 제1 방향(D1)과 수직인 제2 방향(D2)으로 셀 어레이 영역(CAR)의 양측에 배치되는 제1 및 제2 더미 영역들(DMR1, DMR2)을 포함할 수 있다.
본 실시예에서 적층 구조체들(ST)의 전극들의 구조를 제외하고, 본 실시예의 기판(100), 셀 어레이 구조체, 공통 소스 영역들(145), 공통 소스 구조체들, 배선 구조체들, 매립 절연막, 캡핑 절연막 및 비트 라인들(BL)은 도 5a, 도 5b, 도 6a, 도 6b, 도 7 및 도 8에서 설명된 기판(100), 셀 어레이 구조체, 공통 소스 영역들(145), 공통 소스 구조체들, 배선 구조체들, 매립 절연막, 캡핑 절연막 및 비트 라인들(BL)과 유사하여 그 상세한 설명을 생략하기로 한다.
이하, 도 9a, 도 9b, 도 10, 도 11 및 도 12를 참조하여 전극들의 구조를 설명하기로 한다.
전극들은 제1 콘택 영역(CTR1)에 배치되는 제1 전극들(EL1), 제2 콘택 영역(CTR2)에 배치되는 제2 전극들(EL2), 제1 더미 영역(DMR1)에 배치되는 제1 더미 전극들(DEL1) 및 제2 더미 영역(DMR2)에 배치되는 제2 더미 전극들(DEL2)을 포함할 수 있다.
제1 전극들(EL1)은 기판(100)에 인접할수록 제1 전극들(EL1)의 수평 길이가 단계적으로 증가하는 계단식 구조를 가질 수 있다. 예컨대, 도 9a, 도 9b, 도 10, 도 11 및 도 12를 참조하면, 제1 전극들(EL1)은 10번의 단차를 갖는 계단식 구조를 가질 수 있다. 또한, 제1 전극들(EL1)의 제1 단부들을 연결한 면과 기판(100) 상부면 사이에서 제1 기울기(SLP1)를 가질 수 있다. 한편, 제1 콘택 영역(CTR1)은 제1 폭(WT1)을 가질 수 있다.
제2 전극들(EL2)은 기판(100)에 인접할수록 제2 전극들(EL2)의 수평 길이가 단계적으로 증가하는 계단식 구조를 가질 수 있다. 예컨대, 도 9a, 도 9b, 도 10, 도 11 및 도 12를 참조하면, 제2 전극들(EL2)은 10번의 단차를 갖는 계단식 구조를 가질 수 있다. 또한, 제2 전극들(EL2)의 제2 단부들을 연결한 면과 기판(100) 상부면 사이에서 제2 기울기(SLP2)를 가질 수 있다. 한편, 제2 콘택 영역(CTR2)은 제2 폭(WT2)을 가질 수 있다.
본 실시예에서, 제1 전극들(EL1) 및 제2 전극들(EL2)은 셀 어레이 영역(CAR)을 기준으로 서로 대칭일 수 있다. 제1 및 제2 기울기(SLP2)들은 서로 실질적으로 동일할 수 있다. 또한, 제1 및 제2 폭들(WT1, WT2)은 서로 실질적으로 동일할 수 있다.
제1 더미 전극들(DEL1)의 제3 단부들 중 적어도 두 개의 수평 위치는 서로 동일할 수 있다. 도 9a, 도 9b, 도 10, 도 11 및 도 12를 참조하면, 제1 더미 전극들(DEL1)은 인접한 두 개의 제1 더미 전극들(DEL1)의 제3 단부들이 실질적으로 동일한 수평 위치를 가질 수 있다. 예를 들면, 제1 더미 전극들(DEL1)은 5번의 단차를 갖는 계단식 구조를 가질 수 있다. 또한, 제1 더미 전극들(DEL1)의 제3 단부들을 연결한 면과 기판(100) 상부면 사이에서 제3 기울기(SLP3)를 가질 수 있다. 한편, 제1 더미 영역(DMR1)은 제3 폭(WT3)을 가질 수 있다.
제2 더미 전극들(DEL2)의 제4 단부들 중 적어도 두 개의 수평 위치는 서로 동일할 수 있다. 도 9a, 도 9b, 도 10, 도 11 및 도 12를 참조하면, 제2 더미 전극들(DEL2)은 인접한 두 개 이상의 제2 더미 전극들(DEL2)의 제4 단부들이 실질적으로 동일한 수평 위치를 가질 수 있다. 예를 들면, 제2 더미 전극들(DEL2)은 4번의 단차를 갖는 계단식 구조를 가질 수 있다. 또한, 제2 더미 전극들(DEL2)의 제4 단부들을 연결한 면과 기판(100) 상부면 사이에서 제4 기울기(SLP4)를 가질 수 있다. 한편, 제2 더미 영역(DMR2)은 제4 폭(WT4)을 가질 수 있다.
본 실시예에서, 제1 더미 전극들(DEL1) 및 제2 더미 전극들(DEL2)은 셀 어레이 영역(CAR)을 기준으로 서로 비대칭일 수 있다. 제3 및 제4 기울기(SLP4)들은 서로 상이할 수 있다. 예컨대, 제4 기울기(SLP4)가 제3 기울기(SLP3)보다 클 수 있다. 또한, 제3 및 제4 폭들(WT3, WT4)도 서로 상이할 수 있다. 예컨대, 제3 폭(WT3)이 제4 폭(WT4)보다 클 수 있다.
본 실시예에서, 제1 기울기(SLP1)는 제3 기울기(SLP3)보다 작으며, 제3 폭(WT3)은 제1 폭(WT1)보다 작을 수 있다.
본 실시예에서는 제1 콘택 영역(CTR1)에 제1 전극들(EL1)에 각각 배선 구조체의 콘택 플러그들(PLG)이 각각 연결될 수 있다. 도시되지 않았으나, 배선 구조에 따라 제2 콘택 영역(CTR2)의 제2 전극들(EL2)도 배선 구조체와 전기적으로 연결될 수 있다. 반면, 배선 구조체와 전기적으로 연결되지 않은 부분 즉, 제1 및 제2 더미 영역들(DMR1, DMR2)에서 제1 및 제2 더미 전극들(DEL1, DEL2) 중 적어도 두 개를 겹쳐 적층시킴으로써, 제1 및 제2 더미 영역들(DMR1, DMR2)이 차지하는 면적을 감소시켜 셀 어레이 영역(CAR)이 차지하는 면적을 증가시킬 수 있다.
[제3 실시예 ]
도 13a는 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 셀 영역을 설명하기 위한 평면도이고, 도 13b는 도 13a의 A부분을 확대한 사시도이다. 도 14는 도 13a의 3차원 반도체 메모리 장치를 I-I'을 따라 자른 단면도이고, 도 15는 도 13a의 3차원 반도체 메모리 장치를 II-II'을 따라 자른 단면도이고, 도 16은 도 13a의 3차원 반도체 메모리 장치를 III-III'을 따라 자른 단면도이다.
도 13a, 도 13b, 도 14, 도 15 및 도 16을 참조하면, 3차원 반도체 메모리 장치는, 기판(100), 적층 구조체들(ST) 및 수직 구조체들(VS)을 포함하는 셀 어레이 구조체, 공통 소스 영역들(145), 공통 소스 구조체들, 배선 구조체들, 매립 절연막, 캡핑 절연막 및 비트 라인들(BL)을 포함할 수 있다.
기판(100)은 셀 어레이 영역(CAR)과, 제1 방향(D1)으로 셀 어레이 영역(CAR)의 양측에 배치되는 제1 및 제2 콘택 영역들(CTR1, CTR2)과, 제1 방향(D1)과 수직인 제2 방향(D2)으로 셀 어레이 영역(CAR)의 양측에 배치되는 제1 및 제2 더미 영역들(DMR1, DMR2)을 포함할 수 있다.
본 실시예에서 적층 구조체들(ST)의 전극들의 구조를 제외하고, 본 실시예의 기판(100), 셀 어레이 구조체, 공통 소스 영역들(145), 공통 소스 구조체들, 배선 구조체들, 매립 절연막, 캡핑 절연막 및 비트 라인들(BL)은 도 5a, 도 5b, 도 6a, 도 6b, 도 7 및 도 8에서 설명된 기판(100), 셀 어레이 구조체, 공통 소스 영역들(145), 공통 소스 구조체들, 배선 구조체들, 매립 절연막, 캡핑 절연막 및 비트 라인들(BL)과 유사하여 그 상세한 설명을 생략하기로 한다.
이하, 도 13a, 도 13b, 도 14, 도 15 및 도 16을 참조하여 전극들의 구조를 설명하기로 한다.
전극들은 제1 콘택 영역(CTR1)에 배치되는 제1 전극들(EL1), 제2 콘택 영역(CTR2)에 배치되는 제2 전극들(EL2), 제1 더미 영역(DMR1)에 배치되는 제1 더미 전극들(DEL1) 및 제2 더미 영역(DMR2)에 배치되는 제2 더미 전극들(DEL2)을 포함할 수 있다.
제1 전극들(EL1)은 기판(100)에 인접할수록 제1 전극들(EL1)의 수평 길이가 단계적으로 증가하는 계단식 구조를 가질 수 있다. 예컨대, 제1 전극들(EL1)은 10번의 단차를 갖는 계단식 구조를 가질 수 있다. 또한, 제1 전극들(EL1)의 제1 단부들을 연결한 면과 기판(100) 상부면 사이에서 제1 기울기(SLP1)를 가질 수 있다. 한편, 제1 콘택 영역(CTR1)은 제1 폭(WT1)을 가질 수 있다.
제2 전극들(EL2)의 제2 단부들 중 적어도 두 개의 수평 위치는 서로 동일할 수 있다. 예컨대, 제2 전극들(EL2)은 5번의 단차를 갖는 계단식 구조를 가질 수 있다. 또한, 제2 전극들(EL2)의 제2 단부들을 연결한 면과 기판(100) 상부면 사이에서 제2 기울기(SLP2)를 가질 수 있다. 한편, 제2 콘택 영역(CTR2)은 제2 폭(WT2)을 가질 수 있다.
본 실시예에서, 제1 전극들(EL1) 및 제2 전극들(EL2)은 셀 어레이 영역(CAR)을 기준으로 서로 비대칭일 수 있다. 제1 및 제2 기울기(SLP2)들은 서로 상이할 수 있다. 예컨대, 제1 기울기(SLP1)는 제2 기울기(SLP2)보다 작을 수 있다. 또한, 제1 및 제2 폭들(WT1, WT2)은 서로 상이할 수 있다. 예컨대, 제1 폭(WT1)은 제2 폭(WT2)보다 클 수 있다.
제1 더미 전극들(DEL1)의 제3 단부들 중 적어도 두 개의 수평 위치는 서로 동일할 수 있다. 제1 더미 전극들(DEL1)은 인접한 두 개의 제1 더미 전극들(DEL1)의 제3 단부들이 실질적으로 동일한 수평 위치를 가질 수 있다. 예를 들면, 제1 더미 전극들(DEL1)은 5번의 단차를 갖는 계단식 구조를 가질 수 있다. 또한, 제1 더미 전극들(DEL1)의 제3 단부들을 연결한 면과 기판(100) 상부면 사이에서 제3 기울기(SLP3)를 가질 수 있다. 한편, 제1 더미 영역(DMR1)은 제3 폭(WT3)을 가질 수 있다.
제2 더미 전극들(DEL2)의 제4 단부들 중 적어도 두 개의 수평 위치는 서로 동일할 수 있다. 제2 더미 전극들(DEL2)은 인접한 두 개의 제2 더미 전극들(DEL2)의 제4 단부들이 실질적으로 동일한 수평 위치를 가질 수 있다. 예를 들면, 제2 더미 전극들(DEL2)은 5번의 단차를 갖는 계단식 구조를 가질 수 있다. 또한, 제2 더미 전극들(DEL2)의 제4 단부들을 연결한 면과 기판(100) 상부면 사이에서 제4 기울기(SLP4)를 가질 수 있다. 한편, 제2 더미 영역(DMR2)은 제4 폭(WT4)을 가질 수 있다.
본 실시예에서, 제1 더미 전극들(DEL1) 및 제2 더미 전극들(DEL2)은 셀 어레이 영역(CAR)을 기준으로 서로 대칭일 수 있다. 제3 및 제4 기울기(SLP4)들은 서로 실질적으로 동일할 수 있다. 또한, 제3 및 제4 폭들(WT3, WT4)도 서로 실질적으로 동일 수 있다.
본 실시예에서, 제1 기울기(SLP1)는 제3 기울기(SLP3)보다 작으며, 제2 기울기(SLP2)는 제3 및 제4 기울기(SLP4)들과 실질적으로 동일할 수 있다. 또한, 제1 폭(WT1)은 제3 폭(WT3)보다 크며, 제2 폭(WT2)은 제3 및 제4 폭들(WT3, WT4)과 실질적으로 동일할 수 있다.
다른 실시예에서, 도 9a, 도 9b, 도 10, 도 11 및 도 12에 도시된 바와 같이 제1 및 제2 더미 전극들(DEL1, DEL2)은 셀 어레이 영역(CAR)을 기준으로 서로 비대칭일 수 있다. 제3 및 제4 기울기(SLP4)들은 서로 상이할 수 있다. 예컨대, 제4 기울기(SLP4)가 제3 기울기(SLP3)보다 클 수 있다. 또한, 제3 및 제4 폭들(WT3, WT4)도 서로 상이할 수 있다. 예컨대, 제3 폭(WT3)이 제4 폭(WT4)보다 클 수 있다.
본 실시예에서는 제1 콘택 영역(CTR1)에 제1 전극들(EL1)에 각각 배선 구조체의 콘택 플러그들(PLG)이 각각 연결될 수 있다. 반면, 배선 구조체와 전기적으로 연결되지 않은 부분 즉, 제2 콘택 영역(CTR2)에서 제2 전극들(EL2) 중 적어도 두 개를 겹쳐 적층시키고, 제1 및 제2 더미 영역들(DMR1, DMR2)에서 제1 및 제2 더미 전극들(DEL1, DEL2) 중 적어도 두 개를 겹쳐 적층시킴으로써, 제2 콘택 영역(CTR2)과 제1 및 제2 더미 영역들(DMR1, DMR2)이 차지하는 면적을 감소시켜 셀 어레이 영역(CAR)이 차지하는 면적을 증가시킬 수 있다.
[3차원 반도체 장치의 제조 방법]
도 17 내지 도 24는 본 발명의 일 실시예에 따른 3차원 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 도 17 내지 도 24는 도 5a의 I-I'으로 절단한 단면도들이다.
도 17을 참조하면, 기판(100) 상에 버퍼 절연막(105)이 형성되고, 버퍼 절연막(105) 상에 희생막들(110) 및 절연막들(115)이 교번으로 형성될 수 있다.
기판(100)은 셀 어레이 영역(CAR)과, 셀 어레이 영역(CAR)을 둘러싸는 제1 및 제2 콘택 영역들(CTR1, CTR2)과 제1 및 제2 더미 영역들(DMR1, DMR2)을 포함하되, 제1 및 제2 콘택 영역들(CTR1, CTR2)이 서로 마주하고, 제1 및 제2 더미 영역들(DMR1, DMR2)이 서로 마주할 수 있다.
희생막들(110)은 버퍼 절연막(105) 및 절연막들(115)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 버퍼 절연막(105) 및 절연막들(115)은 실리콘 산화물을 포함할 수 있고, 희생막들(110)은 실리콘 질화막을 포함할 수 있다.
도 18을 참조하면, 제1 및 제2 콘택 영역들(CTR1, CTR2)과 제1 및 제2 더미 영역들(DMR1, DMR2)의 희생막들(110)을 패터닝하여 계단식 구조를 갖도록 패터닝할 수 있다.
일 예로, 마스크 패턴(도시되지 않음)이 최상위 절연막(115) 상에 형성될 수 있고, 마스크 패턴을 식각 마스크로 이용하여 최상위 절연막(115) 및 최상위 희생막(110)을 식각하여 차상위 절연막(115)을 노출시킬 수 있다. 이어서, 마스크 패턴을 식각하여 마스크 패턴의 폭을 감소시키고, 식각된 마스크 패턴을 식각 마스크로 사용하여 차상위 절연막(115) 및 차상위 희생막(110)을 식각할 수 있다. 절연막들(115) 및 희생막들(110)의 식각 공정 및 마스크 패턴의 식각 공정을 반복적으로 수행하여 제1 및 제2 콘택 영역들(CTR1, CTR2)과 제1 및 제2 더미 영역들(DMR1, DMR2)에 계단식 구조의 희생막들(110) 및 절연막들(115)을 각각 형성할 수 있다.
본 발명의 일 실시예에 따르면, 마스크 패턴에 의해 덮이는 제1 및 제2 콘택 영역들(CTR1, CTR2)과 제1 및 제2 더미 영역들(DMR1, DMR2)의 영역들을 조절하여, 도 5a, 도 9a 및 도 13a에 도시된 전극들의 형상을 구현할 수 있다.
식각 공정 후, 마스크 패턴은 제거되며, 매립 절연막(117)을 기판(100) 상에 형성할 수 있다. 매립 절연막(117)은 최상위 절연막(115)의 상부면이 노출될 때까지 평탄화할 수 있다.
도 19를 참조하면, 셀 어레이 영역(CAR) 내 절연막들(115), 희생막들(110) 및 버퍼 절연막(105)을 연속적으로 패터닝하여 기판(100)을 노출시키는 수직 홀들(120)을 형성할 수 있다. 일 예로, 수직 홀들(120)은 평면적인 관점에서 일 방향으로 지그재그 형태로 배열될 수 있다. 이와 달리, 수직 홀들(120)은 평면적 관점에서 일 방향으로 배열될 수 있다.
이어서, 수직 홀들(120) 각각을 매립하는 수직 구조체들(VS)을 형성할 수 있다. 도 6b에 개시된 수직 구조체들(VS)을 형성하는 것은, 수직 홀들(120)의 측면의 내측을 따라 제2 반도체 패턴(SP2)을 형성한 후, 제2 반도체 패턴(SP2)이 형성된 콘택 홀들의 측면을 따라 제1 반도체 패턴(SP1)을 형성하고, 제1 및 제2 반도체 패턴(SP2)들의 상단에 불순물이 도핑된 불순물 영역 또는 도전 물질을 포함하는 도전 패드(D)를 형성하는 것을 포함할 수 있다. 이때, 제1 반도체 패턴(SP1)의 내부는 속이 빈 상태일 수 있으며, 하단이 닫힌 구조를 가질 수 있다.
도 20을 참조하면, 매립 절연막(117), 절연막들(115), 희생막들(110) 및 버퍼 절연막(105)을 패터닝하여 기판(100)을 노출시키는 트렌치들(135)을 형성할 수 있다.
도 21을 참조하면, 트렌치들(135)에 의해 희생막들(110)을 제거하여 절연막들(115) 사이에 리세스들(140)을 형성할 수 있다. 리세스들(140)은 기판(100)의 상면에 평행한 방향으로 따라 트렌치들(135)로부터 절연막들(115) 사이로 연장될 수 있다. 희생막들(110)은 등방성 식각 공정으로 제거될 수 있다.
도 22를 참조하면, 제1 도전막이 기판(100) 상에 형성되어 트렌치들(135) 및 리세스들(140)을 채울 수 있다. 제1 도전막(도시되지 않음)은 트렌치들(135) 및 리세스들(140) 내벽들을 컨포멀하게 덮는 베리어막(도시되지 않음)과, 트렌치들(135) 및 리세스들(140)의 잔류를 채우는 전극막(도시되지 않음)을 포함할 수 있다. 이후, 트렌치들(135) 내의 제1 도전막을 제거하여, 리세스들(140) 내에 전극들(EL)을 형성할 수 있다.
전극들은 형성된 위치에 따라, 제1 전극들(EL1), 제2 전극들(EL2), 제1 더미 전극들(DEL1) 및 제2 더미 전극들(DEL2)을 포함할 수 있다.
수직 구조체들(VS)이 도 6b에 도시된 바와 같이 형성되는 경우, 데이터 저장막(DS)의 수직 패턴(VP)들이 제2 반도체 패턴(SP2)과 적층 구조체들(ST) 사이에 컨포멀하게 형성될 수 있다.
이어서, 이온 주입을 이용하여 트렌치들(135)에 의해 노출된 기판(100)에 도펀트를 주입하여 공통 소스 영역들(145)을 형성할 수 있다. 공통 소스 영역들(145)은 전극들(EL)을 형성한 후 형성할 수 있다. 이와 달리, 공통 소스 영역들(145)은 트렌치들(135)의 형성 후, 희생막들(110)의 제거 전에 형성될 수 있다.
트렌치들(135) 내에 공통 소스 영역들(145)에 전기적으로 연결되는 공통 소스 구조체들을 형성할 수 있다. 공통 소스 구조체들을 형성하는 공정은 트렌치들(135) 측벽에 컨포멀하게 절연 스페이서막(도시되지 않음)을 형성하고, 절연 스페이서막을 이방성 식각하여 공통 소스 영역들(145)을 노출하는 측벽 절연 스페이서(SP)를 형성한 후, 측벽 절연 스페이서(SP)가 형성된 트렌치들(135) 내를 제2 도전막으로 채우고 평탄화하여, 공통 소스 플러그들(CSPLG)을 형성하는 것을 포함할 수 있다.
도 23을 참조하면, 제1 및 제2 콘택 영역들(CTR1, CTR2) 중 적어도 하나 영역의 매립 절연막(117)을 관통하여 제1 전극들(또는 제2 전극들)과 전기적으로 접촉하는 배선 콘택 플러그들(PLG)을 형성할 수 있다.
도 6a, 도 7 및 도 8에서 도시된 바와 같이 배선 콘택 플러그들(PLG)은 제1 전극들(EL1)의 제1 단부들과 각각 전기적으로 접속되도록 형성될 수 있다. 도시되지는 않았으나, 배선 콘택 플러그(PLG)는 제2 전극들(EL2)의 제2 단부들과 전기적으로 접촉할 수 있다.
도 24를 참조하면, 기판(100) 상에, 수직 구조체들(VS), 공통 소스 구조체, 배선 콘택 플러그들(PLG) 및 매립 절연막(117)을 덮는 캡핑 절연막(175)을 형성할 수 있다.
이어서, 캡핑 절연막(175)을 관통하여, 수직 구조체들(VS)과 전기적으로 각각 연결되는 비트 라인 콘택 플러그들(BPLG)과, 배선 콘택 플러그들(PLG)과 전기적으로 각각 연결되는 배선 구조체의 콘택 패턴들(CT)을 형성할 수 있다.
캡핑 절연막(175) 상에 비트 라인 콘택 플러그들(BPLG)과 전기적으로 연결되는 비트 라인(BL)과, 배선 콘택 패턴들(CT)과 전기적으로 연결되는 배선 구조체의 연결 라인들(CL)을 각각 형성할 수 있다.
도 25는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 25는 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력 받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 26은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 26은 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 27은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 27을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 메모리 시스템(1310)은 앞서 언급된 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (24)

  1. 콘택 영역, 더미 영역 및 셀 어레이 영역을 포함하는 기판; 및
    상기 기판 상에 수직으로 적층된 복수의 전극들을 포함하는 적층 구조체를 포함하되,
    상기 콘택 영역에서 상기 전극들은, 각각의 아래 전극의 단부를 노출시키도록 계단식으로 배치되며,
    상기 더미 영역에서 적어도 두 개의 전극들의 단부들이 실질적으로 동일한 수평 위치에 그 측벽들을 갖고,
    상기 콘택 영역은 상기 셀 어레이 영역과 제1 방향으로 마주하고,
    상기 더미 영역은 상기 제1 방향과 수직한 제2 방향으로 상기 콘택 영역과 마주하는 제1 영역을 갖고,
    상기 제1 영역 상의 상기 적층 구조체는 상기 제1 방향으로, 제1 기울기를 갖는 제1 계단식 구조를 갖고,
    상기 제1 영역 상의 상기 적층 구조체는 상기 제2 방향으로, 제2 기울기를 갖는 제2 계단식 구조를 갖고,
    상기 제2 기울기는 상기 제1 기울기에 비해 큰 3차원 반도체 장치.
  2. 제1항에 있어서,
    상기 콘택 영역은, 상기 셀 어레이 영역을 사이에 두고 제1 방향으로 서로 마주하는 제1 콘택 영역 및 제2 콘택 영역을 포함하며,
    상기 더미 영역은, 상기 셀 어레이 영역을 사이에 두고 상기 제1 방향과 수직인 제2 방향으로 서로 마주하는 제1 더미 영역 및 제2 더미 영역을 포함하는 3차원 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 콘택 영역에서 상기 전극들의 단부들의 배치는, 상기 제2 콘택 영역에서 상기 전극들의 단부들의 배치와 대칭되는 3차원 반도체 장치.
  4. 제2항에 있어서,
    상기 제2 콘택 영역에서 적어도 두 개의 전극들의 단부들이 실질적으로 동일한 수평 위치에 그 측벽들을 갖는 3차원 반도체 장치.
  5. 제2항에 있어서,
    상기 제1 더미 영역에서 상기 전극들의 단부들의 배치는, 상기 제2 더미 영역들에서 상기 전극들의 단부들의 배치와 대칭되는 3차원 반도체 장치.
  6. 제2항에 있어서,
    상기 제1 더미 영역에서 상기 전극들의 단부들의 배치는, 상기 제2 더미 영역에서 상기 전극들의 단부들의 배치와 비대칭되는 3차원 반도체 장치.
  7. 제1항에 있어서,
    상기 콘택 영역에서 상기 전극들의 단부들 상에 각각 전기적으로 연결되는 콘택 플러그들을 더 포함하는 3차원 반도체 장치.
  8. 제1항에 있어서,
    상기 콘택 영역에서 상기 전극들의 단부들을 연결한 면은 상기 기판의 상부면에 상기 제1 기울기로 경사지고,
    상기 더미 영역에서 상기 전극들의 단부들을 연결한 면은 상기 기판의 상부면에 상기 제2 기울기로 경사지는 큰 3차원 반도체 장치.
  9. 제1항에 있어서,
    상기 셀 어레이 영역에서, 상기 적층 구조체들을 관통하는 수직 구조체들; 및
    상기 수직 구조체들과 상기 전극들 사이에 개재되는 데이터 저장 요소들을 더 포함하는 3차원 반도체 장치.
  10. 제1 방향으로 서로 마주하는 제1 및 제2 콘택 영역들과, 상기 제1 방향과 수직인 제2 방향으로 서로 마주하는 제1 및 제2 더미 영역들과, 상기 제1 및 제2 콘택 영역들과 상기 제1 및 제2 더미 영역들 사이의 셀 어레이 영역을 포함하는 기판; 및
    상기 기판 상에 수직적으로 적층된 복수의 전극들을 포함하는 적층 구조체를 포함하되,
    상기 제1 콘택 영역의 제1 방향으로 수평 거리는, 상기 제1 더미 영역의 제2 방향으로 수평 거리보다 크고,
    상기 제1 더미 영역은 상기 제1 콘택 영역과 상기 제2 방향으로 마주하는 제1 영역을 갖고,
    상기 제1 영역 상의 상기 적층 구조체는 상기 제1 방향으로, 제1 기울기를 갖는 제1 계단식 구조를 갖고,
    상기 제1 영역 상의 상기 적층 구조체는 상기 제2 방향으로, 제2 기울기를 갖는 제2 계단식 구조를 갖고,
    상기 제2 기울기는 상기 제1 기울기에 비해 큰 3차원 반도체 장치.
  11. 제10항에 있어서,
    상기 제1 콘택 영역의 제1 방향의 수평 거리는, 상기 전극들 중 상기 제1 콘택 영역으로 가장 길게 연장되는 전극의 수평 거리와 실질적으로 동일하며,
    상기 제1 더미 영역의 제2 방향의 수평 거리는, 상기 전극들 중 상기 제1 더미 영역으로 가장 길게 연장되는 전극의 수평 거리와 실질적으로 동일한 3차원 반도체 장치.
  12. 제10항에 있어서,
    상기 제2 콘택 영역의 제1 방향으로 수평 거리는, 상기 제1 콘택 영역의 제1 방향으로 수평 거리와 실질적으로 동일한 3차원 반도체 장치.
  13. 제10항에 있어서,
    상기 제2 콘택 영역의 제1 방향으로 수평 거리는, 상기 제1 콘택 영역의 제1 방향으로 수평 거리보다 작은 3차원 반도체 장치.
  14. 제10항에 있어서,
    상기 제2 더미 영역의 제2 방향의 수평 거리는, 상기 제1 더미 영역의 제2 방향의 수평 거리와 실질적으로 동일한 3차원 반도체 장치.
  15. 제10항에 있어서,
    상기 제2 더미 영역의 제2 방향의 수평 거리는, 상기 제1 더미 영역의 제2 방향의 수평 거리보다 작은 3차원 반도체 장치.
  16. 제10항에 있어서,
    상기 제1 콘택 영역에서 상기 전극들은, 각각의 아래 전극의 단부를 노출시키도록 계단식으로 배치되며,
    상기 노출된 전극들의 단부들과 전기적으로 각각 연결되는 콘택 플러그들을 더 포함하는 3차원 반도체 장치.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 제1 항에 있어서,
    상기 적층 구조체는 상기 전극들과 번갈아 적층된 절연막들을 포함하되,
    상기 절연막들은 제1 절연막, 상기 제1 절연막 상의 제2 절연막 및 상기 제1 절연막과 상기 제2 절연막 사이의 제3 절연막을 포함하고,
    상기 제1 절연막은 상기 제3 절연막에 비해 두꺼운 두께를 갖는 3차원 반도체 장치.
  22. 제1 항에 있어서,
    상기 적층 구조체는 상기 전극들과 번갈아 적층된 절연막들을 포함하되,
    상기 절연막들은 제1 절연막, 상기 제1 절연막 상의 제2 절연막 및 상기 제1 절연막과 상기 제2 절연막 사이의 제3 절연막을 포함하고,
    상기 제2 절연막은 상기 제3 절연막에 비해 두꺼운 두께를 갖는 3차원 반도체 장치.
  23. 제9 항에 있어서,
    상기 수직 구조체들의 하면은 상기 데이터 저장 요소들의 하면에 비해 낮은 레벨에 위치하는 3차원 반도체 장치.
  24. 제9 항에 있어서,
    상기 수직 구조체들의 측면의 일부는 상기 기판과 접촉하는 3차원 반도체 장치.
KR1020150045728A 2015-03-31 2015-03-31 3차원 반도체 장치 KR102333478B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR1020150045728A KR102333478B1 (ko) 2015-03-31 2015-03-31 3차원 반도체 장치
US15/067,833 US10141372B2 (en) 2015-03-31 2016-03-11 Three-dimensional semiconductor device
CN201610192155.9A CN106024786A (zh) 2015-03-31 2016-03-30 三维半导体器件
US16/178,860 US10483323B2 (en) 2015-03-31 2018-11-02 Three-dimensional semiconductor device
US16/685,394 US20200083296A1 (en) 2015-03-31 2019-11-15 Three-dimensional semiconductor device
US16/804,810 US10825865B2 (en) 2015-03-31 2020-02-28 Three-dimensional semiconductor device
US15/931,089 US10818728B2 (en) 2015-03-31 2020-05-13 Three-dimensional semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150045728A KR102333478B1 (ko) 2015-03-31 2015-03-31 3차원 반도체 장치

Publications (2)

Publication Number Publication Date
KR20160117854A KR20160117854A (ko) 2016-10-11
KR102333478B1 true KR102333478B1 (ko) 2021-12-03

Family

ID=57016027

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150045728A KR102333478B1 (ko) 2015-03-31 2015-03-31 3차원 반도체 장치

Country Status (3)

Country Link
US (5) US10141372B2 (ko)
KR (1) KR102333478B1 (ko)
CN (1) CN106024786A (ko)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10015083B2 (en) 2011-12-22 2018-07-03 Amazon Technologies, Inc. Interfaces to manage inter-region connectivity for direct network peerings
KR102333478B1 (ko) 2015-03-31 2021-12-03 삼성전자주식회사 3차원 반도체 장치
KR102435524B1 (ko) * 2015-10-21 2022-08-23 삼성전자주식회사 반도체 메모리 장치
US9633945B1 (en) * 2016-01-27 2017-04-25 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing semiconductor device
US9905514B2 (en) * 2016-04-11 2018-02-27 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
KR20180072915A (ko) * 2016-12-21 2018-07-02 삼성전자주식회사 3차원 반도체 메모리 장치
CN108695334B (zh) * 2017-04-12 2021-01-01 旺宏电子股份有限公司 多层元件的边缘结构及其制造方法
TWI640063B (zh) * 2017-04-17 2018-11-01 旺宏電子股份有限公司 三維堆疊半導體裝置及其製造方法
CN108735709B (zh) * 2017-04-19 2020-06-30 旺宏电子股份有限公司 三维叠层半导体装置及其制造方法
US10332936B2 (en) 2017-04-19 2019-06-25 Macronix International Co., Ltd. 3D stacking semiconductor device
KR20180120019A (ko) * 2017-04-26 2018-11-05 에스케이하이닉스 주식회사 반도체 소자 및 이의 제조 방법
KR102397903B1 (ko) * 2017-07-17 2022-05-13 삼성전자주식회사 게이트들을 포함하는 반도체 소자
KR102378431B1 (ko) * 2017-07-25 2022-03-25 삼성전자주식회사 반도체 장치
KR102428273B1 (ko) * 2017-08-01 2022-08-02 삼성전자주식회사 3차원 반도체 소자
CN107482012B (zh) 2017-08-31 2018-07-27 长江存储科技有限责任公司 三维存储器及其制作方法
US10510547B2 (en) * 2017-09-13 2019-12-17 Applied Materials, Inc. Metal and metal-derived films
KR102587973B1 (ko) * 2017-11-07 2023-10-12 삼성전자주식회사 3차원 반도체 메모리 장치
KR102522164B1 (ko) * 2017-11-20 2023-04-17 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR102565002B1 (ko) * 2017-11-21 2023-08-08 삼성전자주식회사 3차원 반도체 메모리 장치
KR102612021B1 (ko) * 2018-04-03 2023-12-11 삼성전자주식회사 3차원 반도체 메모리 장치
US10700004B2 (en) * 2018-04-23 2020-06-30 Macronix International Co., Ltd. 3D NAND world line connection structure
KR102629345B1 (ko) * 2018-04-25 2024-01-25 삼성전자주식회사 3차원 반도체 메모리 장치
JP2019212687A (ja) 2018-05-31 2019-12-12 東芝メモリ株式会社 半導体メモリ
JP2020017572A (ja) 2018-07-23 2020-01-30 キオクシア株式会社 半導体メモリ及び半導体メモリの製造方法
US10840252B2 (en) * 2018-08-28 2020-11-17 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device
KR102460070B1 (ko) 2018-09-21 2022-10-31 삼성전자주식회사 수직형 메모리 장치
WO2020113578A1 (en) * 2018-12-07 2020-06-11 Yangtze Memory Technologies Co., Ltd. Novel 3d nand memory device and method of forming the same
KR20200073339A (ko) * 2018-12-13 2020-06-24 삼성전자주식회사 3차원 반도체 메모리 장치
KR20200076393A (ko) * 2018-12-19 2020-06-29 삼성전자주식회사 3차원 반도체 메모리 소자
JP7134901B2 (ja) 2019-03-04 2022-09-12 キオクシア株式会社 半導体記憶装置の製造方法
JP7214835B2 (ja) 2019-03-19 2023-01-30 キオクシア株式会社 半導体記憶装置
JP2021039965A (ja) 2019-08-30 2021-03-11 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
KR102657140B1 (ko) * 2019-12-26 2024-04-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR20210142914A (ko) * 2020-05-19 2021-11-26 에스케이하이닉스 주식회사 3차원 반도체 메모리 장치
CN111739891B (zh) * 2020-06-30 2021-05-07 长江存储科技有限责任公司 三维存储器及其制造方法
KR20220055513A (ko) * 2020-10-26 2022-05-04 삼성전자주식회사 반도체 메모리 장치
KR20220057834A (ko) * 2020-10-30 2022-05-09 삼성전자주식회사 반도체 장치 및 이를 포함하는 대용량 데이터 저장 시스템
US20220278051A1 (en) * 2021-02-26 2022-09-01 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140070295A1 (en) 2012-09-07 2014-03-13 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20160268304A1 (en) 2015-03-13 2016-09-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5016832B2 (ja) * 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR101502585B1 (ko) * 2008-10-09 2015-03-24 삼성전자주식회사 수직형 반도체 장치 및 그 형성 방법
US20130009274A1 (en) 2009-12-31 2013-01-10 Industry-University Cooperation Foundation Hanyang University Memory having three-dimensional structure and manufacturing method thereof
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101102548B1 (ko) 2010-04-30 2012-01-04 한양대학교 산학협력단 비휘발성 메모리장치 및 그 제조 방법
KR101713228B1 (ko) 2010-06-24 2017-03-07 삼성전자주식회사 비대칭 워드라인 패드를 갖는 반도체 메모리 소자
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
KR20120030815A (ko) * 2010-09-20 2012-03-29 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101744127B1 (ko) * 2010-11-17 2017-06-08 삼성전자주식회사 반도체 소자 및 그 제조방법
KR101805769B1 (ko) 2010-11-29 2017-12-08 삼성전자주식회사 3차원 반도체 기억 소자의 제조 방법
US20120208347A1 (en) * 2011-02-11 2012-08-16 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101721117B1 (ko) * 2011-03-15 2017-03-29 삼성전자 주식회사 반도체 소자의 제조 방법
US8530350B2 (en) 2011-06-02 2013-09-10 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
US8933502B2 (en) * 2011-11-21 2015-01-13 Sandisk Technologies Inc. 3D non-volatile memory with metal silicide interconnect
KR20140008622A (ko) 2012-07-10 2014-01-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102003529B1 (ko) * 2012-08-22 2019-07-25 삼성전자주식회사 적층된 전극들을 형성하는 방법 및 이를 이용하여 제조되는 3차원 반도체 장치
KR101965602B1 (ko) * 2012-10-16 2019-04-04 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
KR20140075340A (ko) 2012-12-11 2014-06-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US8664761B1 (en) * 2012-12-21 2014-03-04 Macronix International Co., Ltd. Semiconductor structure and manufacturing method of the same
KR102046504B1 (ko) 2013-01-17 2019-11-19 삼성전자주식회사 수직형 반도체 소자의 패드 구조물 및 배선 구조물
JP2014183225A (ja) 2013-03-19 2014-09-29 Toshiba Corp 不揮発性半導体記憶装置
JP2015056452A (ja) 2013-09-10 2015-03-23 株式会社東芝 半導体記憶装置及びその製造方法
KR102282138B1 (ko) * 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
KR102333478B1 (ko) 2015-03-31 2021-12-03 삼성전자주식회사 3차원 반도체 장치
KR102612021B1 (ko) * 2018-04-03 2023-12-11 삼성전자주식회사 3차원 반도체 메모리 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140070295A1 (en) 2012-09-07 2014-03-13 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20160268304A1 (en) 2015-03-13 2016-09-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device

Also Published As

Publication number Publication date
US10483323B2 (en) 2019-11-19
US20200273912A1 (en) 2020-08-27
US20200083296A1 (en) 2020-03-12
US10825865B2 (en) 2020-11-03
CN106024786A (zh) 2016-10-12
US20190081105A1 (en) 2019-03-14
US20160293539A1 (en) 2016-10-06
US20200203431A1 (en) 2020-06-25
US10818728B2 (en) 2020-10-27
KR20160117854A (ko) 2016-10-11
US10141372B2 (en) 2018-11-27

Similar Documents

Publication Publication Date Title
KR102333478B1 (ko) 3차원 반도체 장치
KR102234266B1 (ko) 반도체 장치 및 그 제조 방법
US10032787B2 (en) Three-dimensional semiconductor memory device
US10229914B2 (en) Three-dimensional (3D) semiconductor memory devices
KR102175763B1 (ko) 반도체 메모리 장치 및 이의 제조 방법
KR102275543B1 (ko) 3차원 반도체 메모리 장치
KR102235046B1 (ko) 3차원 반도체 메모리 장치
CN112366206B (zh) 三维半导体存储器件及其制造方法
KR102066925B1 (ko) 반도체 장치 및 그 제조 방법
KR102357992B1 (ko) 반도체 장치
KR102247914B1 (ko) 반도체 장치 및 그 제조방법
KR101778286B1 (ko) 3차원 반도체 장치의 제조 방법
US8482049B2 (en) Semiconductor devices and methods for fabricating the same
CN106024796B (zh) 半导体存储器件
KR102037840B1 (ko) 반도체 장치의 연결구조 및 제조 방법
KR20110021444A (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
KR20150033998A (ko) 반도체 장치 및 그 제조 방법
KR20150055189A (ko) 반도체 장치 및 그 제조 방법
CN108666319B (zh) 半导体存储器件和制造该半导体存储器件的方法
KR102143519B1 (ko) 후단 공정을 이용한 3차원 플래시 메모리 제조 방법
KR101825535B1 (ko) 3차원 반도체 장치 및 그 제조 방법
KR102461178B1 (ko) 반도체 메모리 장치 및 이의 제조 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right