CN108735709B - 三维叠层半导体装置及其制造方法 - Google Patents

三维叠层半导体装置及其制造方法 Download PDF

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Abstract

本发明公开了一种三维叠层半导体装置及其制造方法。此方法包括：使用N个刻蚀掩模的组合以于接触区域中的这些导电层和这些绝缘层中产生出O种不同的移除层数，以形成多个着陆区域(landing area)于接触区域中的这些导电层上，这些着陆区域上方没有叠加这些导电层，各掩模包括多个掩模区域及多个开口刻蚀区域，N为大于或等于2的整数，O为大于2的整数，2N‑1<O≦2N；以及更换接触区域中的部分这些导电层及这些绝缘层，以产生从一表面层延伸至这些导电层的多个刻蚀深度，各刻蚀深度延伸至对应的着陆区域，其中，各个刻蚀掩模步骤对应的刻蚀深度等于1P层叠层结构、2P层叠层结构及nP层叠层结构，n为大于或等于3的整数，P为大于或等于1的整数。

Description

三维叠层半导体装置及其制造方法
技术领域
本发明是有关于一种半导体装置及其制造方法，且特别是有关于一种三维叠层半导体装置及其制造方法。
背景技术
随着半导体技术的发展，各式半导体元件不断推陈出新。半导体元件可以经过适当地安排后可以实现各种电性功能。现今各种电子产品皆已大量应用各种半导体元件。
其中随着电子产品追求「轻、薄、短、小」的趋势下，如何将半导体元件的体积缩小，或者在固定体积下增加线路密集度，已成为半导体产业一项重要研究发展方向。
发明内容
本发明是有关于一种三维叠层半导体装置及其制造方法。
根据本发明的一方面，提出一种三维叠层半导体装置的制造方法。三维叠层半导体装置包括多层叠层结构并具有一阵列区域和一接触区域，各叠层结构包括一导电层及一绝缘层，这些导电层及这些绝缘层交错叠层，此方法用以在一接触区域中形成多个中间连接件(interlayer connector)，各中间连接件连接至对应的各导电层。此方法包括：使用N个刻蚀掩模的组合以于接触区域中的这些导电层和这些绝缘层中产生出O种不同的移除层数，以形成多个着陆区域(landing area)于接触区域中的这些导电层上，这些着陆区域上方没有叠加这些导电层，各掩模包括多个掩模区域及多个开口刻蚀区域，N为大于或等于2的整数，O为大于2的整数，2N-1＜O≤2N，m为用于这些掩模的一序列号码，以使其中的一掩模的m等于1，另一掩模的m等于2，直到m等于N；以及更换接触区域中的部分这些导电层及这些绝缘层，包括：以所选择的顺序使用这些掩模刻蚀接触区域中的部分这些导电层及这些绝缘层N次，以产生从一表面层延伸至这些导电层的多个刻蚀深度，各刻蚀深度延伸至对应的着陆区域，其中，m＝1时，对应的刻蚀深度是等于1P层叠层结构；及m＝2时，对应的刻蚀深度是等于2P层叠层结构，P为大于或等于1的整数。
根据本发明的另一方面，提出一种三维叠层半导体装置。三维叠层半导体装置包括多层叠层结构以及多个中间连接件(interlayer connector)，各叠层结构包括一导电层及一绝缘层，这些导电层及这些绝缘层交错叠层，其中这些叠层结构是形成三维叠层半导体装置的一阵列区域、一接触区域和一虚拟区域，虚拟区域邻接阵列区域和接触区域且位于阵列区域和接触区域的同一侧，中间连接件形成于接触区域中，各中间连接件连接至对应的各导电层。
为了对本发明的上述及其他方面有更好的了解，下文特举实施例，并配合所附附图详细说明如下：
附图说明
图1A绘示一实施例的三维叠层半导体装置的上视图。
图1B绘示另一实施例的三维叠层半导体装置的上视图。
图2A～2E绘示一实施例的三维叠层半导体装置的制造方法的流程图。
图3A～3F绘示另一实施例的三维叠层半导体装置的制造方法的流程图。
图4A～4D绘示一实施例的光刻胶层在刻蚀及削减过程中的变化示意图。
图5A～5B及图6A～6U绘示又一实施例的三维叠层半导体装置的制造方法的流程图。
图7A～7T绘示再一实施例的三维叠层半导体装置的制造方法的流程图。
【符号说明】
100、200：三维叠层半导体装置
100A：阵列区域
100B：接触区域
100C：虚拟区域
110：叠层结构
111：导电层
112：绝缘层
120：字线译码器
140：中间连接件
180：介质填充物
180a：接触开口
610、710、810、910：光刻胶层
D1、D2：深度
DR1：第一方向
DR2：第二方向
DR3：第三方向
h1、t1：厚度
PR、PR1、PR2、PR3：掩模
PR1a、PR2a、PR3a：掩模区域
PR1b、PR2b、PR3b：开口刻蚀区域
R：着陆区域
tx：宽度
具体实施方式
以下是提出各种实施例进行详细说明，实施例仅用以作为范例说明，并不会限缩本发明欲保护的范围。此外，实施例中的附图是省略了部份元件，以清楚显示本发明的技术特点。
图1A绘示一实施例的三维叠层半导体装置的上视图。如图1A所示，三维叠层半导体装置100包括多层叠层结构110以及多个中间连接件(interlayer connector)140，各叠层结构110包括一导电层111及一绝缘层112，这些导电层111及这些绝缘层112交错叠层(请参照图5A～5B)。这些叠层结构110是形成三维叠层半导体装置100的一阵列区域100A、一接触区域100B和一虚拟区域100C，虚拟区域100C邻接阵列区域100A和接触区域100B、且位于阵列区域100A和接触区域100B的同一侧，中间连接件140形成于接触区域100B中，各中间连接件140连接至对应的各导电层。
图1A中，Y0～Y21表示Y方向的坐标，C表示X方向的中心点，L1～L18及R1～R18表示X方向从中心点C向两侧延伸的坐标，坐标Y0～Y21搭配C、L1～L18及R1～R18可定义出三维叠层半导体装置100的多个子区域。图1A中，各个子区域中所标示的数字表示该子区域的叠层结构110的层数，且均以叠层结构110的导电层111为该子区域的上表面。例如，阵列区域100A内的所有子区域均具有56层叠层结构110，接触区域100B则具有56种层数(1～56层)，而虚拟区域100C则具有5种层数(2～6层)。本文后续的附图均以相同方式表示，之后不再赘述。
如图1A所示，虚拟区域100C中和接触区域100B中的叠层结构110均具有阶梯结构，且虚拟区域100C中的阶梯数目小于接触区域100B中的阶梯数目。举例而言，如图1A所示，虚拟区域100C中的阶梯数目是5阶层，接触区域100B中的阶梯数目是56阶层。
实施例中，虚拟区域100C中的阶梯高度小于或等于接触区域100B中的阶梯高度。举例而言，如图1A所示，虚拟区域100C中的阶梯高度为6层叠层结构110，而接触区域100B中的阶梯高度为56层叠层结构110。
如图1A所示，阵列区域100A和接触区域100B之间具有一高度差，此高度差于阵列区域100A和接触区域100B的接口处沿着朝向远离虚拟区域100C的方向递减。举例而言，最靠近虚拟区域100C处的高度差为49层(56-7)，而逐渐递减，至最远离虚拟区域100C处的高度差为0层(56-56)。
一些实施例中，此高度差是以P层叠层结构为单位递减，P为大于或等于1的整数。举例而言，如图1A所示，实施例中，P等于7，则高度差以7层叠层结构为单位递减，从49、42、35、28、21、14、7递减至0层。
如图1A所示，三维叠层半导体装置100更包括至少一字线译码器120，字线译码器120连接至阵列区域100A，且字线译码器120和虚拟区域100C分别位于阵列区域100A的相邻两侧。
图1B绘示另一实施例的三维叠层半导体装置的上视图。本实施例中与前述实施例相同或相似的元件是沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。
如图1B所示，三维叠层半导体装置200中，叠层结构110更可包括间隔的多个叠层区块，各叠层区块具有一个阵列区域100A和至少一个接触区域100B，且三维叠层半导体装置200具有两个虚拟区域100C，两个虚拟区域100C分别位于叠层区块的相对两侧。
根据一些实施例，本发明提供三维叠层半导体装置的制造方法。此方法用以在三维叠层半导体装置的接触区域中形成多个中间连接件(interlayer connector)，各中间连接件连接至对应的各导电层。根据一些实施例，此方法包括：使用N个刻蚀掩模的组合以于接触区域中的这些导电层和这些绝缘层中产生出O种不同的移除层数，以形成多个着陆区域(landing area)于接触区域中的这些导电层上，这些着陆区域上方没有叠加这些导电层，各掩模包括多个掩模区域及多个开口刻蚀区域，N为大于或等于2的整数，O为大于2的整数，2N-1＜O≤2N，m为用于这些掩模的一序列号码，以使其中的一掩模的m等于1，另一掩模的m等于2，直到m等于N；以及更换接触区域中的部分这些导电层及这些绝缘层，包括：以所选择的顺序使用这些掩模刻蚀接触区域中的部分这些导电层及这些绝缘层N次，以产生从一表面层延伸至这些导电层的多个刻蚀深度，各刻蚀深度延伸至对应的着陆区域，其中，m＝1时，对应的刻蚀深度是等于1P层叠层结构；及m＝2时，对应的刻蚀深度是等于2P层叠层结构，P为大于或等于1的整数。
一些实施例中，m大于或等于3时，对应的刻蚀深度是等于nP层叠层结构，n为大于或等于3的整数。实施例中，n包括不等于2m-1的整数，且n小于或等于2N-1。
以下是以多个实施例说明前述的三维叠层半导体装置的制造方法。
图2A～2E绘示一实施例的三维叠层半导体装置的制造方法的流程图。本实施例中与前述实施例相同或相似的元件是沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。
如图2A所示，提供叠层结构110(图2A仅绘示接触区域中的叠层结构110)，各个叠层结构110包括一导电层111及一绝缘层112，导电层111及绝缘层112交错叠层。此时，提供第一个掩模PR1(m＝1)，掩模PR1包括多个掩模区域PR1a及多个开口刻蚀区域PR1b。
如图2B所示，更换接触区域中的部分导电层111及绝缘层112。此第一次刻蚀步骤中(N＝1)，使用第一个掩模PR1刻蚀部分导电层111及绝缘层112，以产生从一表面层延伸至导电层111的一个刻蚀深度D1，此刻蚀深度D1等于7层(P＝7)叠层结构110。
接着，如图2C～2D所示，更换掩模PR1，接着进行第2次刻蚀步骤中(N＝2)，使用第2个掩模PR2刻蚀部分导电层111及绝缘层112，以产生从一表面层延伸至导电层111的另一个刻蚀深度D2，此刻蚀深度D2等于14层(2P＝14)叠层结构110。
接着，如图2E所示，经由使用多个刻蚀掩模的组合而在接触区域中的导电层111和绝缘层112中产生出多种不同的移除层数后，多个着陆区域(landing area)R形成于接触区域中的这些导电层111上，且这些着陆区域R上方没有叠加导电层111，各个刻蚀深度延伸至对应的着陆区域R。
如图2E所示，接着，形成一介质填充物180于着陆区域R上，形成多个接触开口180a贯穿介质填充物180，各接触开口180a连接至对应的各着陆区域R，然后以一导电材料填充这些接触开口180a，以形成多个中间连接件140。
以下进一步以实施例说明三维叠层半导体装置的制造方法。以下实施例中，以4个刻蚀掩模的组合(N＝4，m＝1～4)对接触区域中的导电层和绝缘层中产生出12种(O＝12)不同的移除层数，而可以产生12个具有不同叠层结构层数的子区域。表1中，「PR」表示该次刻蚀掩模使用掩模区域于该子区域，「X」则表示该次刻蚀掩模使用开口刻蚀区域于该子区域。其中，m＝1对应的刻蚀深度为1层叠层结构(P＝1)，m＝2对应的刻蚀深度为2层叠层结构(P＝1)，m＝3对应的刻蚀深度为3层叠层结构(n＝3，P＝1)，m＝4对应的刻蚀深度为6层叠层结构(n＝6，P＝1)。
表1
Figure GDA0002316986780000061
Figure GDA0002316986780000071
从表1可看出，一些实施例中，m大于或等于3时，n可包括不等于2m-1的整数(例如3和6)，且n小于2N-1(3和6均小于23)。
根据一些实施例，使用N个刻蚀掩模的组合以于接触区域中的导电层111和绝缘层112中产生出O种不同的移除层数之前，可以通过光刻胶层搭配削减(trim)技术来制造三维叠层半导体装置。举例而言，可提供一光刻胶层，光刻胶层覆盖阵列区域和接触区域中的叠层结构的部分表面，接着以此光刻胶层为掩模刻蚀叠层结构，并削减(trim)光刻胶层的宽度，直到接触区域中的叠层结构暴露于削减后的光刻胶层之外，其中光刻胶层于接触区域中是朝一第一方向削减宽度。
举例而言，一些实施例中，可以以光刻胶层为掩模，刻蚀M-1次叠层结构，在此步骤的每次刻蚀中，叠层结构被刻蚀1Q层的厚度，且在第1次～第M-2次刻蚀叠层结构后，皆削减(trim)光刻胶层的宽度一次，M为大于或等于3的整数，Q为大于或等于1的整数。
以下是以实施例说明前述的三维叠层半导体装置的制造方法。
图3A～3F绘示另一实施例的三维叠层半导体装置的制造方法的流程图。本实施例中与前述实施例相同或相似的元件是沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。
如图3A所示，提供叠层结构110。此时，4层叠层结构110皆未被刻蚀，4层导电层111与4层绝缘层112密集地交错叠层。
在图3A中，更提供光刻胶层810。光刻胶层810覆盖4层叠层结构110的部分表面。
在图3B中，以光刻胶层810为掩模，刻蚀(etch)叠层结构110。在此次刻蚀中，这些叠层结构110的暴露的部份被刻蚀一层的厚度(Q＝1)。
在图3C中，朝一第一方向DR1削减(trim)光刻胶层810的宽度，以暴露这些叠层结构110的其中2层。
在图3D中，以已削减的光刻胶层810为掩模，刻蚀这些叠层结构110。在此次刻蚀中，这些叠层结构110的暴露的部份被刻蚀1层的厚度。也就是说，第一层及第二层的叠层结构110的一部份被同时刻蚀1层的厚度。
在图3E～3F中，重复前述图3C～3D的削减光刻胶层810及刻蚀这些叠层结构110的步骤，最后更换光刻胶层810后，可形成4个阶层。
在图3A～3F的步骤中，共刻蚀3(即M-1)次叠层结构110。在每次刻蚀中，叠层结构110被刻蚀1层的厚度，且在第1次～第2(即M-2)次刻蚀叠层结构110后，皆削减(trim)光刻胶层810的宽度一次，本实施例的M为4，Q为1。
图4A～4D绘示一实施例的光刻胶层在刻蚀及削减过程中的变化示意图。本实施例中与前述实施例相同或相似的元件是沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。
如图4A～4B所示，在刻蚀叠层结构110过程中，光刻胶层910将会被消耗厚度h1(约500埃)。如图4B～4C所示，在削减光刻胶层910的宽度tx过程中，光刻胶层910将会被消耗厚度t1(约4000埃)。所以上述制造过程必须考虑到光刻胶层910在刻蚀及削减过程的消耗量。
并且，由于光刻胶层910的削减刻蚀为均向性(isotropic)，因此消耗的宽度至少是双向(bi-directional)的。如图4D所示，即使预定制作的阶梯构造是位于X1方向，但于X2、Y1和Y2方向都会形成阶梯构造。
图5A～5B及图6A～6U绘示又一实施例的三维叠层半导体装置的制造方法的流程图。本实施例中与前述实施例相同或相似的元件是沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。
图5A～5B是用以说明后续图6A～6U的上视图所表示的剖面高度特征。图5A是为一叠层结构的上视图，图5B绘示沿图5A的剖面线5B-5B′的剖面示意图。图5A中，各个子区域中所标示的数字表示该子区域的叠层结构110的层数，均以叠层结构110的导电层111为该子区域的上表面，且如图5A～5B所示，掩模PR覆盖叠层结构110的部分表面(具有30层和29层叠层结构110的子区域上)，且如图5B所示，叠层结构110的层数由左侧向右侧由30层递减至1层而具有阶梯结构。
如图6A所示，提供叠层结构110。此时，56层叠层结构110皆未被刻蚀。
如图6B所示，提供光刻胶层710。光刻胶层710覆盖56层叠层结构110的部分表面。
一些实施例中，如图6B所示，可亦以设置另一个光刻胶层610于叠层结构110的部分表面上，且光刻胶层610和光刻胶层710相对于中心点(C)是为镜像对称。
如图6C所示，以光刻胶层710为掩模，刻蚀叠层结构110。在此次刻蚀中，这些叠层结构110的暴露的部份被刻蚀一层的厚度(Q＝1)，也就是剩下55层叠层结构110。一些实施例中，如图6C所示，以光刻胶层610为掩模，亦刻蚀这些叠层结构110的1层的厚度。
如图6D所示，削减(trim)光刻胶层710的宽度，以暴露这些叠层结构110的其中2层。实施例中，于预定的接触区域100B中，光刻胶层710的宽度朝向第一方向DR1削减，于预定的虚拟区域100C中，光刻胶层710的宽度朝向第三方向DR3削减，第三方向DR3不同于第一方向DR1。一些实施例中，于削减光刻胶层710的宽度的步骤中，也同时削减光刻胶层610的宽度，光刻胶层610的宽度朝向第一方向DR1的相反方向削减。
如图6E所示，以已削减的光刻胶层710为掩模，刻蚀这些叠层结构110。在此次刻蚀中，这些叠层结构110的暴露的部份被刻蚀1层的厚度。也就是说，第一层及第二层(原本55层和56层的部分)的叠层结构110的一部份被同时刻蚀1层的厚度。
一些实施例中，请参照图6E所示的上视图，以已削减的光刻胶层610为掩模，亦刻蚀这些叠层结构110的1层的厚度。
在图6F～6M中，重复前述图6D～6E的削减光刻胶层710及刻蚀这些叠层结构110的步骤，可形成7个阶层。如图6M所示，削减光刻胶层710及刻蚀这些叠层结构110的步骤是重复直到接触区域100B中的些叠层结构110和虚拟区域100C中的叠层结构110暴露于削减后的光刻胶层710之外。
在图6A～6M的步骤中，共刻蚀6(即M-1)次叠层结构110。在每次刻蚀中，叠层结构110被刻蚀1层的厚度，且在第1次～第5(即M-2)次刻蚀叠层结构110后，皆削减光刻胶层710的宽度一次，本实施例的M为7，Q为1。
接着，如图6N所示，提供第一个掩模PR1(m＝1)，掩模PR1包括多个掩模区域PR1a及多个开口刻蚀区域PR1b。
如图6O所示，更换预定的接触区域100B中的部分导电层及绝缘层。实施例中，此步骤亦更换除了预定的接触区域100B之外未被光刻胶层及掩模所覆盖的部分导电层及绝缘层。进行此第一次刻蚀步骤中(N＝1)，使用第一个掩模PR1刻蚀部分导电层及绝缘层，以产生从一表面层延伸至导电层的一个刻蚀深度，此刻蚀深度等于7层(P＝7)叠层结构110。
接着，如图6P～6Q所示，更换掩模PR1，接着进行第2次刻蚀步骤中(N＝2)，使用第2个掩模PR2刻蚀部分导电层及绝缘层，以产生从一表面层延伸至导电层的另一个刻蚀深度，此刻蚀深度等于14层(2P＝14)叠层结构110。掩模PR2包括多个掩模区域PR2a及多个开口刻蚀区域PR2b。
接着，如图6R～6S所示，更换掩模PR2，接着进行第3次刻蚀步骤中(N＝3)，使用第3个掩模PR3刻蚀部分导电层及绝缘层，以产生从一表面层延伸至导电层的另一个刻蚀深度，此刻蚀深度等于28层(4P＝28)叠层结构110。掩模PR3包括掩模区域PR3a及开口刻蚀区域PR3b。如图6N～6S所示，实施例中，3个掩模PR1、PR2和PR3(N＝3)均邻接于光刻胶层710。
接着，如图6T所示，更换光刻胶层及掩模。至此，经由使用3(N＝3)个刻蚀掩模的组合而在接触区域中的导电层和绝缘层中产生出8(O＝8)种不同的移除层数(0层、7层、14层、21层、28层、35层、42层和49层)后，搭配采用光刻胶层所形成的7个阶层，共有56个着陆区域分别形成于接触区域中的这些不同导电层上，且这些着陆区域R上方没有叠加导电层，各个刻蚀深度延伸至对应的着陆区域。
如图6T所示，使用N个刻蚀掩模的组合于接触区域100B中产生出的8(O＝8)种移除层数是朝第二方向DR2递增，第一方向DR1不同于第二方向DR2。
接着，请同时参考图2E，可形成介质填充物于56个着陆区域上，形成56个接触开口贯穿介质填充物，各接触开口连接至对应的各着陆区域，然后以一导电材料填充这些接触开口，以形成56个中间连接件(未绘示于图中)(P×O＝7×8＝56)。实施例中，中间连接件沿着第一方向DR1和第二方向DR2阵列式排列，第一方向DR1实质上垂直于第二方向DR2。
如图6U所示，设置至少一字线译码器120，字线译码器120连接至阵列区域100A，且字线译码器120和虚拟区域100C分别位于阵列区域100A的相邻两侧。
实施例中，如图6A～6U所示，采用光刻胶层进行削减(trim)技术的刻蚀方向为第一方向DR1，而使用N个刻蚀掩模的组合产生出多种移除层数的刻蚀方向为第二方向DR2，此两方向彼此垂直，因此可以最小化虚拟区域100C的面积，而可以降低工艺成本。
图7A～7T绘示再一实施例的三维叠层半导体装置的制造方法的流程图。本实施例中与前述实施例相同或相似的元件是沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。需注意的是，本实施例仅绘示接触区域中的叠层结构110。
如图7A所示，提供叠层结构110。此时，56层叠层结构110皆未被刻蚀。
如图7B所示，提供光刻胶层710。光刻胶层710覆盖56层叠层结构110的部分表面。
如图7C所示，以光刻胶层710为掩模，刻蚀叠层结构110。在此次刻蚀中，这些叠层结构110的暴露的部份被刻蚀8层的厚度(Q＝8)，也就是剩下48层叠层结构110。
如图7D所示，削减(trim)光刻胶层710的宽度，以暴露这些叠层结构110的其中2层(第48层和第56层)。实施例中，于预定的接触区域中，光刻胶层710的宽度朝向第一方向DR1削减。事实上，光刻胶层910的削减刻蚀为均向性(isotropic)，因此于预定的虚拟区域中(未绘示)，光刻胶层710的宽度朝向第三方向DR3削减。
如图7E所示，以已削减的光刻胶层710为掩模，刻蚀这些叠层结构110。在此次刻蚀中，这些叠层结构110的暴露的部份被刻蚀8层的厚度。也就是说，第一层及第二层(原本48层和56层的部分)的叠层结构110的一部份被同时刻蚀8层的厚度。
在图7F～7M中，重复前述图7D～7E的削减光刻胶层710及刻蚀这些叠层结构110的步骤，可形成7个阶层。如图7M所示，削减光刻胶层710及刻蚀这些叠层结构110的步骤是重复直到接触区域中的些叠层结构110暴露于削减后的光刻胶层710之外。
在图7A～7M的步骤中，共刻蚀6(即M-1)次叠层结构110。在每次刻蚀中，叠层结构110被刻蚀8层的厚度，且在第1次～第5(即M-2)次刻蚀叠层结构110后，皆削减光刻胶层710的宽度一次，本实施例的M为7，Q为8。
接着，如图7N所示，提供第一个掩模PR1(m＝1)，掩模PR1包括多个掩模区域PR1a及多个开口刻蚀区域PR1b。
如图7O所示，更换预定的接触区域中的部分导电层111及绝缘层112。进行此第一次刻蚀步骤中(N＝1)，使用第一个掩模PR1刻蚀部分导电层及绝缘层，以产生从一表面层延伸至导电层的一个刻蚀深度，此刻蚀深度等于1层(P＝1)叠层结构110。
接着，如图7P～7Q所示，更换掩模PR1，接着进行第2次刻蚀步骤中(N＝2)，使用第2个掩模PR2刻蚀部分导电层及绝缘层，以产生从一表面层延伸至导电层的另一个刻蚀深度，此刻蚀深度等于2层(2P＝2)叠层结构110。掩模PR2包括多个掩模区域PR2a及多个开口刻蚀区域PR2b。
接着，如图7R～7S所示，更换掩模PR2，接着进行第3次刻蚀步骤中(N＝3)，使用第3个掩模PR3刻蚀部分导电层及绝缘层，以产生从一表面层延伸至导电层的另一个刻蚀深度，此刻蚀深度等于4层(4P＝4)叠层结构110。掩模PR3包括多个掩模区域PR3a及多个开口刻蚀区域PR3b。
接着，如图7T所示，更换光刻胶层及掩模。至此，经由使用3(N＝3)个刻蚀掩模的组合而在接触区域中的导电层和绝缘层中产生出8(O＝8)种不同的移除层数(0层、1层、2层、3层、4层、5层、6层和7层)后，搭配采用光刻胶层所形成的7个阶层，共有56个着陆区域分别形成于接触区域中的这些不同导电层上，且这些着陆区域上方没有叠加导电层，各个刻蚀深度延伸至对应的着陆区域。
如图7T所示，使用N个刻蚀掩模的组合于接触区域100B中产生出的8(O＝8)种移除层数是朝第二方向DR2递增，本实施例中，第一方向DR1等于第二方向DR2。
接着，类似于前述的实施例，可形成中间连接件于各个导电层的着陆区域上，而借此形成本发明的三维叠层半导体装置。
综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本领域技术人员在不脱离本发明的精神和范围内，当可作各种的修改与变化。因此，本发明的保护范围当视随附的权利要求书所界定的为准。

Claims (9)

1.一种三维叠层半导体装置的制造方法，其特征在于，该三维叠层半导体装置包括多层叠层结构并具有一阵列区域和一接触区域，各该叠层结构包括一导电层及一绝缘层，这些导电层及这些绝缘层交错叠层，该方法用以在一接触区域中形成多个中间连接件(interlayer connector)，各该中间连接件连接至对应的各该导电层，该方法包括：
使用N个刻蚀掩模的组合以于该接触区域中的这些导电层和这些绝缘层中产生出O种不同的移除层数，以形成多个着陆区域(landing area)于该接触区域中的这些导电层上，这些着陆区域上方没有叠加这些导电层，各该掩模包括多个掩模区域及多个开口刻蚀区域，N为大于或等于2的整数，O为大于2的整数，2N-1＜O≤2N，m为用于这些掩模的一序列号码，以使其中的一掩模的m等于1，另一掩模的m等于2，直到m等于N；以及
更换该接触区域中的部分这些导电层及这些绝缘层，包括：以所选择的顺序使用这些掩模刻蚀该接触区域中的部分这些导电层及这些绝缘层N次，以产生从一表面层延伸至这些导电层的多个刻蚀深度，各该刻蚀深度延伸至对应的该着陆区域，其中，
m＝1时，对应的该刻蚀深度是等于1P层该叠层结构；及
m＝2时，对应的该刻蚀深度是等于2P层该叠层结构，其中P为大于或等于1的整数。
2.根据权利要求1所述的三维叠层半导体装置的制造方法，其特征在于，m大于或等于3时，对应的该刻蚀深度是等于nP层该叠层结构，n为大于或等于3的整数，且n包括不等于2m-1的整数，且n小于或等于2N-1。
3.根据权利要求1所述的三维叠层半导体装置的制造方法，其特征在于，使用N个刻蚀掩模的组合以于该接触区域中的这些导电层和这些绝缘层中产生出O种不同的移除层数之前，更包括：
提供一光刻胶层，该光刻胶层覆盖该阵列区域和该接触区域中的这些叠层结构的部分表面；以及
以该光刻胶层为掩模刻蚀这些叠层结构，并削减(trim)该光刻胶层的宽度，直到该接触区域中的这些叠层结构暴露于削减后的该光刻胶层之外，其中该光刻胶层于该接触区域中是朝一第一方向削减宽度。
4.根据权利要求3所述的三维叠层半导体装置的制造方法，其特征在于，这些中间连接件的数目是为P×O个。
5.根据权利要求3所述的三维叠层半导体装置的制造方法，其特征在于，使用N个刻蚀掩模的组合于该接触区域中产生出的O种移除层数是朝一第二方向递增，该第一方向不同于该第二方向。
6.根据权利要求3所述的三维叠层半导体装置的制造方法，其特征在于，以该光刻胶层为掩模刻蚀这些叠层结构包括：
以该光刻胶层为掩模，刻蚀M-1次这些叠层结构，在此步骤的每次刻蚀中，这些叠层结构被刻蚀1个Q层的厚度，且在第1次～第M-2次刻蚀这些叠层结构后，皆削减(trim)该光刻胶层的宽度一次，M为大于或等于3的整数，Q为大于或等于1的整数。
7.根据权利要求3所述的三维叠层半导体装置的制造方法，其特征在于，该N个掩模均邻接于该光刻胶层。
8.一种三维叠层半导体装置，其特征在于，包括：
多层叠层结构，各该叠层结构包括一导电层及一绝缘层，这些导电层及这些绝缘层交错叠层，其中这些叠层结构是形成该三维叠层半导体装置的一阵列区域、一接触区域和一虚拟区域，该虚拟区域邻接该阵列区域和该接触区域，且该虚拟区域位于该阵列区域和该接触区域的一侧；以及
多个中间连接件，形成于该接触区域中，各该中间连接件连接至对应的各该导电层；
该虚拟区域中的阶梯高度小于该接触区域中的阶梯高度，该阵列区域和该接触区域之间具有一高度差，该高度差于该阵列区域和该接触区域的接口处沿着远离该虚拟区域的方向递减。
9.根据权利要求8所述的三维叠层半导体装置，其特征在于，该高度差是以P层该叠层结构为单位递减，P为大于或等于1的整数。
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