KR20210142914A - 3차원 반도체 메모리 장치 - Google Patents

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Abstract

3차원 반도체 메모리 장치에 관한 기술이다. 본 실시예의 반도체 메모리 장치는 절연층 및 도전층이 교대로 복수 회 적층된 적층 구조물, 및 상기 적층 구조물을 메모리 블록 단위로 분리하는 슬릿 구조체를 포함한다. 하나의 메모리 블록을 한정하는 상기 슬릿 구조체의 일부분은 슬릿 영역 및 브릿지 영역을 포함하는 데쉬(dash) 형태로 구성된다.

Description

3차원 반도체 메모리 장치{3 Dimensional Semiconductor Memory Device}
본 발명은 3차원 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는, 비휘발성 메모리 장치의 블록들을 구분하기 위한 슬릿(slit) 구조체에 관한 것이다.
우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 메모리 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다.
종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초 고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고 있지만 여전히 제한적이다. 이러한 한계를 극복하기 위하여, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 집적 밀도를 높이고자, 3차원 반도체 메모리 장치들의 적층 회수가 증가되고 있다. 이에 따라, 메모리 장치의 블록들을 구분하는 슬릿 형성시, 높은 어스펙트 비로 인해 블록 구조물의 형태가 변경될 수 있다.
본 발명의 실시예들은 메모리 블록의 형상을 보존할 수 있는 3차원 메모리 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 절연층 및 도전층이 교대로 복수 회 적층된 적층 구조물; 및 상기 적층 구조물을 메모리 블록 단위로 분리하는 슬릿 구조체를 포함하며, 하나의 메모리 블록을 한정하는 상기 슬릿 구조체의 일부분은 슬릿 영역 및 브릿지 영역을 포함하는 데쉬(dash) 형태로 구성된다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 라인 구조체를 각각 포함하며 슬릿 구조체에 의해 복수 개로 구분되는 복수의 메모리 블록을 포함하는 반도체 메모리 장치로서, 상기 메모리 블록의 상기 라인 구조체는 인접하는 다른 메모리 블록들 중 선택되는 하나의 라인 구조체와 적어도 하나의 브릿지 영역에 의해 전기적으로 연결된다.
상기 메모리 블록은 셀 어레이 영역 및 상기 셀 어레이 영역 양측에 위치하며 전기적 신호 라인과 콘택되는 복수의 콘택 영역을 포함하는 슬리밍 영역을 포함할 수 있다.
상기 브릿지 영역은 상기 셀 어레이 및 상기 슬리밍 영역에 각각 형성되거나, 혹은 상기 슬리밍 영역에만 형성될 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 장치는 복수의 메모리 블록을 구분하는 슬릿 구조체로서, 상기 슬릿 구조체는 제 1 방향으로 평행하게 연장되며 교대로 배열되는 복수의 제 1 및 제 2 슬릿부, 및 상기 제 1 방향과 직교하는 방향으로 상호 평행하게 연장되며 상기 제 1 및 제 2 슬릿부들의 단부를 각각 연결하는 제 3 및 제 4 슬릿부를 포함하고, 상기 제 1 슬릿부는 전체가 슬릿 영역으로 구성되고, 상기 제 2 슬릿부는 상기 슬릿 영역 및 적어도 하나의 브릿지 영역을 포함하는 데쉬 형태로 구성된다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 셀 어레이 영역 및 복수의 콘택 영역을 포함하는 슬리밍 영역을 포함하는 메모리 블록; 및
상기 메모리 블록을 구획하는 슬릿 구조체를 포함하며, 상기 슬리밍 영역은 제 1 방향 및 상기 제 1 방향과 수직인 제 2 방향을 따라 상기 복수의 콘택 영역이 단차지도록 배열되어, 상기 제 2 방향에 대해 높은 단차 영역 및 낮은 단차 영역으로 구분되고, 상기 슬릿 구조체는 상기 높은 단차 영역을 포함하는 부분을 구획하는 제 1 슬릿부, 및 상기 낮은 단차 영역을 포함하는 부분을 구획하는 상기 슬릿 영역 및 브릿지 영역을 포함하는 제 2 슬릿부를 포함한다.
본 발명에 의하면, 메모리 블록을 한정하는 슬릿 구조체의 형상을 다양하게 변경하여, 메모리 블록의 선폭을 부분적으로 변경시킨다. 이에 따라, 메모리 블록의 벤딩 현상을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 블록의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 반도체 메모리 장치의 개략적인 평면도이다.
도 4는 본 발명의 일 실시예에 따른 슬리밍 영역의 워드 라인 배열을 보여주는 개략적인 사시도이다.
도 5는 도 4의 V-V'선을 따라 절단한 단면도이다.
도 6은 본 발명의 실시예에 따른 제 1 단차 영역에 위치하는 z 방향으로 이웃하는 워드 라인들을 보여주는 사시도이다.
도 7은 본 발명의 다른 실시예에 따른 슬리밍 영역의 제 1 라인 구조체를 보여주는 사시도이다.
도 8은 도 7의 VII-VII'선을 따라 절단한 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 슬리밍 영역의 제 1 라인 구조체를 보여주는 사시도이다.
도 10은 도 9의 Ⅸ-Ⅸ'선을 따라 절단한 단면도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 복수의 메모리 블록을 보여주는 개략적인 평면도이다.
도 12는 본 발명의 일 실시예에 따른　메모리　블록을　한정하는　슬릿　구조체를　보여주는　평면도이다．
도 13a 및 도 13b는 본 발명의 일 실시예에 따른 메모리 블록의 셀 어레이 영역을 구분하는 슬릿 구조체를 보여주는 개략적인 평면도이다.
도 14a는 도 13a의 셀 어레이 영역을 보여주는 반도체 메모리 장치의 사시도이다.
도 14b는 도 13b의 셀 어레이 영역을 보여주는 반도체 메모리 장치의 사시도이다.
도 15는 본 발명의 일 실시예에 따른 메모리 블록의 슬리밍 영역을 구분하는 슬릿 구조체를 보여주는 개략적인 평면도이다.
도 16은 도 15의 슬리밍 영역을 보여주는 반도체 메모리 장치의 사시도이다.
도 17은 본 발명의 다른 실시예에 따른 슬리밍 영역을 구분하는 슬릿 구조체를 보여주는 평면도이다.
도 18은 도 17의 복수의 메모리 블록의 슬리밍 영역을 보여주는 개략적인 사시도이다.
도 19는 본 발명의 일 실시예에 따른 복수의 메모리 블록을 보여주는 평면도이다.
도 20은 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블럭도이다.
도 21은 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블럭도이다.
도 22는 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 23은 본 발명의 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 (100)는 메모리 셀 어레이(110), 로우 디코더(120), 페이지 버퍼 회로(130) 및 주변 회로(140)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKn)을 포함할 수 있다. 메모리 블록들(BLK1~BLKn)은 도면에 도시되지는 않았지만, 복수의 메모리 셀들(도시되지 않음)을 포함할 수 있다. 상기 메모리 셀은 워드 라인 및 비트 라인에 의해서 억세스(access)될 수 있다. 상기 메모리 셀은 예를 들어, 공급되는 전원이 차단되더라도 저장된 데이터를 유지하는 비휘발성 메모리 셀일 수도 있다. 하지만, 상기 메모리 셀은 비휘발성 메모리 셀에 한정되는 것만은 아니다.
또한, 이하, 비휘발성 메모리 장치는 수직형 낸드 플래시 장치에 대해 예를 들어 설명할 것이다. 하지만, 본 발명의 기술적 사상은 이에 한정되지 않는 것은 아니다.
상기 메모리 셀 어레이(110)는 복수의 메모리 셀들을 한정하기 위하여 복수의 제 1 라인 구조체(L1) 및 복수의 제 2 라인 구조체(L2)를 포함할 수 있다. 상기 제 1 라인 구조체(L1)는 상기 워드 라인을 포함할 수 있고, 상기 제 2 라인 구조체(L2)는 상기 제 1 라인 구조체(L1)과 교차하면서 상기 비트 라인을 포함할 수 있다. 본 실시예에서, 각각의 메모리 블록들(BLK1~BLKn)은 하나의 제 1 라인 구조체(L1)를 포함하도록 구획될 수 있다.
제 1 라인 구조체(L1)는 상기 로우 디코더(120)쪽으로 연장되어, 상기 로우 디코더(120)와 전기적으로 연결될 수 있다. 각각의 제 1 라인 구조체(L1)는 예를 들어, 적어도 하나의 드레인 선택 라인, 복수의 워드 라인들 및 적어도 하나의 소스 선택 라인을 포함할 수 있다. 예를 들어, 하나의 제 1 라인 구조체(L1)는 하나의 메모리 블록(BLK)을 구성할 수 있다. 로우 디코더(120)는 어드레스 정보에 따라서 메모리 셀 어레이(110)의 메모리 블록들(BLK1-BLKn)의 하나를 선택할 수 있다. 로우 디코더(120)는 제 1 라인 구조체(L1)를 통해 선택된 메모리 블록에 동작 전압(Vop)을 전달할 수 있다. 상기 동작 전압(Vop)은 예를 들어, 프로그램 전압(program voltage), 패스 전압(pass voltage), 및 리드 전압(read voltage)를 포함할 수 있다. 상기 동작 전압(Vop)은 주변 회로(140)로부터 제공받을 수 있다. 도면에 도시되지는 않았지만, 선택된 메모리 블록(BLK1~BLKn)에 상기 동작 전압(Vop)을 선택적으로 제공하기 위하여, 상기 로우 디코더(120)는 패스 스위치 소자(도시되지 않음)를 포함할 수 있다.
상기 페이지 버퍼 회로(130)는 제 2 라인 구조체(L2)와 전기적으로 연결될 수 있다. 상기 페이지 버퍼 회로(130)는 상기 제 2 라인 구조체(L2) 각각과 연결되는 복수의 페이지 버퍼(PB)를 포함할 수 있다. 페이지 버퍼 회로(130)는 주변 회로(140)로부터 페이지 버퍼 제어신호(PB_C)을 수신할 수 있다. 또한, 페이지 버퍼 회로(130)와 주변 회로(140)는 데이터(DATA)를 상호 송수신할 수 있다.
페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)에 연결된 제 2 라인 구조체(L2), 즉, 비트 라인을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)의 비트 라인의 전압 레벨을 감지하여 상기 메모리 셀에 저장된 데이터를 검출할 수 있다. 또한, 상기 페이지 버퍼 회로(130)는 상기 검출된 데이터를 상기 주변 회로(140)로 전송할 수 있다. 상기 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C) 및 상기 데이터(DATA)에 근거하여, 상기 비트 라인에 상기 데이터에 대응되는 전압을 인가하므로써, 프로그램을 수행할 수 있다. 페이지 버퍼 회로(130)는 상기 로우 디코더(120)에 의해 활성화되는 워드 라인과 연결된 메모리 셀에 데이터를 프로그램하거나, 상기 메모리 셀의 데이터를 리드할 수 있다.
상기 주변 회로(140)는 반도체 메모리 장치(100)의 외부(예를 들어, 콘트롤러)로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)을 수신할 수 있다. 또한, 상기 주변 회로(140)는 반도체 메모리 장치(100)의 외부의 장치, 예컨대 메모리 컨트롤러와 데이터(DATA)를 송, 수신할 수 있다. 주변 회로(140)는 커맨드 신호(CMD), 어드레스 신호(ADD), 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)의 선택된 메모리 셀에 데이터(DATA)를 프로그램하거나, 상기 메모리 셀의 데이터를 리드하기 위한 신호들, 예컨대 로우 어드레스(X-add) 및 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(140)는 반도체 메모리 장치(100)에서 요구되는 다양한 전압, 예를 들어, 동작 전압(Vop)들을 생성할 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 블록의 등가 회로도이다.
도 2를 참조하면, 메모리 블록(BLKi)은 복수의 제 2 라인 구조체(L2), 즉 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
평행하게 연장되는 복수의 제 2 라인 구조체(L2)는 도면의 y 방향으로 연장될 수 있다. 각각의 제 2 라인 구조체(L2)과 공통 소스 라인(CSL) 사이에 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다.
각각의 셀 스트링들(CSTR)은 제 2 라인 구조체(L2) 즉, 비트 라인(BL)에 연결된 드레인 선택 트랜지스터(DST), 공통 소스 라인(CSL)에 연결된 소스 선택 트랜지스터(SST), 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 드레인 선택 트랜지스터(DST), 메모리 셀들(MC) 및 소스 선택 트랜지스터(SST)는 도면의 z 방향을 따라 직렬 연결될 수 있다.
상기 제 2 라인 구조체(L2)와 상기 공통 소스 라인(CSL) 사이에, 도면의 x 방향을 따라 연장되는 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 소스 선택 라인(SSL)이 상기 z 방향을 따라 적층될 수 있다. 드레인 선택 라인들(DSL)은 각각 대응하는 드레인 선택 트랜지스터들(DST)의 게이트에 연결될 수 있다. 워드 라인들(WL)은 각각 대응하는 메모리 셀들(MC)의 게이트에 연결될 수 있다. 소스 선택 라인(SSL)은 소스 선택 트랜지스터들(SST)의 게이트에 연결될 수 있다.
도 3은 본 발명의 일 실시예에 반도체 메모리 장치의 개략적인 평면도이다.
도 3을 참조하면, 반도체 기판(도시되지 않음) 상에 4개의 메모리 셀 어레이(110-1 내지 110-4)가 도면의 x 방향 및 y 방향을 따라 매트릭스 형태로 배열될 수 있다. 상기 메모리 셀 어레이(110-1 내지 110-4)는 비휘발성 메모리 장치의 플레인(plane)에 해당할 수 있다.
상기 로우 디코더(120-1 내지 120-4)는 메모리 셀 어레이(110-1 내지 110-4)의 일측 가장자리에 각각 배치될 수 있다. 예를 들어, 로우 디코더(120-1 내지 120-4)는 메모리 셀 어레이(110-1 내지 110-4)의 가장자리 중 y 방향과 평행하는 가장자리에 배치될 수 있다.
상기 페이지 버퍼 회로(130-1 내지 130-4)는 메모리 셀 어레이(110-1 내지 110-4)의 타측 가장자리에 각각 배치될 수 있다. 예를 들어, 페이지 버퍼 회로(130-1 내지 130-4)는 메모리 셀 어레이(110-1 내지 110-4)의 가장자리 중 x 방향과 평행하는 가장자리에 배치될 수 있다.
상기 주변 회로(140)는 메모리 셀 어레이(110-1 내지 110-4) 사이에 분산하여 배치될 수 있다. 도 3에서, 메모리 셀 어레이(110-1 내지 110-4), 로우 디코더(120-1 내지 120-4), 페이지 버퍼 회로(130-1 내지 130-4) 및 주변 회로(140)가 동일 평면에 배치된 것으로 보이지만, 상기 메모리 셀 어레이(110-1 내지 110-4), 로우 디코더(120-1 내지 120-4), 페이지 버퍼 회로(130-1 내지 130-4) 및 주변 회로(140)는 반도체 기판 표면을 기준으로 각기 다른 높이에 위치될 수 있다.
상기 메모리 셀 어레이(110-1 내지 110-4)의 제 1 라인 구조체(L1)는 상기 로우 디코더(120-1 내지 120-4), 보다 자세하게는 상기 로우 디코더(120-1)의 패스 트랜지스터와의 전기적으로 연결되어야 한다. 제 1 라인 구조체(L1)를 구성하는 복수의 도전 라인이 상기 패스 트랜지스터와 효과적으로 연결될 수 있도록, 제 1 라인 구조체(L1)은 슬리밍(slimming) 처리가 필요하다.
예를 들어, 하나의 메모리 블록(BLKi)을 구성하는 제 1 라인 구조체(L1)는 소스 선택 라인(SSL), 복수의 워드 라인들(WL), 및 드레인 선택 라인(DSL)이 적층되어 구성되기 때문에, 적층된 소스 선택 라인(SSL), 복수의 워드 라인들(WL), 및 드레인 선택 라인(DSL)에 상기 패스 트랜지스터로부터 전기적 신호를 공급하기 위하여, 그들의 연장 길이를 달리하는 슬리밍 공정이 진행되고 있다. 이와 같이 전기적 신호를 제공받기 위하여, 소스 선택 라인(SSL), 복수의 워드 라인들(WL), 및 드레인 선택 라인(DSL)의 길이가 조절된 부분을 슬리밍 영역(150)이라 일컬을 것이다.
그런데, 반도체 메모리 장치의 집적도가 높아짐에 따라, 하나의 메모리 블록(BLKi)을 구성하는 메모리 셀의 수가 기하급수적으로 증대되고 있다. 이에 따라, 상기 제 1 라인 구조체(L1)를 구성하는 워드 라인의 수 또한 기하급수적으로 증대되는 추세이다. 이로 인해, 소스 선택 라인(SSL), 워드 라인들(WL), 및 드레인 선택 라인(DSL)의 선폭 전체를 상기 콘택 영역으로 이용하는 일반적인 슬리밍 방식으로는 한정된 슬리밍 영역(150)내에서 모든 도전층의 콘택 영역을 형성하기 어려운 문제가 있다.
현재에는, 제 1 라인 구조체(L1)를 구성하는 모든 도전층의 선폭 중 일부 영역을 콘택 영역으로 이용하는 기술이 제안되었다.
도 4는 본 발명의 일 실시예에 따른 슬리밍 영역의 워드 라인 배열을 보여주는 개략적인 사시도이다. 도 5는 도 4의 V-V'선을 따라 절단한 단면도이다. 도 6은 본 발명의 실시예에 따른 제 1 단차 영역에 위치하는 z 방향으로 이웃하는 워드 라인들을 보여주는 사시도이다.
설명의 편의를 위해 제 1 라인 구조체를 구성하는 도전 라인들 중 복수의 워드 라인(WL1 내지 WL36)을 예를 들어 설명할 것이다. 아울러, 도 4 내지 도 6은 슬릿에 의해 구분된 단위 메모리 블록내의 워드 라인의 배열 구조를 보여준다.
도 4 내지 도 6을 참조하면, 제 1 라인 구조체(L1)를 구성하는 복수의 워드 라인(WL1 내지 WL36)은 도면의 z 방향을 따라 순차적으로 적층될 수 있다. 상기 슬리밍 영역(150)에 위치하는 워드 라인(WL1~WL36)은 로우 디코더(120-1 내지 120-4)와 전기적 콘택을 위하여 길이 및 선폭이 변경되어, 워드 라인 콘택 영역(WC1~WC36)이 형성된다.
예를 들어, 슬리밍 영역(150)에서, 각각의 워드 라인들(WL36~WL1)은 4층 단위로 구분되어, 4층 단위로 동일한 길이를 가지며, 4층 단위로 서로 상이한 선폭(다시 말해, 워드 라인 콘택 영역)을 가질 수 있다.
일 예로서, 제 36 내지 제 33 워드 라인(WL36 내지 WL33)은 각각 동일 길이(예를 들어, 도면의 x 방향)를 가질 수 있다. 이때, 슬리밍 영역(150)에서 상기 제 36 워드 라인(WL36)의 선폭(w)은 전체 선폭의 1/4만큼의 선폭을 갖도록 슬리밍되고, 제 35 워드 라인(WL35)의 선폭은 전체 선폭(w)의 2/4만큼의 선폭을 갖도록 슬리밍되고, 제 34 워드 라인(WL34) 선폭은 전체 선폭의 3/4만큼의 선폭을 갖도록 슬리밍되고, 제 33 워드 라인(WL33)은 본래 선폭을 유지한다. 슬리밍 영역(150)에서, 상부에 위치하는 워드 라인의 선폭 변경에 의해, 하부에 위치되는 워드 라인들은 전체 워드 라인 선폭의 1/4에 해당하는 면적만큼 노출된다. 결과적으로, 실제 워드 라인 콘택 영역(WC36 내지 WC33)은 각각 워드 라인 선폭의 1/4에 해당될 수 있다. 이에 따라, 워드 라인(WL1 내지 WL36)은 도 4의 V-V'선 방향으로 바라보았을 때, 제 1 내지 제 4 단차 영역(r1 내지 r4)으로 구분될 수 있다.
한편, 제 32 내지 제 29 워드 라인(WL32 내지 WL29)은 제 36 내지 제 33 워드 라인(WL36 내지 WL33)보다 "d" 만큼 더 긴 길이를 가질 수 있다. 슬리밍 영역(150)에서, 제 32 내지 제 29 워드 라인(WL32 내지 WL29)는 상기 제 36 내지 제 33 워드 라인(WL36 내지 WL33)과 같은 규칙으로 워드 라인 콘택 영역(WC32 내지 WC33)을 구성할 수 있다. 이하의 워드 라인(WL28 내지 WL1) 및 워드 라인 콘택 영역(WC28 내지 WC1)은 상기한 규칙에 따라 배열될 수 있다. 이에 따라, 적층된 워드 라인들(WL1 내지 WL36)을 포함하는 제 1 라인 구조체(L1)은 슬리밍 영역(150)에서 워드 라인의 선폭 및 길이 방향(예를 들어, 도면의 x 및 y 방향)으로 단차를 갖게 된다.
또한, 본 실시예의 워드 라인 콘택 영역은 다른 방식으로 구성될 수도 있다. 그 일 예로서, 도 7은 본 발명의 다른 실시예에 따른 슬리밍 영역의 제 1 라인 구조체를 보여주는 사시도이고, 도 8은 도 7의 VII-VII'선을 따라 절단한 단면도이다. 특히 도 7은 슬릿(Sx)에 의해 개개의 메모리 블록으로 분리되기 전 인접하는 두 개의 메모리 블록(BLK)의 워드 라인 콘택 영역들(WC1 내지 WC36)을 보여주고 있다. 또한, 도 7 및 도 8에서 자세히 도시되지는 않았지만, 워드 라인 콘택 영역들(WC1 내지 WC36) 사이에는 절연막(도시되지 않음)이 개재되어 있다.
도 7 및 도 8을 참조하면, 상기 제 1 라인 구조체(L1)를 구성하는 워드 라인들(WL1~WL36)은 9층 단위로 구분되어, 길이 및 선폭이 조절될 수 있다.
예를 들어, 상기 제 36 내지 제 28 워드 라인(WL36 내지 WL28)은 슬리밍 영역(150)에서 전체 선폭(w)의 1/4의 선폭을 갖도록 슬리밍된다. 이에 따라, 상기 제 36 내지 제 28 워드 라인(WL36 내지 WL28)은 제 1 단차 영역(r1)에 워드 라인 콘택 영역(WC36 내지 WC 28)이 한정될 수 있다. 이때, 제 1 단차 영역(r1)에서 상기 제 36 내지 제 28 워드 라인(WL36 내지 WL28)은 상부에서 하부로 향할수록 소정 길이(d)만큼 점진적으로 길어지는 길이를 가질 수 있다.
상기 제 27 내지 제 19 워드 라인(WL27 내지 WL19)은 슬리밍 영역(150)에서 전체 선폭(w)의 2/4만큼의 선폭을 갖도록 슬리밍될 수 있다. 이에 따라, 상기 제 27 내지 제 19 워드 라인(WL27 내지 WL19)은 제 2 단차 영역(r2)에 제 27 내지 제 19 워드 라인 콘택 영역(WC27 내지 WC19)이 한정된다. 또한, 슬리밍 영역(150)의 제 1 및 제 2 단차 영역(r1, r2)에서 제 27 내지 제 19 워드 라인(WL27 내지 WL19)은 상부에서 하부로 향할수록 소정 길이(d)만큼 점진적으로 길어지는 길이를 가질 수 있다.
상기 제 18 내지 제 10 워드 라인(WL18 내지 WL10)은 슬리밍 영역(150)에서 전체 선폭의 3/4만큼의 선폭을 갖도록 슬리밍될 수 있다. 이에 따라, 슬리밍 영역(150)의 제 3 단차 영역(r3)에 제 18 내지 제 10 워드 라인 콘택 영역(WC18 내지 WC10)이 한정된다. 또한, 슬리밍 영역(150)의 제 1 내지 제 3 단차 영역(r1, r2, r3)에서, 상기 제 18 내지 제 10 워드 라인(WL18 내지 WL10)은 상부에서 하부로 향할수록 소정 길이(d)만큼 점진적으로 길이지는 길이를 가질 수 있다.
상기 제 9 내지 제 1 워드 라인(WL9 내지 WL1)은 원래의 선폭(w)을 유지한다. 이때, 상기 제 9 내지 제 1 워드 라인(WL9 내지 WL1)은 상부에 위치한 제 10 내지 제 36 워드 라인 콘택 영역(WC10 내지 WC36)에 의해 제 4 단차 영역(r4)에 워드 라인 콘택 영역(WC9 내지 WC1)이 구축될 수 있다. 또한, 슬리밍 영역(150)의 제 1 내지 제 4 단차 영역(r1, r2, r3, r4)에서, 상기 제 9 내지 제 1 워드 라인(WL9 내지 WL1)은 상부에서 하부로 향할수록 소정 길이(d)만큼 점진적으로 길어지는 길이를 가질 수 있다. 한정된다.
이와 같은 구조 역시, 제 1 라인 구조체(L1) 의 제 1 내지 제 4 단차 영역(r1 내지 r4) 사이에 보다 단차가 발생될 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 슬리밍 영역의 제 1 라인 구조체를 보여주는 사시도이고, 도 10은 도 9의 Ⅸ-Ⅸ'선을 따라 절단한 단면도이다. 도 9 역시 슬릿(Sx)에 의해 개개의 메모리 블록으로 분리되기 이전 인접하는 두 개의 메모리 블록(BLK)의 워드 라인 콘택 영역들(WC1 내지 WC20)을 보여주고 있다.
도 9 및 도 10을 참조하면, 상기 도 7 및 도 8과 마찬가지로, 복수의 층 단위로 선폭 및 길이를 조절할 수 있다. 다만, 본 실시예의 경우, 2개의 단차 영역(r1, r2)을 갖도록 워드 라인 콘택 영역(WC20 내지 WC1)이 구성될 수 있다.
이와 같은 슬리밍 영역의 구조의 형성 방법에 대해 US 2020/0020714호에 자세히 기재되어 있으며, 그것의 전체가 본 발명의 레퍼런스로서 통합될 것이다. 또한, 본 실시예에서 제 1 라인 구조체(L1)의 슬리밍 구조는 상술된 실시예들에 제한되지 않는다.
도 11은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 복수의 메모리 블록을 보여주는 개략적인 평면도이다.
도 11을 참조하면, 제 1 라인 구조체(L1)를 구성하는 소스 선택 라인(SSL), 복수의 워드 라인들(WL), 및 드레인 선택 라인(DSL)은 층 형태로 형성되었다가, 슬릿(S)에 메모리 블록(BLK)의 형태로 분할될 수 있다. 엄밀히 말해, 상기 슬릿(S)은 제 1 라인 구조체(L1)를 구성하는 도전층(도시되지 않음)을 분리한다기 보다, 제 1 라인 구조체(L1)를 제작하기 위한 희생층을 분리하는 것이다. 즉, 교대로 적층된 희생층들 및 절연층들은 슬릿(S)에 의해 메모리 블록(BLK)의 형태로 분리된다. 다음, 상기 희생층들을 공지의 방식으로 제거한 다음, 상기 희생층이 제거된 공간에 도전층을 충전시켜 메모리 블록(BLK)을 구성하는 제 1 라인 구조체(L1)를 형성한다. 본 실시예에서 "슬릿(S)에 의해 제 1 라인 구조체(L1)가 한정한다"는 것은 상기한 일련의 공정을 포함하는 의미로 해석될 수 있다.
메모리 블록(BLK)은 셀 영역(CA) 및 슬리밍 영역(150)으로 구분될 수 있다. 슬리밍 영역(150)은 셀 영역(CA)과 로우 디코더(120) 사이에 위치될 수 있으며, 슬리밍 영역(150)은 도 4 내지 도 10에 도시된 바와 같이, ｘ방향으로　계단 형태의단차를　가지면서　동시에　ｙ방향으로도　단차　영역(r1,r2,r3,r4)을 구비할　수　있다．　또한, 슬리밍 영역(150)의 단차 영역(r1,r2,r3,r4)은　제작의 편의를 위해, 도 7 및 도 9에 도시된 바와 같이 인접하는 메모리 블록(BLK)의 단차　영역(r1,r2,r3,r4) 과　대칭적으로　배열되는　것이　제조 공정상 유리하다． 그러므로，　인접하는　메모리　블록（ＢＬＫ）의　슬리밍　영역(150) 들은　상대적으로　낮은　단차　영역(r4)이　상호　마주할　수도　있고，　혹은　상대적으로　높은　단차　영역(r1)이 상호 마주할 수도 있다.
이로　인해，　ｘ방향으로　연장되는　슬릿（Ｓ）은　슬리밍　영역(150)에서　서로　다른　높이를　갖게　된다．　예를　들어, 상대적으로　낮은　단차　영역（ｒ４）을　분리하는　슬릿（S1, 이하 제 1 슬릿）은　상대적으로　낮은　높이를　갖는데　반해，　상대적으로　높은　단차　영역（ｒ１）을　분리하는　슬릿（S2, 이하 제 2 슬릿）은　상대적으로　큰　높이를　가질　수　있다．　이와　같은　슬리밍　영역（１５０）의　제　１　및　제　２　슬릿（Ｓ１，Ｓ２）의　높이（혹은　깊이）　차이로　인해，　제　１　슬릿（Ｓ１）이　메모리　블록（ＢＬＫ）측으로　편향되는　문제점이　발생될　수　있다． 이는　슬리밍　영역（１５０）의　무게　중심이 상대적으로 높은 단차를 갖는 부분, 예를 들어 제 1 단차 영역(r1)쪽으로 편향되기　때문이다．　즉， 상기　슬리밍　영역（１５０）에서　슬릿(S1,S2) 의　구조적인　차이로　인해，　메모리 블록(BLK)의 벤딩(bending) 현상이 발생된다. 도　５，　도　８　및 도 10에 도시된　바와　같이, "B"는 메모리 블록(BLK)의 벤딩 포스(bending force)를 지시한다. 이와 같은 메모리 블록(BLK)의 벤딩　현상으로　인해，　 슬릿(S1, S2)의 크기가 불균일해질 수 있다． 상기 슬릿(S1,S2) 사이즈의 불균일은 이후 슬릿(S1,S2)내에 갭필　물질을　충진시켜　슬릿　구조체를　형성하였을　때， 슬릿 구조체의　불균일은 물론, 그　내부에　형성되는 씨임(seam)　사이즈　역시 불균일해져서, 비휘발성 메모리 장치의 전기적 특성을 열화시킬 수 있다.
본 실시예는 메모리 블록(BLK)의 벤딩 현상으로 인한 슬릿 선폭의 불균일성을 해소할 수 있도록, 슬릿의 형태 나아가, 메모리 블록의 형태를 변경할 것이다.
도 12는 본 발명의 일 실시예에 따른　메모리　블록을　한정하는　슬릿　구조체를　보여주는　평면도이다．
도 12를 참조하면, 메모리 블록(BLK)을 한정하는 슬릿 구조체(Sa) 중 일부분은 데쉬(dash) 형태로 구성될 수 있다.
일 예로서, 본 실시예의 슬릿 구조체(Sa)는 도면의 x 방향(예를 들어, 워드 라인 연장 방향)을 따라 평행하게 연장되는 제 1 및 제 2 슬릿부(Sx1, Sx2), 및 도면의 y 방향(예를 들어, 비트 라인 연장 방향)을 따라 평행하게 연장되는　제 3 및 제 4 슬릿부(Sy1, Sy2)를 포함할 수 있다. 일예로, 상기 제 1 및 제 2 슬릿부(Sx1, Sx2)는 메모리 블록(BLK)의 선폭(w) 만큼의 간격으로 이격될 수 있다. 제 3 및 제 4 슬릿부(Sy1,Sy2)는 제 1 라인 구조체(L1)의 길이만큼의 간격으로 이격될 수 있다.
예를 들어, 제 1 슬릿부(Sx1)는 솔리드(solid) 형태로 구성되고, 제 2 슬릿부(Sx2)는 슬릿 영역(SR) 및 브릿지 영역(BR)을 포함하는 데쉬(dash) 형태로 구성될 수 있다. 상기슬릿 영역(SR)은 메모리 블록(BLK)간을 구분하기 위한 일종의 공간(space)일 수 있다. 상기 슬릿 영역(SR)의 길이(또는 크기)는 상기 메모리 블록(BLK)을 구성하는 희생층들을 모두 제거할 만큼의 식각제를 공급할 수 있는 크기일 수 있다. 　
상술한 바와 같이, 제 1 라인 구조체(L1)를 구성하는 소스 선택 라인, 워드 라인들 및 드레인 선택 라인은 희생층에 의해 그것들의 형성 위치가 한정된다. 상기 희생층은 상기　슬릿　영역(SR) 의 측벽을 통해 유입되는 식각제에 의해 제거되기 때문에, 상기 슬릿 영역(SR)은 희생층의 제거를 고려하여 그 크기가 결정될 수 있다. 이에 따라, 상기 브릿지 영역(BR)은 슬릿 영역(SR)의 길이 변화에 따라 그 길이(또는 크기)가 설정될 수 있다. 한편, 상기 솔리드 형태의 제 1 슬릿부(Sx2)는 브릿지 영역(BR) 없이 슬릿 영역(SR)만으로 구성된 구조이다.
또한，　본　실시예에서，　상기　슬릿　영역（ＳＲ）은　제　１　라인　구조체（Ｌ１）을　형성하기　전에는　일종의　빈　공간으로 해석되지만, 제　１　라인　구조체（Ｌ１）가　완전히　형성된　후에는　충전　물질에　의해　매립되는 영역이므로, 슬릿　구조체로서　해석될　것이다． 그러므로, 본원의 전체에 걸쳐, 슬릿, 슬릿 구조체 및 슬릿 영역은 해당 상황에 맞게 공간 또는 구조물로 해석될 것이다.
또한, 상기 제 3 및 제 4 슬릿부(Sy1, Sy2)는 슬리밍 영역(150)과 로우 디코더(120)간을 구분할 수 있다. 상기 제 2 슬릿부(Sy1, Sy2)는 브리지 영역(BR)없이 모두 솔리드 영역으로　구성될　수　있다．　
본 실시예에서 메모리 블록(BLK)은 상술한 바와 같이, 셀 어레이 영역(CA) 및 슬리밍 영역(150)으로 구분될 수 있고, 상기 데쉬형 제 1 슬릿부(Sx1)는 셀 어레이 영역(CA) 및 슬리밍 영역(150) 모두에 걸쳐 형성되거나, 혹은 셀 어레이 영역(CA) 및 슬리밍 영역(150)중 적어도 한 부분에 설치될 수도 있다.
도 13a 및 도 13b는 본 발명의 일 실시예에 따른 메모리 블록의 셀 어레이 영역을 구분하는 슬릿 구조체를 보여주는 개략적인 평면도이다. 도 14a는 도 13a의 셀 어레이 영역을 보여주는 반도체 메모리 장치의 사시도이고, 도 14b는 도 13b의 셀 어레이 영역을 보여주는 반도체 메모리 장치의 사시도이다.
도 13a 및 도 13b를 참조하면, 메모리 블록(BLK)을 구성하는 셀 어레이 영역(CA)는 복수의 채널 플러그(CH) 및 복수의 지지대(도시되지 않음)가 일정한 규칙을 가지고 배열될 수 있다.
상기 복수의 채널 플러그(CH)는 채널층(도시되지 않음) 및 게이트 절연층(도시되지 않음)을 포함할 수 있다. 상기 채널층은 폴리실리콘막 또는 단결정 실리콘막으로 형성될 수 있다. 상기 채널층의 적어도 일부분에 도전형 불순물이 도핑될 수 있다. 상기 채널층은 메모리 블록 구조물을 기판에 대해 수직하는 방향으로 관통하도록 필라 형태로 구성될 수 있다. 또는 상기 채널층은 상기 기판에 대해 수직하는 방향으로 관통하도록 오픈된 튜브 형상을 가질 수도 있다.
상기 게이트 절연층은 상기 채널 플러그의 외벽을 감싸도록 형성될 수 있다. 게이트 절연층은 예를 들어 터널 절연막, 전하 저장막 및 블록킹막으로 된 적층막을 포함할 수 있다. 상기 게이트 절연층은 상기 채널 플러그와 상기 제 1 라인 구조체(L1)를 구성하는 각 도전층 사이에 위치될 수 있다.
상기 복수의 지지대(도시되지 않음)는 상기 채널 플러그(CH) 사이에 위치되어, 상기 메모리 블록(BLK)을 고정하는 역할을 할 수 있다.
이와 같은 셀 어레이 영역(CA)은 슬릿 구조체(Sb)에 의해 복수의 메모리 블록(BLK)으로 구분될 수 있다. 본 실시예의 슬릿 구조체(Sb)는 도면의 x 방향으로 연장되는 솔리드형 제 1 슬릿부(Sx1) 및 데쉬형 제 2 슬릿부(Sx2)를 포함할 수 있다.
일 예로서, 도 13a에 도시된 바와 같이, 제 1 슬릿부(Sx1) 및 제 2 슬릿부(Sx2)가 교대로 배치되어 메모리 블록(BLK)의 셀 어레이 영역(CA)을 한정할 수 있다. 이때, 상기 제 2 슬릿부(Sx2)는 상술한 바와 같이 적어도 하나의 슬릿 영역(SR) 및 적어도 하나의 브릿지 영역(BR)을 포함할 수 있다.
그러므로, 상기 브릿지 영역(BR)은 도 14a에 도시된 바와 같이, 슬릿 영역(SR)과 같이 공간 형태로 구성되지 않으므로, 상기 브릿지 영역(BR)에서 y 방향으로 이웃하는 셀 어레이 영역(CA)의 일부가 전기적으로 연결될 수 있다. 다시 말해, 브릿지 영역(BR)에 의해, 제 1 메모리 블록(BLK1)와 제 2 메모리 블록(BLK2)의 제 1 라인 구조체(L1)가 부분적으로 상호 연결될 수 있다. 이에 따라, 상기 브릿지 영역(BR)에 의해 제 1 및/또는 제 2 메모리 블록(BLK2)의 유효 선폭(EWB)이 원래의 메모리 블록(BLK)의 선폭(w) 보다 2배만큼 확장될 수 있다. 그러므로, 메모리 블록(BLK)의 어스펙트 비가 개선되어, 메모리 블록(BLK)의 벤딩 현상을 방지할 수 있고, 나아가, 균일한 슬릿 구조체(Sb)를 얻을 수 있다.
다른 일 예로서, 도 13b에 도시된 바와 같이, 메모리 블록(BLK)의 셀 어레이 영역(CA)은 솔리드 형의 제 1 슬릿부(Sx1)만으로 한정될 수도 있다.
도 13b와 같이, 셀 어레이 영역(CA)이 솔리드형의 제 1 슬릿부(Sx1)로 구성되는 경우, 도 14b에 도시된 바와 같이, 메모리 블록(BLK1,BLK2)은 브릿지 없이 완벽히 분리될 수 있다. 이에 따라, 셀 어레이 영역(CA)의 유효 선폭(EWB')은 원래의 메모리 블록(BLK1,BLK2)의 선폭(w)을 유지할 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 블록의 슬리밍 영역을 구분하는 슬릿 구조체를 보여주는 개략적인 평면도이다. 도 16은 도 15의 슬리밍 영역을 보여주는 반도체 메모리 장치의 사시도이다.
도 15 및 도 16을 참조하면, 슬리밍 영역(150)은 제 1 라인 구조체(L1)를 구성하는 각 도전 라인에 해당 동작 전압을 공급하기 위해 일정 규칙을 가지고 배열된 복수의 콘택 구조체(CT, 설명의 편의를 위해 도면에 일부의 콘택만 표시하였음)를 포함할 수 있다. 일 예로서, 각각의 콘택 구조체(CT)는 상기 도 4 내지 도 10에 도시된 콘택 영역들(WC1~WC36)과 각각 전기적으로 연결될 수 있다.
슬리밍 영역(150) 역시 개별 메모리 블록(BLK)을 한정하기 위하여 슬릿 구조체(Sc)에 의해 구분될 수 있다. y 방향으로 인접하는 메모리 블록(BLK)의 슬리밍 영역(150)을 메모리 블록 단위로 구분하기 위하여, 솔리드형 제 1 슬릿부(Sx1) 및 데쉬형 제 2 슬릿부(Sx2)가 교대로 배치될 수 있다. 이에 따라, 도 16에 도시된 바와 같이, 제 2 슬릿부(Sx2)에 의해 구분되는 메모리 블록(BLK)의 슬리밍 영역(150)은 부분적으로 브릿지 영역(BR)이 발생될 수 있다. 브릿지 영역(BR)에 의해, 인접하는 메모리 블록(BLK)의 슬리밍 영역(150) 사이에 제 1 라인 구조체(L1)들이 부분적으로 연결될 수 있다.
이에 따라, 슬리밍 영역(150)에 발생되는 브릿지 영역(BR)에 의해 메모리 블록(BLK)의 유효 선폭(EWB)이 확장될 수 있다. 이에 따라, 메모리 블록(BLK)의 어스펙트 비를 개선할 수 있다.
도 17은 본 발명의 다른 실시예에 따른 슬리밍 영역을 구분하는 슬릿 구조체를 보여주는 평면도이고, 도 18은 도 17의 복수의 메모리 블록의 슬리밍 영역을 보여주는 개략적인 사시도이다. 참고로, 도 17 및 도 18에서는 설명의 편의를 위해 콘택 구조체 및 그 밖의 지지대들에 대한 도시는 생략하였다.
도 17 및 도 18을 참조하면, 슬리밍 영역(150)은 슬릿 구조체(Sd)에 메모리 블록(BLK) 단위로 복수 개 만큼 구획될 수 있다.
본 실시예의 슬리밍 영역(150)은 다수의 콘택 영역 확보하기 위해 도면의 x 방향은 물론, 앞서 도 4 내지 도 10에서 설명된 바와 같이 도면의 y 방향으로도 복수의 단차 영역(r1,r2,r3,r4)이 구비될 수 있다. 또한, 앞서 설명한 바와 같이, 제작의 편의를 위해, 단차 영역(r1,r2,r3,r4)은 y 방향으로 인접하는 슬리밍 영역의 단차 영역(r1,r2,r3,r4)과 대칭을 이루는 형태로 제작될 수 있다. 여기서, 제 1 단차 영역(r1)에서 제 4 단차 영역(r4)을 향할수록 점진적으로 낮아지는 높이를 가질 수 있다.
본 실시예의 슬릿 구조체(Sd)는 도면의 x 방향을 따라 교대로 반복 연장되는 제 1 슬릿부(Sx1) 및 제 2 슬릿부(Sx2)를 포함할 수 있다. 또한, 슬릿 구조체(Sd)는 도면의 y 방향으로 연장되는 제 3 슬릿부(도시되지 않음) 및 제 4 슬릿부(Sy2)를 포함할 수 있다. 또한, 상기 제 1 슬릿부(Sx1), 제 3 슬릿부(Sy1) 및 제 4 슬릿부(Sy2)는 각각 솔리드 형태로 구성될 수 있고, 제 2 슬릿부(Sx2)는 적어도 하나의 슬릿 영역(SR) 및 브릿지 영역(BR)을 포함할 수 있다.
본 실시예에서 제 1 슬릿부(Sx1)는 제 1 단차 영역(r1) 사이에 위치될 수 있고, 제 2 슬릿부(Sx2)는 제 4 단차 영역(r4) 사이에 위치될 수 있다.
본 실시예에서는, 상대적으로 낮은 단차를 갖는 제 4 단차 영역(r4)이 데쉬 형태의 제 2 슬릿부(Sx2)에 의해 분리되므로써, 인접하는 메모리 블록(BLK)의 슬리밍 영역(150) 사이에 브릿지 영역(BR)이 형성된다.
마주하는 서로 다른 메모리 블록(BLK)의 슬리밍 영역 사이에, 제 1 라인 구조체(L1)를 구성하는 물질로 된 브릿지 영역(BR)이 형성되므로, 메모리 블록(BLK)을 휘어짐 없이 고정시킬 수 있다. 또한, 상기 브릿지 영역(BR)에 의해 메모리 블록(BLK)의 슬리밍 영역(150)의 유효 선폭(Ewb)이 증대된다. 이에 따라, 실질적으로 메모리 블록(BLK)의 어스펙트 비가 개선되어, 메모리 블록(BLK)의 벤딩 현상이 방지된다.
도 19는 본 발명의 일 실시예에 따른 복수의 메모리 블록을 보여주는 평면도이다.
도 19를 참조하면, 도면의 y 방향(예를 들어, 비트 라인 연장 방향)으로 반도체 메모리 장치의 메모리 블록(BLK1~BLK9)들을 분리하기 위하여, 슬릿(Se)은 복수의 솔리드형 슬릿부(Sx1,Sx3,Sx5??) 및 복수의 데쉬형 슬릿부(Sx2,Sx4,Sx6??)를 포함할 수 있다.
본 실시예에서, 상기 솔리드형 슬릿부(Sx1,Sx3,Sx5??) 및 상기 데쉬형 슬릿부(Sx2,Sx4,Sx6??)는 각각 교대로 배치될 수 있다. 또한, 상기 복수의 데쉬형 슬릿부(Sx2,Sx4,Sx6??)는 각기 상이한 개수의 브리지 영역(BR)을 포함할 수 있다. 또한, 상기 데쉬형 슬릿부(Sx2,Sx4,Sx6??)는 메모리 블록(BLK)에서 상대적으로 낮은 단차 영역을 구분할 수 있다.
예를 들어, 첫 번째 데쉬형 슬릿부(Sx2)는 1개의 브릿지 영역(BR)을 갖도록 설계되고, 두 번째 데쉬형 슬릿부(Sx4)는 2개의 브릿지 영역(BR)를 갖도록 설계되고, 상기와 같은 규칙으로 n번째 데쉬형 슬릿부(Sx2n)의 브릿지 영역(BR)은 n개로 구성될 수 있다. 단, 상기 브릿지 영역(BR)의 개수 및 길이는 상기 슬릿 영역(SR)을 통해 제공되는 식각제에 의해 모든 희생층이 제거될 수 있는 범위에서 설정될 것이다.
또한, 본 실시예에서, 브릿지 영역(BR)은 순차적으로 증대되는 형태로 구성되었지만, 여기에 한정되지 않고, 브릿지 영역(BR)은 랜덤(random)하게 배치될 수 있다.
또한, 도 19에서 보여지는 메모리 블록(BLK1 내지 BLK9)은 셀 어레이 영역(CA)일 수도 있고, 혹은 슬리밍 영역(150)일 수도 있다.
상기와 같이, 다양한 형태로 슬릿 영역(SR) 및 브릿지 영역(BR)을 설계하므로써, 어스펙트 비가 큰 메모리 블록(BLK)을 벤딩 없이 고정할 수 있다.
이와 같이 메모리 블록을 구분하는 슬릿의 일부를 데쉬형으로 구성하는 경우, 웨이퍼 전 영역에 대해 슬릿의 선폭을 균일화할 수 있다.
본 실시예에서, 제 1 라인 구조체(L)를 구성하는 라인들, 워드 라인들 및 희생층은 궁극적으로 동일한 형태를 가질 수 있으며, 상기 실시예에서 혼용되어 설명되었지만, 실질적으로 동일한 구조를 지시하는 것일 수 있다.
또한, 상기 실시예들에서, 상기 제 1 라인 구조체(L)를 구성하는 라인들의 콘택 영역(예를 들어 워드 라인 콘택 영역)은 도 4 내지 도 10의 구조에 한정되지 않고, 다양한 형태로 구성될 수 있음은 물론이다.
도 20은 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블럭도이다.
도 20을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있다. 또한, 메모리 장치(1200)는 도 4 내지 도 19에서 기술된 데쉬형 슬릿부에 의해 구분된 메모리 블록을 포함할 수 있다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus)프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱(interfacing)을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 실시예에 따른 메모리 시스템(1000)은 제조공정이 용이하고, 안정적인 구조 및 개선된 특성을 갖는 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 특성 또한 향상시킬 수 있다.
도 21은 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블럭도이다.
도 21을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있다. 또한, 메모리 장치(1200')는 도 4 내지 도 19에서 기술된 데쉬형 슬릿부에 의해 구분된 메모리 블록을 포함할 수 있다. 또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 실시예에 따른 메모리 시스템(1000')은 제조공정이 용이하고, 안정적인 구조 및 개선된 특성을 갖는 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 동작 속도를 더욱더 향상시킬 수 있다.
도 22는 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 22를 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(도시되지 않음)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(2100)는 도 4 내지 도 19에서 기술된 데쉬형 슬릿부에 의해 구분된 메모리 블록을 포함할 수 있다.
또한, 메모리 장치(2100)은 본 실시예의 메모리 장치들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 테블릿(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크(telematics network)를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 제조공정이 용이하고, 안정적인 구조 및 개선된 특성을 갖는 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 23은 본 발명의 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 23을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 상기 도 1 내지 도 19에서 설명된 비휘발성 메모리 일 수 있다. 이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 제조공정이 용이하고, 안정적인 구조 및 개선된 특성을 갖는 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
이상 본 발명을 바람직한 실시예를 예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
110, 110-1, 110-2, 110-3, 110-4 : 메모리 셀 어레이
120 : 로우 디코더
130 : 페이지 버퍼 회로
140 : 주변 회로
150 : 슬리밍 영역

Claims (22)

  1. 절연층 및 도전층이 교대로 복수 회 적층된 적층 구조물; 및
    상기 적층 구조물을 메모리 블록 단위로 분리하는 슬릿 구조체를 포함하며,
    하나의 메모리 블록을 한정하는 상기 슬릿 구조체의 일부분은 슬릿 영역 및 브릿지 영역을 포함하는 데쉬(dash) 형태로 구성되는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 블록은 상기 적층 구조물에 의해 한정되는 소스 선택 라인, 복수의 워드 라인들 및 드레인 선택 라인을 포함하는 라인 구조체를 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 슬릿 구조체는,
    상기 워드 라인과 평행하는 방향으로 연장되는 제 1 및 제 2 슬릿부; 및
    상기 워드 라인과 직교하도록 연장된 비트 라인과 평행하는 방향으로 연장되며, 상기 제 1 및 제 2 슬릿부의 단부들을 각각 연결하는 제 3 및 제 4 슬릿부를 포함하며,
    상기 제 1 및 제 2 슬릿부 중 선택되는 하나는 상기 데쉬 형태로 구성되는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 메모리 블록은,
    셀 어레이 영역, 및
    상기 셀 어레이 영역과, 상기 셀 어레이 영역에 전기적 신호를 제공하기 위한 로우 디코더 사이에 각각 위치되는 슬리밍 영역으로 구분되는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 슬리밍 영역에 위치되는 상기 라인 구조체의 상기 소스 선택 라인, 상기 복수의 워드 라인 및 상기 드레인 선택 라인은 상기 전기적 신호를 수신하기 위한 콘택 영역을 각각 포함하고,
    상기 슬리밍 영역에서 상기 라인 구조체는 상기 콘택 영역에 의해, 상기 워드 라인 연장 방향 및 상기 비트 라인 연장 방향으로 각각 단차가 발생되는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 슬리밍 영역에서 상기 라인 구조체는 상기 비트 라인과 평행하는 방향으로 높은 단차 영역 및 낮은 단차 영역을 포함하고,
    인접하는 상기 메모리 블록의 슬리밍 영역은 상기 높은 단차 영역끼리 마주하거나, 또는 상기 낮은 단차 영역끼리 마주하도록 구성되는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 낮은 단차 영역 사이를 분리하는 슬릿부는 상기 데쉬 형태로 구성되는 반도체 메모리 장치.
  8. 라인 구조체를 각각 포함하며 슬릿 구조체에 의해 복수 개로 구분되는 복수의 메모리 블록을 포함하는 반도체 메모리 장치로서,
    상기 메모리 블록의 상기 라인 구조체는 인접하는 다른 메모리 블록들 중 선택되는 하나의 라인 구조체와 적어도 하나의 브릿지 영역에 의해 전기적으로 연결되는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 라인 구조체는,
    절연층을 사이에 두고 적층되는 소스 선택 라인, 복수의 워드 라인들, 및 드레인 선택 라인을 포함하는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 메모리 블록은 셀 어레이 영역 및 상기 셀 어레이 영역 양측에 위치하며 전기적 신호 라인과 콘택되는 복수의 콘택 영역을 포함하는 슬리밍 영역을 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 브릿지 영역은 상기 셀 어레이 및 상기 슬리밍 영역에 각각 형성되는 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 브릿지 영역은 상기 슬리밍 영역에 형성되는 반도체 메모리 장치.
  13. 제 9 항에 있어서,
    상기 슬리밍 영역의 상기 라인 구조체는 상기 복수의 콘택 영역을 노출시키기 위해, 상기 메모리 블록의 장축 방향 및 단축 방향으로 단차가 발생되어, 높은 단차 영역 및 낮은 단차 영역으로 구분되는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 메모리 블록의 일측 단부는 인접하는 메모리 블록의 상기 높은 단차 영역끼리 마주하도록 배치되고, 타측 단부는 인접하는 다른 메모리 블록의 상기 낮은 단차 영역끼리 마주하도록 배치되는 반도체 메모리 장치.
  15. 제 13 항에 있어서,
    상기 브릿지 영역은 상기 낮은 단차 영역 사이에 위치되는 반도체 메모리 장치.
  16. 복수의 메모리 블록을 구분하는 슬릿 구조체로서,
    상기 슬릿 구조체는 제 1 방향으로 평행하게 연장되며 교대로 배열되는 복수의 제 1 및 제 2 슬릿부, 및 상기 제 1 방향과 직교하는 방향으로 상호 평행하게 연장되며 상기 제 1 및 제 2 슬릿부들의 단부를 각각 연결하는 제 3 및 제 4 슬릿부를 포함하고,
    상기 제 1 슬릿부는 전체가 슬릿 영역으로 구성되고,
    상기 제 2 슬릿부는 상기 슬릿 영역 및 적어도 하나의 브릿지 영역을 포함하는 데쉬 형태로 구성되는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 복수의 제 2 슬릿부는 각기 다른 수의 상기 브릿지 영역을 포함하는 반도체 메모리 장치.
  18. 제 16 항에 있어서,
    상기 제 2 슬릿부들의 상기 브릿지 영역의 크기는 각기 상이한 반도체 메모리 장치.
  19. 제 16 항에 있어서,
    상기 복수의 메모리 블록은 각각 라인 구조체를 포함하고,
    인접하는 상기 메모리 블록의 상기 라인 구조체들을 상기 브릿지 영역에 의해 상호 연결되는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 메모리 블록은 셀 어레이 영역, 및 상기 셀 어레이 영역과 상기 제 3 슬릿부 사이 및 상기 셀 어레이 영역과 제 4 슬릿부 사이에 각각 형성되는 슬리밍 영역을 각각 포함하며,
    상기 제 2 슬릿부의 상기 브릿지 영역은 상기 셀 어레이 영역 및 상기 슬리밍 영역 중 적어도 하나에 위치되는 반도체 메모리 장치.
  21. 제 20 항에 있어서,
    상기 슬리밍 영역의 상기 라인 구조체는 전기적 신호 라인과 콘택을 위해 복수의 콘택 영역이 구비되고,
    상기 복수의 콘택 영역 모두가 노출되도록 상기 라인 구조체는 상기 제 1 방향 및 상기 제 2 방향으로 단차가 발생되어, 상기 제 2 방향에 대해 높은 단차 영역 및 낮은 단차 영역으로 구분되고,
    상기 제 1 슬릿부는 상기 높은 단차 영역 사이에 위치되고,
    상기 제 2 슬릿부는 상기 낮은 단차 영역 사이에 위치되는 반도체 메모리 장치.
  22. 셀 어레이 영역 및 복수의 콘택 영역을 포함하는 슬리밍 영역을 포함하는 메모리 블록; 및
    상기 메모리 블록을 구획하는 슬릿 구조체를 포함하며,
    상기 슬리밍 영역은 제 1 방향 및 상기 제 1 방향과 수직인 제 2 방향을 따라 상기 복수의 콘택 영역이 단차지도록 배열되어 상기 제 2 방향에 대해 높은 단차 영역 및 낮은 단차 영역으로 구분되고,
    상기 슬릿 구조체는 상기 높은 단차 영역을 포함하는 부분을 구획하는 제 1 슬릿부, 및 상기 낮은 단차 영역을 포함하는 부분을 구획하는 상기 슬릿 영역 및 브릿지 영역을 포함하는 제 2 슬릿부를 포함하는 반도체 메모리 장치.
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