CN106024786A - 三维半导体器件 - Google Patents

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Abstract

本发明提供了一种三维半导体器件，包括：衬底，其包括接触区、虚设区和单元阵列区；以及堆叠结构，其包括垂直地堆叠在所述衬底上的多个电极。在所述接触区上，各个电极以这样的方式设置：各个电极中下面的一个电极具有被上面的一个电极所暴露的末端，从而具有阶梯式结构。在所述虚设区上，至少两个电极的末端具有位于实质上相同的水平位置处的侧壁。

Description

三维半导体器件
相关申请的交叉引用
本申请要求于2015年3月31日在韩国知识产权局提交的韩国专利申请No.10-2015-0045728的优先权，其全部公开内容以引用合并于此。
技术领域
本发明构思的各示例实施例涉及半导体器件，并且特别地，涉及高度集成的三维半导体器件。
背景技术
需要半导体器件的更高的集成度，以满足消费者对卓越性能和低廉价格的需求。在半导体存储器件的情况下，由于其集成度是确定产品价格的重要因素，因此特别要求增加的集成度。在典型的二维或平面半导体存储器件的情况下，由于其集成度主要由单位存储器单元所占用的面积决定，因此集成度在很大程度上受精细图案形成技术的影响。然而，增加图案精细度所需的极为昂贵的工艺装备对增加二维或平面半导体器件的集成度造成了实际的限制。
为了克服这样的限制，提出了包括三维排列的存储器单元的三维(3D)半导体器件。然而，在实现3D半导体存储器件的低成本、大规模生产中存在显著的制造性障碍，特别是在维持或超过其2D对应物的操作可靠性的3D器件的大规模制造中。
发明内容
本发明构思的各示例实施例提供高度集成的三维半导体器件。
根据本发明构思的示例实施例，一种三维半导体器件可以包括：衬底，其包括接触区、虚设区和单元阵列区；以及堆叠结构，其包括垂直地堆叠在所述衬底上的多个电极。在所述接触区上，各个电极以这样的方式设置：各个电极中下面的一个电极具有被其上面的一个电极所暴露的末端，从而具有阶梯式结构。在所述虚设区上，至少两个电极的末端可以具有位于实质上相同的水平位置处的侧壁。
在一些实施例中，所述接触区可以进一步包括在第一方向上彼此分隔开并且彼此相对的第一接触区和第二接触区，所述单元阵列区***于在所述第一接触区和第二接触区之间。所述虚设区可以进一步包括在垂直于所述第一方向的第二方向上彼此分隔开并且彼此相对的第一虚设区和第二虚设区，所述单元阵列区***在所述第一虚设区和第二虚设区之间。
在一些实施例中，所述第一接触区上的电极和所述第二接触区上的电极可以具有相对于彼此对称地排列的末端。
在一些实施例中，在所述第二接触区上，至少两个电极的末端可以具有位于实质上相同的水平位置处的侧壁。
在一些实施例中，所述第一虚设区上的电极和所述第二虚设区上的电极可以具有相对于彼此对称地排列的末端。
在一些实施例中，所述第一虚设区上的电极和所述第二虚设区上的电极可以具有相对于彼此不对称地排列的末端。
在一些实施例中，所述半导体器件还可以包括分别与所述接触区上的电极的末端电连接的接触插塞。
在一些实施例中，在所述接触区上，电极的末端可以位于相对于所述衬底的顶表面以第一斜率倾斜的平面上，并且在所述虚设区上，电极的末端可以位于相对于所述衬底的顶表面以第二斜率倾斜的平面上。所述第二斜率可以大于所述第一斜率。
在一些实施例中，所述半导体器件还可以包括：垂直结构，其设置在所述单元阵列区上以穿过所述堆叠结构；以及存储器元件，其***在所述垂直结构与所述电极之间。
根据本发明构思的示例实施例，一种三维半导体器件可以包括：衬底，其包括：在第一方向上彼此相对的第一接触区和第二接触区；在垂直于所述第一方向的第二方向上彼此相对的第一虚设区和第二虚设区；以及位于所述第一接触区与第二接触区之间并且位于所述第一虚设区与第二虚设区之间的单元阵列区；以及堆叠结构，其包括垂直地堆叠在所述衬底上的多个电极。所述第一接触区在所述第一方向上的水平长度可以大于所述第一虚设区在所述第二方向上的水平长度。
在一些实施例中，所述第一接触区在所述第一方向上的水平长度可以实质上等于位于所述第一接触区上的电极的部分的水平长度中最长的水平长度，并且所述第一虚设区在所述第二方向上的水平长度可以实质上等于位于所述第一虚设区上的电极的部分的水平长度中最长的水平长度。
在一些实施例中，所述第二接触区在所述第一方向上的水平长度可以实质上等于所述第一接触区在所述第一方向上的水平长度。
在一些实施例中，所述第二接触区在所述第一方向上的水平长度可以小于所述第一接触区在所述第一方向上的水平长度。在一些实施例中，所述第二虚设区在所述第二方向上的水平长度可以实质上等于所述第一虚设区在所述第二方向上的水平长度。
在一些实施例中，所述第二虚设区在所述第二方向上的水平长度可以小于所述第一虚设区在所述第二方向上的水平长度。
在一些实施例中，在所述第一接触区上，各个电极可以以这样的方式设置：各个电极中下面的一个电极具有被其上面的一个电极所暴露的末端，从而具有阶梯式结构。所述半导体器件还可以包括接触插塞，每一个接触插塞电连接至所述电极中的对应的一个电极的暴露的末端。
根据本发明构思的示例实施例，一种三维半导体器件可以包括：衬底，其包括阵列区以及包围所述阵列区的第一区到第四区；以及堆叠结构，其包括垂直地堆叠在所述衬底上的多个电极。所述第一区到第四区中的至少两个相邻的区可以具有彼此不同的宽度。
在一些实施例中，所述第一区到第四区中的相对的一对可以具有实质上相同的宽度。
在一些实施例中，所述第一区到第四区可以具有彼此不同的宽度。
在一些实施例中，所述半导体器件还可以包括接触插塞，其设置在所述第一区到第四区中的一个上，并且电连接至其上的电极的末端。所述第一区到第四区中的所述一个可以具有所述第一区到第四区中最大的宽度。
附图说明
通过下面结合附图的简要描述，将更加清楚地理解各示例实施例。附图表示本文描述的非限制性的各示例实施例。
图1为示出根据本发明构思的示例实施例的三维半导体存储器件的示意性布局的示图。
图2为示出根据本发明构思的示例实施例的三维半导体存储器件的框图。
图3为示出根据本发明构思的示例实施例的三维半导体存储器件的存储器单元阵列的示意电路图。
图4为示出根据本发明构思的示例实施例的三维半导体存储器件的存储器单元阵列的透视图。
图5A为示出根据本发明构思的示例实施例的三维半导体存储器件的存储器单元区域的俯视图。
图5B为示出图5A的部分‘A’的放大透视图。
图6A为沿着线I-I'截取的图5A的三维半导体存储器件的截面图。
图6B为示出图6A的部分‘A’的放大截面图。
图7为沿着线II-II'截取的图5A的三维半导体存储器件的截面图。
图8为沿着线III-III'截取的图5A的三维半导体存储器件的截面图。
图9A为示出根据本发明构思的其他示例实施例的三维半导体存储器件的存储器单元区域的俯视图。
图9B为示出图9A的部分‘A’的放大透视图。
图10为沿着线I-I'截取的图9A的三维半导体存储器件的截面图。
图11为沿着线II-II'截取的图9A的三维半导体存储器件的截面图。
图12为沿着线III-III'截取的图9A的三维半导体存储器件的截面图。
图13A为示出根据本发明构思的其他示例实施例的三维半导体存储器件的存储器单元区域的俯视图。
图13B为示出图13A的部分‘A’的放大透视图。
图14为沿着线I-I'截取的图13A的三维半导体存储器件的截面图。
图15为沿着线II-II'截取的图13A的三维半导体存储器件的截面图。
图16为沿着线III-III'截取的图13A的三维半导体存储器件的截面图。
图17至图24为示出制造根据本发明构思的示例实施例的三维半导体器件的方法的截面图。
图25为示出包括根据本发明构思的示例实施例的三维半导体存储器件的存储器***的示例的示意框图。
图26为示出包括根据本发明构思的示例实施例的三维半导体存储器件的存储器卡的示例的示意框图。
图27为示出包括根据本发明构思的示例实施例的三维半导体存储器件的信息处理***的示例的示意框图。
应当注意，这些附图旨在说明在特定示例实施例中利用的方法、结构和/或材料的一般特性，并且对下面提供的书面描述进行补充。然而这些附图并未按照比例绘制，并且可以并不精确地反映任何给定实施例的精确的结构特性或性能特性，并且不应解释为限定或者限制示例实施例所涵盖的数值范围或属性。例如，为了清楚起见，可以缩小或放大分子、层、区域和/或结构元件的相对厚度及位置。在不同附图中使用相似或相同的附图标记旨在表示存在相似或相同的元件或特征。
具体实施方式
现在将参照示出示例实施例的附图更加全面地描述本发明构思的示例实施例。然而，本发明构思的示例实施例可按照许多不同的形式实现，并且不应理解为限于本文阐述的实施例。相反，提供这些实施例是为了使得本公开将是彻底和完整的，并且将向本领域普通技术人员充分地传达示例实施例的构思。在附图中，为了清楚起见放大了层和区域的厚度。附图中相同的附图标记表示相同的元件，因此将省略对其的描述。
应当理解，当一个元件被称作“连接至”或者“耦接至”另一元件时，所述一个元件可以直接“连接至”或者“耦接至”另一元件，或者也可以存在中间元件。与此相反，当一个元件被称作“直接连接至”或“直接耦接至”另一元件时，则不存在中间元件。相同的附图标记始终表示相同的元件。如本文所使用的那样，术语“和/或”包括相关所列项目中的一个或多个的任意和所有组合。应当按照相同的方式理解用于描述元件或层之间的关系的其他词语(例如，“位于……之间”与“直接位于……之间”、“邻近”与“直接邻近”、“位于……上”与“直接位于……上”)。
应当理解，虽然可在本文中使用术语“第一”、“第二”等来描述不同的元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受限于这些术语。这些术语仅用于将一个元件、部件、区域、层或部分与另一个区域、层或部分区分开。因此，下文讨论的第一元件、第一部件、第一区域、第一层或第一部分可以被称作第二元件、第二部件、第二区域、第二层或第二部分而没有脱离示例实施例的指教。
为了便于描述，本文可使用空间相对术语，诸如“之下”、“位于……下方”、“下部”、“位于……上方”、“上部”等来描述附图所示的一个元件或特征与另一个(一些)元件或特征的相互关系。应当理解，空间相对术语旨在涵盖使用中或操作中的器件的除附图所示的指向之外的不同的指向。例如，如果图中的器件被翻转，则被描述为“位于”其他元件或特征“下方”或者“在”其他元件或特征“之下”的元件将指向为“位于”其他元件或特征“上方”。因此，示例性术语“位于……下方”可涵盖“位于……上方”和“位于……下方”这两个指向。器件可另外地进行指向(旋转90度或以其他指向)，并相应地解释本文所使用的空间相对描述词。
本文中使用的术语的目的只是在于描述特定实施例，并不旨在限制示例实施例。如在本文中使用的，单数形式“一个”、“一”以及“该”旨在同样包括复数形式，除非上下文另外明确表示。还应当理解，当术语“包括”、“包括……的”、“包含”和/或“包含……的”用于本文时，其指示了存在所述特征、整体、步骤、操作、元件和/或部件，但并不排除存在或增加其他一个或多个特征、整体、步骤、操作、元件、部件和/或它们的集合。
在本文中参照作为示例实施例的理想实施例(和中间结构)的示意性说明的截面图来描述本发明构思的示例实施例。因此，由例如制造技术和/或公差而导致的示意图中的形状的变化是可预期的。因此，本发明构思的示例实施例不应理解为限于本文示出的区域的特定形状，而是应当包括由例如制造而导致的形状偏差。例如，附图中示为矩形的注入区可具有圆形特征或曲线特征，以及/或者在其边缘处的注入浓度的梯度变化，而非从注入区到非注入区的二元变化。同样地，通过注入形成的掩埋区可导致在掩埋区与通过其发生注入的表面之间的区域中的一些注入。因此，附图示出的区域其本质上是示意性的，而且它们的形状并非旨在说明器件中的区域的实际形状，也并非旨在限定示例实施例的范围。
如本发明实体所实现的那样，根据本文描述的各种实施例的器件以及形成器件的方法可在诸如集成电路等微电子器件中实施，其中根据本文描述的各种实施例的多个器件集成在同一个微电子器件中。因此，在所述微电子器件中，本文所示的(各)截面图可在不需要相互正交的两个不同的方向上重复。因此，基于微电子器件的功能，实施根据本文描述的各种实施例的器件的微电子器件的俯视图可以包括以阵列和/或二维图案布置的多个器件。
根据本文描述的各种实施例的器件可以散布于其他器件中，这取决于微电子器件的功能。此外，根据本文描述的各种实施例的微电子器件可以在第三方向上重复，以提供三维集成电路，所述第三方向可与所述两个不同方向正交。
因此，本文所示的(各)截面图为根据本文描述的各种实施例的多个器件提供了支持，这些器件在俯视图中沿着两个不同方向延伸，以及/或者在透视图中在三个不同方向上延伸。例如，在器件/结构的截面图中示出了单个有源区时，该器件/结构可以包括其上的多个有源区和晶体管结构(或者存储器单元结构、栅极结构等，视情况而定)，如器件/结构的俯视图将会示出的那样。
除非另有定义，否则本文所使用的所有术语(包括技术术语和科学术语)具有与本发明构思的示例实施例所属领域的普通技术人员之一的通常理解相同的含义。还应当理解，诸如在常用词典中定义的那些术语应当被解释为具有与相关技术领域的上下文中一致的含义，并且不应理想化或者过于形式化地进行解释，除非在本文中明确地这样进行了定义。
图1为示出根据本发明构思的示例实施例的三维半导体存储器件的布局的示意图。图2为示出根据本发明构思的示例实施例的三维半导体存储器件的框图。
参照图1，三维半导体存储器件可以包括单元阵列区CAR和***电路区。***电路区可以包括至少一个行解码器区ROW DCR、至少一个页缓冲器区PBR以及至少一个列解码器区COL DCR。此外，接触区CTR可以设置在单元阵列区CAR与每个行解码器区ROW DCR之间。
参照图1和图2，包括多个存储器单元的存储器单元阵列1可以设置在单元阵列区CAR上。除了存储器单元之外，存储器单元阵列1还可以包括电连接至存储器单元的字线和位线。在示例实施例中，存储器单元阵列1可以包括多个存储器块BLK0至BLKn，每个存储器块配置为独立地执行擦除操作。将参照图3和图4更详细地描述存储器单元阵列1。
在每个行解码器区ROW DCR中，行解码器2可以设置为允许在存储器单元阵列1中选择字线。在每个接触区CTR中，互连结构可以设置为将存储器单元阵列1连接至行解码器2。行解码器2可以配置为：按照将要输入的地址信息，从存储器单元阵列1的存储器块BLK0至BLKn中选择特定的一个，并且还从所选择的存储器块的字线中选择特定的一个。另外，行解码器2可以配置为：响应于来自控制电路(未示出)的控制信号，自适应地向所选择的字线和未选择的字线提供在电压生成器(未示出)中生成的字线电压。
在每个页缓冲器区PBR中，至少一个页缓冲器3可以设置为读出存储在各存储器单元中的数据。根据操作模式，每个页缓冲器3可以执行对将要存储在存储器单元中的数据进行临时存储的处理，或者执行将存储在存储器单元中的数据读取出的处理。例如，页缓冲器3可以在编程操作模式中作为写驱动器运行，或者在读取操作模式中作为感测放大器运行。
连接至存储器单元阵列1的位线的列解码器4可以设置在每个列解码器区COL DCR中。列解码器4可以配置为在页缓冲器3与外部装置(例如，存储器控制器)之间提供数据传输路径。
图3为示出根据本发明构思的示例实施例的三维半导体存储器件的存储器单元阵列的示意电路图。
参照图3，三维半导体存储器件可以包括存储器单元阵列，其中设置有公共源极线CSL、多个位线BL以及多个单元串CSTR。
位线BL可以二维地排列，并且多个单元串CSTR并联连接至每一条位线BL。单元串CSTR可以共同连接至公共源极线CSL。换言之，多个单元串CSTR可以设置在多条位线BL与公共源极线CSL之间。在某些实施例中，多条公共源极线CSL可以二维地排列在衬底上。在示例实施例中，各条公共源极线CSL上可以施加同一个电压，但是在其他示例实施例中，各条公共源极线CSL可以彼此分开，并且可以被独立地控制。
单元串CSTR中的每一个可以包括：接地选择晶体管GST，其连接至公共源极线CSL；串选择晶体管SST，其连接至各条位线BL之一；以及多个存储器单元晶体管MCT，其设置在接地选择晶体管GST与串选择晶体管SST之间。另外，存储器单元晶体管MCT可以串联连接至接地选择晶体管GST和串选择晶体管SST。
公共源极线CSL可以共同连接至各单元串CSTR的接地选择晶体管GST的源极。另外，至少一条接地选择线GSL、多条字线WL0至WL3以及多条串选择线SSL可以布置在公共源极线CSL与位线BL之间，以分别作为接地选择晶体管GST、存储器单元晶体管MCT以及串选择晶体管SST的栅电极。存储器单元晶体管MCT中的每一个可以包括数据存储元件。
图4为示出根据本发明构思的示例实施例的三维半导体存储器件的存储器单元阵列的透视图。
参照图4，公共源极线CSL可以是布置在衬底100上的导电层，或者是形成在衬底100中的杂质区145。位线BL可以是从衬底100垂直地分隔开的导电图案(例如金属线)。位线BL可以二维地排列，并且多个单元串CSTR可以并联连接至每一个位线BL。因此，单元串CSTR可以二维地排列在公共源极线CSL或者衬底100上。
每个单元串CSTR可以包括布置在公共源极线CSL与位线BL之间的多条接地选择线GSL1和GSL2、多条字线WL0至WL3以及多条串选择线SSL1和SSL2。在一些实施例中，串选择线SSL1和SSL2可以作为图3的串选择线SSL，接地选择线GSL1和GSL2可以作为图3的接地选择线GSL。接地选择线GSL1和GSL2、字线WL0至WL3以及串选择线SSL1和SSL2可以是堆叠在衬底100上的导电图案(即，栅电极)。
另外，每个单元串CSTR可以包括从公共源极线CSL垂直延伸的垂直结构VS，并且垂直结构VS可以连接至位线BL。垂直结构VS可以形成为穿过接地选择线GSL1和GSL2、字线WL0至WL3以及串选择线SSL1和SSL2。换言之，垂直结构VS可以穿过堆叠在衬底100上的多个导电图案。
在示例实施例中，垂直结构VS可以由半导体材料形成，或者包括半导体材料，并且可以包括：连接至衬底100的第一半导体图案SP1以及***在第一半导体图案SP1与数据存储层DS之间的第二半导体图案SP2。此外，垂直结构VS可以包括漏极区D。漏极区D可以形成在垂直结构VS的顶部中。
数据存储层DS可以布置在字线WL0至WL3与垂直结构VS之间。在示例实施例中，数据存储层DS可以是电荷存储层。例如，数据存储层DS可以是俘获绝缘层、浮置栅电极或具有导电纳米点的绝缘层之一，或者包括俘获绝缘层、浮置栅电极或具有导电纳米点的绝缘层之一。可以用Fowler-Nordheim FN隧穿效应改变存储在数据存储层DS中的数据，可以由垂直结构VS与字线WL0至WL3之间的电压差引起该隧穿效应。在某些实施例中，数据存储层DS可以包括配置为基于其他物理效应在其中存储数据的层(例如，表现出可相变属性或可变电阻属性)。
在示例实施例中，数据存储层DS可以包括：垂直图案VP，其设置为穿过字线WL0至WL3；以及水平图案HP，其布置在字线WL0至WL3与垂直图案VP之间，以覆盖字线WL0至WL3的顶表面和底表面。
作为晶体管的栅极绝缘层的介电层可以设置在接地选择线GSL1和GSL2与垂直结构VS之间，或者设置在串选择线SSL1和SSL2与垂直结构VS之间。这里，介电层可以由与数据存储层DS相同的材料形成，并且，在某些实施例中，它可以由与传统MOSFET的栅极绝缘层的材料相同的材料(例如，氧化硅)形成。
在这个结构中，垂直结构VS与接地选择线GSL1和GSL2、字线WL0至WL3以及串选择线SSL1和SSL2相结合，可以构成用垂直结构VS作为信道区的金属氧化物半导体场效应晶体管(MOSFET)。可替换地，垂直结构VS与接地选择线GSL1和GSL2、字线WL0至WL3以及串选择线SSL1和SSL2相结合，可以构成MOS电容器。
在这种情况下，接地选择线GSL1和GSL2、字线WL0至WL3以及串选择线SSL1和SSL2可以作为选择晶体管和单元晶体管的栅电极。在这种情况下，如果适当的电压施加到字线WL0至WL3以及选择线SSL1、SSL2、GSL1和GSL2，则由于将会在字线WL0至WL3以及选择线SSL1、SSL2、GSL1和GSL2附近产生的边缘场，在垂直结构VS中会形成反转区。这里，字线WL0至WL3或者选择线SSL1、SSL2、GSL1和GSL2可以形成为其厚度小于反转区的最大长度或宽度。因此，在每个垂直结构VS中，各个反转区会彼此垂直地重叠，以形成将公共源极线CSL与各条位线BL中所选择的一条位线电连接的电流路径。换言之，在单元串CSTR中，受接地选择线GSL1和GSL2与串选择线SSL1和SSL2控制的接地选择晶体管与串选择晶体管以及受字线WL0至WL3控制的单元晶体管MCT可以串联连接。
图5A为示出根据本发明构思的示例实施例的三维半导体存储器件的存储器单元区域的俯视图，图5B为示出图5A的部分‘A’的放大透视图。图6A为沿着线I-I'截取的图5A的三维半导体存储器件的截面图，图6B为示出图6A的部分‘A’的放大截面图。图7为沿着线II-II'截取的图5A的三维半导体存储器件的截面图，图8为沿着线III-III'截取的图5A的三维半导体存储器件的截面图。
参照图5A、图5B、图6A、图6B、图7和图8，衬底100可以包括：单元阵列区CAR；在第一方向D1上位于单元阵列区CAR两侧的第一接触区CTR1和第二接触CTR2；以及在垂直于第一方向D1的第二方向D2上位于单元阵列区CAR两侧的第一虚设区DMR1和第二虚设区DMR2。
包括堆叠结构ST和垂直结构VS的单元阵列结构、公共源极区145、公共源极结构、互连结构以及位线BL可以设置在衬底100上。
每个堆叠结构ST可以包括交替地且顺序地堆叠在衬底100上的电极EL和绝缘层ILD。堆叠结构ST的电极EL可以包括导电材料，例如，电极EL可以包括掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜、铝等)、导电金属氮化物(例如，氮化钛、氮化钽等)或者过渡金属(例如，钛、钽等)中的至少一种。在堆叠结构ST中，可以考虑用于半导体存储器件的技术要求而改变绝缘层ILD的厚度。例如，各绝缘层ILD中最低的一个可以比其他的绝缘层都薄。此外，各绝缘层ILD中的至少一个可以形成为比其他的绝缘层都厚。绝缘层ILD可以由氧化硅形成，或者包括氧化硅。
堆叠结构ST可以形成为在第一接触区CRT1和第二接触区CTR2中的至少一个上具有阶梯式结构，这使得能够将电极EL电连接至***电路。将在下面更详细地描述电极EL。
绝缘间隙填充层117可以在衬底100上形成为覆盖堆叠结构ST。盖绝缘层175可以覆盖多个堆叠结构ST和绝缘间隙填充层117。位线BL可以布置在盖绝缘层175上，以与堆叠结构ST交叉并且在第二方向D2上延伸。位线BL可以通过位线接触插塞BPLG电连接至垂直结构VS。
垂直结构VS可以设置为穿过堆叠结构ST，并且可以电连接至衬底100。在示例实施例中，当在俯视图中观看时，垂直结构VS可以布置为形成锯齿形排列。在其他示例实施例中，当在俯视图中观看时，垂直结构VS可以布置为形成线性排列。
在示例实施例中，垂直结构VS可以包括半导体材料。例如，如图6B所示，垂直结构VS可以包括：连接至衬底100的第一半导体图案SP1；以及***在第一半导体图案SP1与数据存储层DS之间的第二半导体图案SP2。第一半导体图案SP1可为类似圆柱的形状，但是在某些实施例中，第一半导体图案SP1可为类似空心管或通心粉的形状。第一半导体图案SP1可以具有封闭的底部，并且第一半导体图案SP1的内部空间可以填充有绝缘材料。
数据存储层DS可以布置在堆叠结构ST与垂直结构VS之间。数据存储层DS可以包括：垂直图案VP，其设置为穿过堆叠结构ST；以及水平图案HP，其设置在电极EL与垂直图案VP之间，并且延伸以覆盖电极EL的顶表面和底表面。
互连结构可以设置在第一接触区CTR1和第二接触区CTR2中的至少一个上，以将单元阵列结构电连接至***电路。在一些实施例中，互连结构可以包括：接触插塞PLG，其设置在第一接触区CRT1和第二接触区CRT2中的至少一个上，并且穿过绝缘间隙填充层117分别连接至电极EL的末端部分；以及连接线CL，其设置在绝缘间隙填充层117上，并且通过接触图案CT连接至接触插塞PLG。各个接触插塞PLG的垂直长度可以在朝向衬底100的方向上增加。接触插塞PLG的顶表面可以与垂直结构VS的顶表面实质上共面。
公共源极区145可以形成在衬底100中并且在各个堆叠结构ST之间。公共源极区145可以与第一方向D1平行地延伸。堆叠结构ST和公共源极区145可以交替地且重复地排列在第二方向D2上。
每个公共源极结构可以设置在各个堆叠结构ST之间，并且可以电连接至对应的一个公共源极区145。公共源极结构可以包括覆盖堆叠结构ST的侧壁的绝缘侧壁间隔件SP，以及穿过绝缘侧壁间隔件SP连接至公共源极区145的公共源极插塞CSPLG。在三维半导体存储器件的读取和编程操作中，接地电压可以通过公共源极插塞CSPLG施加到公共源极区145上。在一些实施例中，公共源极插塞CSPLG可以具有实质上均匀的上部宽度，并且可以与第一方向D1平行地延伸。在一些实施例中，彼此面对的一对绝缘侧壁间隔件SP可以设置在相邻的一对堆叠结构ST之间。在某些实施例中，绝缘侧壁间隔件SP可以设置为填充相邻的一对堆叠结构ST之间的间隙区，并且公共源极插塞CSPLG可以设置为穿过绝缘侧壁间隔件SP并且与公共源极区145部分地接触。绝缘侧壁间隔件SP可以由氧化硅、氮化硅、氮氧化硅、或低k介电材料中的至少一种形成，或者包括氧化硅、氮化硅、氮氧化硅或低k介电材料中的至少一种。公共源极插塞CSPLG可以包括金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛、或氮化钽)以及过渡金属(例如，钛或钽)中的至少一种。
在下文中，将更详细地描述电极。
参照图5A、图5B、图6A、图7和图8，电极可以设置为覆盖单元阵列区CAR、第一接触区CTR1和第二接触区CTR2以及第一虚设区DMR1和第二虚设区DMR2。
为了简要起见，设置在第一接触区CTR1和第二接触区CTR2上的电极将分别被称为第一电极EL1和第二电极EL2，并且设置在第一虚设区DMR1和第二虚设区DMR2上的电极将分别被称为第一虚设电极DEL1和第二虚设电极DEL2。此外，虽然在图5A、图5B、图6A、图7和图8中示出了十个电极，但是电极的数量可以不同地变化。
第一电极EL1可以具有第一末端，各个第一电极EL1的第一末端的水平位置彼此不同。第一电极EL1的垂直位置越低，该第一电极EL1的第一末端离单元阵列区CAR的中心就越远。换言之，随着第一电极EL1到衬底100的距离减小，第一电极EL1的水平长度可以以阶梯式方式增加。例如，第一电极EL1可以堆叠以形成具有十个阶梯的阶梯式结构。第一电极EL1可以设置为允许第一末端位于相对于衬底100的顶表面以第一斜率SLP1倾斜的平面上。
第一接触区CTR1可以设置为具有第一宽度WT1。当在第一方向D1上测量时，第一接触区CTR1的第一宽度WT1可以实质上等于第一电极EL1中最长的水平长度。
第二电极EL2可以具有第二末端，各个第二电极EL2的第二末端的水平位置彼此不同。第二电极EL2的垂直位置越低，该第二电极EL2的第二末端离单元阵列区CAR的中心就越远。换言之，随着第二电极EL2到衬底100的距离减小，第二电极EL2的水平长度可以以阶梯式方式增加。例如，第二电极EL2可以堆叠以形成具有十个阶梯的阶梯式结构。第二电极EL2可以设置为允许第二末端位于相对于衬底100的顶表面以第二斜率SLP2倾斜的平面上。
第二接触区CTR2可以设置为具有第二宽度WT2。当在第一方向D1上测量时，第二接触区CTR2的第二宽度WT2可以实质上等于第二电极EL2中最长的水平长度。在一些实施例中，第一接触区CTR1的第一宽度WT1可以实质上等于第二接触区CTR2的第二宽度WT2。
在一些实施例中，位于相同高度上的第一电极EL1和第二电极EL2可以具有实质上相同的水平长度。例如，第一电极EL1中在垂直方向上最低的一个和第二电极EL2中在垂直方向上最低的一个可以具有实质上相同的水平长度(例如，第一长度)。如图6A、图7和图8所示，对应的一对第一电极EL1和第二电极EL2可以相对于单元阵列区CAR对称地布置。此外，第一斜率SLP1和第二斜率SLP2可以实质上相同。
各个第一虚设电极DEL1可以分别具有第三末端。第三末端中的至少两个可以具有相同的水平位置。具有相同水平位置的第三末端的各个第一虚设电极DEL1可以彼此相邻布置。第一虚设电极DEL1的垂直位置越低，第一虚设电极DEL1的第三末端离单元阵列区CAR的中心就越远。第一虚设电极DEL1可以设置为允许第三末端位于相对于衬底100的顶表面以第三斜率SlP3倾斜的平面上。第三斜率SLP3可以大于第一斜率SLP1。
例如，如图5A和图8所示，在第一虚设电极DEL1的堆叠结构中，在第一高度和第二高度上的那些第一虚设电极DEL1可以具有垂直对齐的末端，在第三高度和第四高度上的那些第一虚设电极DEL1可以具有垂直对齐的末端，并且可以具有比在第一高度和第二高度上的那些第一虚设电极DEL1的水平长度更短的水平长度。第一虚设电极DEL1可以堆叠以形成具有五个阶梯的阶梯式结构。
各个第二虚设电极DEL2可以分别具有第四末端。第四末端中的至少两个可以具有相同的水平位置。具有相同水平位置的第四末端的各个第二虚设电极DEL2可以彼此相邻布置。第二虚设电极DEL2的垂直位置越低，第二虚设电极DEL2的第四末端离单元阵列区CAR的中心就越远。第二虚设电极DEL2可以设置为允许第四末端位于相对于衬底100的顶表面以第四斜率SLP4倾斜的平面上。第四斜率SLP4可以大于第一斜率SLP1。
例如，如图5A和图8所示，在第二虚设电极DEL2的堆叠结构中，在第一高度和第二高度上的那些第二虚设电极DEL2可以具有垂直对齐的末端，在第三高度和第四高度上的那些第二虚设电极DEL2可以具有垂直对齐的末端，并且可以具有比在第一高度和第二高度上的那些第二虚设电极DEL2的水平长度更短的水平长度。第二虚设电极DEL2可以堆叠以形成具有五个阶梯的阶梯式结构。
在一些实施例中，位于相同高度上的第一虚设电极DEL1和第二虚设电极DEL2可以具有实质上相同的水平长度。例如，第一虚设电极DEL1中在垂直方向上最低的一个和第二虚设电极DEL2中在垂直方向上最低的一个可以具有实质上相同的水平长度(例如，第一长度)。如图6A、图7和图8所示，对应的一对第一虚设电极DEL1和第二虚设电极DEL2可以相对于单元阵列区CAR对称地布置。此外，第三斜率SLP3和第四斜率SLP4可以实质上相同。
在一些实施例中，互连结构的接触插塞PLG可以分别连接至第一接触区CTR1的第一电极EL1。虽未示出，但是按照互连结构的配置，第二接触区CTR2的第二电极EL2也可以电连接至互连结构。然而，第一虚设电极DEL1中的至少两个和第二虚设电极DEL2中的至少两个可以以垂直对齐的方式堆叠在与互连结构断开的第一虚设区DMR1和第二虚设区DMR2上，从而允许第一虚设区DMR1和第二虚设区DMR2的占用面积减小，并且这可以使得能够增加单元阵列区CAR的有效占用面积。
图9A为示出根据本发明构思的其他示例实施例的三维半导体存储器件的存储器单元区域的俯视图，图9B为示出图9A的部分‘A’的放大透视图。图10、图11和图12为分别沿着图9A的三维半导体存储器件的线I-I'、线II-II'和线III-III'截取的截面图。
参照图9A、图9B、图10、图11和图12，三维半导体存储器件可以包括：衬底100、包括堆叠结构ST和垂直结构VS的单元阵列结构、公共源极区145、公共源极结构、互连结构、绝缘间隙填充层、盖绝缘层以及位线BL。
衬底100可以包括：单元阵列区CAR；在第一方向D1上位于单元阵列区CAR两侧的第一接触区CTR1和第二接触区CTR2；以及在垂直于第一方向D1的第二方向D2上位于单元阵列区CAR的侧第一虚设区DMR1和第二虚设区DMR2。
在本实施例中，除了堆叠结构ST的电极，衬底100、单元阵列结构、公共源极区145、公共源极结构、互连结构、绝缘间隙填充层、盖绝缘层以及位线BL都可以配置为具有与参照图5A、图5B、图6A、图6B、图7和图8描述的前述实施例的那些元件实质上相同的特征，因此，将用相似或相同的附图标记来标示这些元件，并且不重复对其的重叠描述。
在下文中，将参照图9A、图9B、图10、图11和图12描述电极的结构。
电极可以包括第一接触区CTR1上的第一电极EL1、第二接触区CTR2上的第二电极EL2、第一虚设区DMR1上的第一虚设电极DEL1以及第二虚设区DMR2上的第二虚设电极DEL2。
第一电极EL1可以堆叠以形成阶梯式结构，例如，随着第一电极EL1到衬底100的垂直距离减小，第一电极EL1的水平长度可以以阶梯式方式增加。例如，如图9A、图9B、图10、图11和图12所示，第一电极EL1可以堆叠以形成具有十个阶梯的阶梯式结构。第一电极EL1可以设置为允许第一末端位于相对于衬底100的顶表面以第一斜率SLP1倾斜的平面上。第一接触区CTR1可以设置为具有第一宽度WT1。
第二电极EL2可以堆叠以形成阶梯式结构，例如，随着第二电极EL2到衬底100的垂直距离减小，第二电极EL2的水平长度可以以阶梯式方式增加。例如，如图9A、图9B、图10、图11和图12所示，第二电极EL2可以堆叠以形成具有十个阶梯的阶梯式结构。第二电极EL2可以设置为允许第二末端位于相对于衬底100的顶表面以第二斜率SLP2倾斜的平面上。第二接触区CTR2可以设置为具有第二宽度WT2。
在一些实施例中，对应的一对第一电极EL1和第二电极EL2可以相对于单元阵列区CAR对称地布置。第一斜率SLP1和第二斜率SLP2可以实质上相同。第一宽度WT1和第二宽度WT2可以实质上相同。
第一虚设电极DEL1的第三末端中的至少两个可以具有相同的水平位置。例如，如图9A、图9B、图10、图11和图12所示，垂直地相邻的一对第一虚设电极DEL1的第三末端可以具有实质上相同的水平位置。第一虚设电极DEL1可以堆叠以形成具有四个阶梯的阶梯式结构。第一虚设电极DEL1可以设置为允许第三末端位于相对于衬底100的顶表面以第三斜率SLP3倾斜的平面上。第一虚设区DMR1可以设置为具有第三宽度WT3。
第二虚设电极DEL2的第四末端中的至少两个可以具有相同的水平位置。例如，如图9A、图9B、图10、图11和图12所示，垂直地相邻的至少两个第二虚设电极DEL2的第四末端可以具有实质上相同的水平位置。第二虚设电极DEL2可以堆叠以形成具有五个阶梯的阶梯式结构。第二虚设电极DEL2可以设置为允许第四末端位于相对于衬底100的顶表面以第四斜率SLP4倾斜的平面上。第二虚设区DMR2可以设置为具有第四宽度WT4。
在一些实施例中，第一虚设电极DEL1和第二虚设电极DEL2可以相对于单元阵列区CAR非对称地布置。例如，第三斜率SLP3和第四斜率SLP4可以彼此不同。作为示例，第四斜率SLP4可以大于第三斜率SLP3。此外，第三宽度WT3和第四宽度WT4可以彼此不同。作为示例，第三宽度WT3可以大于第四宽度WT4。
在一些实施例中，第一斜率SLP1可以小于第三斜率SLP3，第三宽度WT3可以小于第一宽度WT1。
在一些实施例中，互连结构的接触插塞PLG可以分别连接至第一接触区CTR1的第一电极EL1。虽未示出，但是按照互连结构的配置，第二接触区CTR2的第二电极EL2也可以电连接至互连结构。然而，第一虚设电极DEL1中的至少两个和第二虚设电极DEL2中的至少两个可以以垂直对齐的方式堆叠在与互连结构断开的第一虚设区DMR1和第二虚设区DMR2上，从而允许第一虚设区DMR1和第二虚设区DMR2的占用面积减小，并且这可以使得能够增加单元阵列区CAR的有效占用面积。
图13A为示出根据本发明构思的其他示例实施例的三维半导体存储器件的存储器单元区域的俯视图，图13B为示出图13A的部分‘A’的放大透视图。图14、图15和图16为分别沿着图13A的三维半导体存储器件的线I-I'、线II-II'和线III-III'截取的截面图。
参照图13A、图13B、图14、图15和图16，三维半导体存储器件可以包括：衬底100、包括堆叠结构ST和垂直结构VS的单元阵列结构、公共源极区145、公共源极结构、互连结构、绝缘间隙填充层、盖绝缘层以及位线BL。
衬底100可以包括：单元阵列区CAR；在第一方向D1上位于单元阵列区CAR两侧的第一接触区CTR1和第二接触区CTR2；以及在垂直于第一方向D1的第二方向D2上位于单元阵列区CAR两侧的第一虚设区DMR1和第二虚设区DMR2。
在本实施例中，除了堆叠结构ST的电极，衬底100、单元阵列结构、公共源极区145、公共源极结构、互连结构、绝缘间隙填充层、盖绝缘层以及位线BL都可以配置为具有与参照图5A、图5B、图6A、图6B、图7和图8描述的前述实施例的那些元件实质上相同的特征，因此，将用相似或相同的附图标记来标示这些元件，并且不重复对其的重叠描述。
在下文中，将参照图13A、图13B、图14、图15和图16描述电极的结构。
电极可以包括第一接触区CTR1上的第一电极EL1、第二接触区CTR2上的第二电极EL2、第一虚设区DMR1上的第一虚设电极DEL1以及第二虚设区DMR2上的第二虚设电极DEL2。
第一电极EL1可以堆叠以形成阶梯式结构，例如，随着第一电极EL1到衬底100的垂直距离减小，第一电极EL1的水平长度可以以阶梯式方式增加。例如，第一电极EL1可以堆叠以形成具有十个阶梯的阶梯式结构。第一电极EL1可以设置为允许第一末端位于相对于衬底100的顶表面以第一斜率SLP1倾斜的平面上。第一接触区CTR1可以设置为具有第一宽度WT1。
第二电极EL2的第二末端中的至少两个可以具有相同的水平位置。例如，第二电极EL2可以堆叠以形成具有五个阶梯的阶梯式结构。第二电极EL2可以设置为允许第二末端位于相对于衬底100的顶表面以第二斜率SLP2倾斜的平面上。第二接触区CTR2可以设置为具有第二宽度WT2。
在一些实施例中，第一电极EL1和第二电极EL2可以相对于单元阵列区CAR非对称地布置。例如，第一斜率SLP1和第二斜率SLP2可以彼此不同。作为示例，第一斜率SLP1可以小于第二斜率SLP2。此外，第一宽度WT1和第二宽度WT2可以彼此不同。例如，第一宽度WT1可以大于第二宽度WT2。
第一虚设电极DEL1的第三末端中的至少两个可以具有相同的水平位置。例如，垂直地相邻的一对第一虚设电极DEL1的第三末端可以具有实质上相同的水平位置。例如，第一虚设电极DEL1可以堆叠以形成具有五个阶梯的阶梯式结构。第一虚设电极DEL1可以设置为允许第三末端位于相对于衬底100的顶表面以第三斜率SLP3倾斜的平面上。第一虚设区DMR1可以设置为具有第三宽度WT3。
第二虚设电极DEL2的第四末端中的至少两个可以具有相同的水平位置。例如，垂直地相邻的一对第二虚设电极DEL2的第四末端可以具有实质上相同的水平位置。第二虚设电极DEL2可以堆叠以形成具有五个阶梯的阶梯式结构。第二虚设电极DEL2可以设置为允许第四末端位于相对于衬底100的顶表面以第四斜率SLP4倾斜的平面上。第二虚设区DMR2可以设置为具有第四宽度WT4。
在一些实施例中，第一虚设电极DEL1和第二虚设电极DEL2可以相对于单元阵列区CAR对称地布置。第三斜率SLP3和第四斜率SLP4可以实质上相同。第三宽度WT3和第四宽度WT4可以实质上相同。
在一些实施例中，第一斜率SLP1可以小于第三斜率SLP3，第二斜率SLP2与第三斜率SLP3和第四斜率SLP4可以实质上相同。第一宽度WT1可以大于第三宽度WT3，第二宽度WT2可以实质上等于第三宽度WT3和第四宽度WT4。
在某些实施例中，如图9A、图9B、图10、图11和图12所示，第一虚设电极DEL1和第二虚设电极DEL2可以相对于单元阵列区CAR非对称地布置。例如，第三斜率SLP3和第四斜率SLP4可以彼此不同。作为示例，第四斜率SLP4可以大于第三斜率SLP3。另外，第三宽度WT3和第四宽度WT4可以彼此不同。例如，第三宽度WT3可以大于第四宽度WT4。
在一些实施例中，互连结构的接触插塞PLG可以分别连接至第一接触区CTR1的第一电极EL1。第二电极EL2中的至少两个可以以垂直对齐的方式堆叠在与互连结构断开的第二接触区CTR2上，从而允许第二电极EL2的占用面积减小。另外，第一虚设电极DEL1中的至少两个和第二虚设电极DEL2中的至少两个可以以垂直对齐的方式堆叠在与互连结构断开的第一虚设区DMR1和第二虚设区DMR2上，从而允许第一虚设区DMR1和第二虚设区DMR2的占用面积减小。这可以使得能够增加单元阵列区CAR的有效占用面积。
图17至图24为示出制造根据本发明构思的示例实施例的三维半导体器件的方法的截面图。图17至图24为沿着图5A的线I-I'截取的截面图。
参照图17，缓冲绝缘层105可以形成在衬底100上，并且牺牲层110和绝缘层115可以交替地形成在缓冲绝缘层105上。
衬底100可以包括单元阵列区CAR以及包围单元阵列区CAR的第一接触区CTR1和第二接触区CTR2以及第一虚设区DMR1和第二虚设区DMR2。这里，第一接触区CTR1和第二接触区CTR2可以彼此相对地设置，第一虚设区DMR1和第二虚设区DMR2可以彼此相对地设置。
可以由相对于缓冲绝缘层105和绝缘层115具有刻蚀选择性的材料形成牺牲层110。作为示例，缓冲绝缘层105和绝缘层115可以由氧化硅形成或者包括氧化硅，牺牲层110可以由氮化硅形成或者包括氮化硅。
参照图18，可以对第一接触区CTR1和第二接触区CTR2上的牺牲层110和绝缘层115以及第一虚设区DMR1和第二虚设区DMR2上的牺牲层110和绝缘层115图案化，以形成阶梯式结构。
例如，掩模图案(未示出)可以形成在最上面的一个绝缘层115上，并且可以用掩模图案作为刻蚀掩模来刻蚀绝缘层115和牺牲层110中的最上面层以暴露绝缘层115中的次上层。此后，可以刻蚀掩模图案以减小掩模图案的宽度，并且可以用刻蚀后的掩模图案作为刻蚀掩模来刻蚀绝缘层115和牺牲层和110中的次上层。可以重复地进行针对绝缘层115和牺牲层110的刻蚀工艺和针对掩模图案的刻蚀工艺，因此，绝缘层115和牺牲层110可以形成为在第一接触区CTR1和第二接触区CTR2上以及在第一虚设区DMR1和第二虚设区DMR2上具有阶梯式结构。
在一些实施例中，通过控制被掩模图案覆盖的第一接触区CTR1和第二接触区CTR2以及第一虚设区DMR1和第二虚设区DMR2的位置和面积，可以实现图5A、图9A和图13A中所示的电极的阶梯式结构。
在刻蚀工艺之后，可以去除掩模图案，然后，绝缘间隙填充层117可以形成在衬底100上。可以使绝缘间隙填充层117平面化，以暴露最上面的绝缘层115的顶表面。
参照图19，可以对单元阵列区CAR上的绝缘层115、牺牲层110和缓冲绝缘层105图案化，以形成暴露衬底100的垂直孔120。作为示例，当在俯视图中观看时，垂直孔120可以以锯齿形方式排列。作为另一个示例，当在俯视图中观看时，垂直孔120可以以线性方式排列。
此后，垂直结构VS可以形成为分别填充垂直孔120。垂直结构VS(例如，图6B所示)的形成可以包括步骤：形成第二半导体图案SP2，以覆盖垂直孔120的内侧表面；形成第一半导体图案SP1，以覆盖具有第二半导体图案SP2的垂直孔120；以及在第一半导体图案SP1和第二半导体图案SP2上形成导电垫D(例如，见图4)。每个导电垫D可以是可通过注入工艺形成的掺杂区，或者可以是可通过沉积工艺形成的导电图案。此外，第一半导体图案SP1可以是具有封闭底部的空心结构。
参照图20，可以对绝缘间隙填充层117、绝缘层115、牺牲层110和缓冲绝缘层105图案化，以形成暴露衬底100的沟槽135。沟槽135可以暴露绝缘层115和牺牲层和110的侧表面。
参照图21，可以去除通过沟槽135暴露的牺牲层110，以在绝缘层115之间形成凹进140。凹进140可以连接至沟槽135。在一些实施例中，可以用各向同性刻蚀工艺进行牺牲层110的去除。
参照图22，第一导电层(未示出)可以形成在衬底100上，以填充沟槽135和凹进140。第一导电层可以包括：共形地覆盖沟槽135和凹进140的内表面的势垒层(未示出)；以及填充沟槽135和凹进140的剩余空间的电极层(未示出)。可以从沟槽135去除第一导电层，因此，电极EL可以分别局部地形成在凹进140中。
在一些实施例中，可以按照电极EL的位置将电极EL分类成四个类型。例如，电极EL可以包括第一电极EL1、第二电极EL2、第一虚设电极DEL1以及第二虚设电极DEL2。
在垂直结构VS形成为具有图6B所示的结构的情况下，数据存储层DS的垂直图案VP可以共形地形成在第二半导体图案SP2与堆叠结构ST之间。
此后，可以进行离子注入工艺，以将掺杂物注入到通过沟槽135暴露的衬底100中，从而形成公共源极区145。在某些实施例中，可以在形成电极EL之后形成公共源极区145。可替换地，可以在形成沟槽135之后、去除牺牲层110之前形成公共源极区145。
公共源极结构可以形成在沟槽135中，以提供与公共源极区145电连接的电流路径。公共源极结构的形成可以包括步骤：在沟槽135的侧壁上共形地形成绝缘间隔件层(未示出)；各向异性地刻蚀绝缘间隔件层，以形成暴露公共源极区145的绝缘侧壁间隔件SP；形成第二导电层，以填充具有绝缘侧壁间隔件SP的沟槽135；以及使第二导电层平面化，以形成公共源极插塞CSPLG。
参照图23，接触插塞PLG可以形成为穿过第一接触区CTR1和第二接触区CTR2中的至少一个上的绝缘间隙填充层117。例如，接触插塞PLG可以分别电连接至第一电极EL1或第二电极EL2。
如图6A、图7和图8所示，接触插塞PLG可以分别电连接至各个第一电极EL1的第一末端。虽未示出，但是在某些实施例中，接触插塞PLG可以分别电连接至第二电极EL2的第二末端。
参照图24，盖绝缘层175可以形成在衬底100上，以覆盖垂直结构VS、源极结构、接触插塞PLG以及绝缘间隙填充层117。
此后，位线接触插塞BPLG可以形成为穿过盖绝缘层175。位线接触插塞BPLG可以分别电连接至垂直结构VS。接下来，接触图案CT可以形成为分别电连接至接触插塞PLG。
位线BL可以在盖绝缘层175上形成为电连接至各个位线接触插塞BPLG，并且连接线CL可以形成为电连接至接触图案CT。
图25为示出包括根据本发明构思的示例实施例的三维半导体存储器件的存储器***的示例的示意框图。
参照图25，存储器***1100可以用于实现信息处理装置，例如PDA、便携式计算机、网络平板电脑、无线电话、移动电话、数字音乐播放器、存储卡以及有线或无线通信装置。
存储器***1100可以包括控制器1110、输入-输出单元1120(例如，键区、键盘和显示器)、存储器1130、接口1140以及总线1150。存储器1130和接口1140可以通过总线1150彼此通信。
控制器1110可以包括微处理器、数字信号处理器、微控制器、或者其他类似的处理装置中的至少一个。存储器1130可以配置为存储由控制器1110处理的数据或命令。输入-输出单元1120可以配置为从存储器***1100的外部接收数据或信号，或者向存储器***1100的外部输出数据或信号。例如，输入-输出单元1120可以包括键盘、键区、或显示装置。
存储器1130可以包括根据本发明构思的示例实施例的三维半导体存储器件。存储器1130还可以包括随机存取易失性存储器或者任何其他类型的存储器件。
接口1140可以配置为从通信网络接收数据或信号，或者向通信网络输出数据或信号。
图26为示出包括根据本发明构思的示例实施例的三维半导体存储器件的存储卡的示例的示意框图。
参照图26，存储卡1200可以配置为包括半导体存储器件1210，其可以是根据本发明构思的示例实施例的半导体存储器件之一。存储卡1200包括存储控制器1220，其配置为控制主机与半导体存储器件1210之间的数据交换操作。
静态随机存取存储器(SRAM)1221可以用作处理单元1222的操作存储器。主机接口1223可以配置为包括将要与存储卡1200连接的主机的数据交换协议。纠错块1224可以配置为检测并纠正包括在从半导体存储器件1210读出的数据中的错误。存储器接口1225与半导体存储器件1210交互。处理单元1222执行用于交换存储控制器1220的数据的每次控制操作。虽然未在图中描绘，但对本领域普通技术人员显而易见的是，根据本发明构思的示例实施例的存储卡1200还可以包括存储用于与主机交互的代码数据的ROM(未示出)。
图27为示出包括根据本发明构思的示例实施例的三维半导体存储器件的信息处理***的示例的示意框图。
参照图27，信息处理***1300，其可以是移动装置和/或台式计算机，可以包括存储器***1310(例如，FLASH存储器***)。在示例实施例中，信息处理***1300还可以包括通过***总线1360电连接至存储器***1310的调制解调器1320、中央处理单元(CPU)1330、随机存取存储器(RAM)1340以及用户接口1350。存储器***1310可以包括存储器控制器1312和半导体存储器件1311，其可以是根据本发明构思的示例实施例的半导体存储器件之一，并且可以配置为具有与上文描述的存储器***实质上相同的特征。由CPU 1330处理的数据和/或从外部的输入可以存储在存储器***1310中。在一些实施例中，存储器***1310可以用作固态盘(SSD)的一部分，并且在这种情况下，信息处理***1300可以稳定地且可靠地将大量数据存储在存储器***1310中。存储器***1310在可靠性上的这种增加使得信息处理***1300能够为错误纠正节约资源，并且实现高速数据交换功能。虽未示出，但是对本领域技术人员而言显而易见的是，例如，应用芯片组、相机图像传感器、相机图像信号处理器(ISP)、输入/输出装置等也可以包括在根据本发明构思的信息处理***1300中。
根据本发明构思的示例实施例的半导体存储器件或存储器***可以用各种类型的封装件中的任何一种来封装。例如，根据本发明构思的示例实施例的半导体存储器件可以用诸如以下的方法来封装并安装：封装件层叠(PoP)、球栅阵列(BGA)、芯片尺度封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫包装芯片、晶圆形式芯片、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩小外形封装(SSOP)、薄型小外形封装(TSOP)、***极封装(SIP)、多芯片封装(MCP)、晶圆级制作封装(WFP)、晶圆级处理层叠封装(WSP)。
根据本发明构思的示例实施例，在垂直地堆叠的电极的堆叠结构中，虚设区设置为具有减小的面积，因此，可以增加单元阵列区的占用面积。
虽然已经具体地示出并描述了本发明构思的各示例实施例，但是本领域普通技术人员应当理解，在不脱离随附的权利要求的精神和范围的前提下，可以在其中进行形式上和细节上的许多改变。

Claims (20)

1.一种三维半导体器件，包括：
衬底，其包括接触区、虚设区和单元阵列区；以及
堆叠结构，其包括垂直地堆叠在所述衬底上的多个电极，
其中，在所述接触区上，所述电极以这样的方式设置：各个电极中下面的一个电极具有被其上面的一个电极所暴露的末端，从而具有阶梯式结构，并且
在所述虚设区上，至少两个电极的末端具有位于实质上相同的水平位置处的侧壁。
2.根据权利要求1所述的半导体器件，其中，所述接触区包括在第一方向上彼此分隔开并且彼此相对的第一接触区和第二接触区，所述单元阵列区***在所述第一接触区和第二接触区之间，并且
所述虚设区包括在垂直于所述第一方向的第二方向上彼此分隔开并且彼此相对的第一虚设区和第二虚设区，所述单元阵列区***在所述第一虚设区和第二虚设区之间。
3.根据权利要求2所述的半导体器件，其中，所述第一接触区上的电极和所述第二接触区上的电极具有相对于彼此对称地排列的末端。
4.根据权利要求2所述的半导体器件，其中，在所述第二接触区上，至少两个电极的末端具有位于实质上相同的水平位置处的侧壁。
5.根据权利要求2所述的半导体器件，其中，所述第一虚设区上的电极和所述第二虚设区上的电极具有相对于彼此对称地排列的末端。
6.根据权利要求2所述的半导体器件，其中，所述第一虚设区上的电极和所述第二虚设区上的电极具有相对于彼此不对称地排列的末端。
7.根据权利要求1所述的半导体器件，还包括分别与所述接触区上的电极的末端电连接的接触插塞。
8.根据权利要求1所述的半导体器件，其中，在所述接触区上，电极的末端位于相对于所述衬底的顶表面以第一斜率倾斜的平面上，并且
在所述虚设区上，电极的末端位于相对于所述衬底的顶表面以第二斜率倾斜的平面上，
其中，所述第二斜率大于所述第一斜率。
9.根据权利要求1所述的半导体器件，还包括：
垂直结构，其设置在所述单元阵列区上以穿过所述堆叠结构；以及
存储器元件，其***在所述垂直结构与所述电极之间。
10.一种三维半导体器件，包括：
衬底，其包括：在第一方向上彼此相对的第一接触区和第二接触区；在垂直于所述第一方向的第二方向上彼此相对的第一虚设区和第二虚设区；以及位于所述第一接触区与第二接触区之间并且位于所述第一虚设区与第二虚设区之间的单元阵列区；以及
堆叠结构，其包括垂直地堆叠在所述衬底上的多个电极，
其中，所述第一接触区在所述第一方向上的水平长度大于所述第一虚设区在所述第二方向上的水平长度。
11.根据权利要求10所述的半导体器件，其中，所述第一接触区在所述第一方向上的水平长度实质上等于位于所述第一接触区上的电极的部分的水平长度中最长的水平长度，并且
所述第一虚设区在所述第二方向上的水平长度实质上等于位于所述第一虚设区上的电极的部分的水平长度中最长的水平长度。
12.根据权利要求10所述的半导体器件，其中，所述第二接触区在所述第一方向上的水平长度实质上等于所述第一接触区在所述第一方向上的水平长度。
13.根据权利要求10所述的半导体器件，其中，所述第二接触区在所述第一方向上的水平长度小于所述第一接触区在所述第一方向上的水平长度。
14.根据权利要求10所述的半导体器件，其中，所述第二虚设区在所述第二方向上的水平长度实质上等于所述第一虚设区在所述第二方向上的水平长度。
15.根据权利要求10所述的半导体器件，其中，所述第二虚设区在所述第二方向上的水平长度小于所述第一虚设区在所述第二方向上的水平长度。
16.根据权利要求10所述的半导体器件，其中，在所述第一接触区上，各个电极以这样的方式设置：各个电极中下面的一个电极具有被其上面的一个电极所暴露的末端，从而具有阶梯式结构，并且
所述半导体器件还包括接触插塞，每一个接触插塞电连接至所述电极中的对应的一个电极的暴露的末端。
17.一种三维半导体器件，包括：
衬底，其包括阵列区以及包围所述阵列区的第一区到第四区；以及
堆叠结构，其包括垂直地堆叠在所述衬底上的多个电极，
其中，所述第一区到第四区中的至少两个相邻的区具有彼此不同的宽度。
18.根据权利要求17所述的半导体器件，其中，所述第一区到第四区中的相对的一对具有实质上相同的宽度。
19.根据权利要求17所述的半导体器件，其中，所述第一区到第四区具有彼此不同的宽度。
20.根据权利要求17所述的半导体器件，还包括接触插塞，其设置在所述第一区到第四区中的一个上，并且电连接至其上的电极的末端，
其中，所述第一区到第四区中的所述一个具有所述第一区到第四区的宽度中最大的宽度。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107482012A (zh) * 2017-08-31 2017-12-15 长江存储科技有限责任公司 三维存储器及其制作方法
TWI640063B (zh) * 2017-04-17 2018-11-01 旺宏電子股份有限公司 三維堆疊半導體裝置及其製造方法
CN108735709A (zh) * 2017-04-19 2018-11-02 旺宏电子股份有限公司 三维叠层半导体装置及其制造方法
CN109300908A (zh) * 2017-07-25 2019-02-01 三星电子株式会社 半导体器件
CN109817626A (zh) * 2017-11-21 2019-05-28 三星电子株式会社 三维半导体存储器件
US10332936B2 (en) 2017-04-19 2019-06-25 Macronix International Co., Ltd. 3D stacking semiconductor device
CN111276486A (zh) * 2018-12-07 2020-06-12 长江存储科技有限责任公司 新型3d nand存储器件及其形成方法

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10015083B2 (en) 2011-12-22 2018-07-03 Amazon Technologies, Inc. Interfaces to manage inter-region connectivity for direct network peerings
KR102333478B1 (ko) 2015-03-31 2021-12-03 삼성전자주식회사 3차원 반도체 장치
KR102435524B1 (ko) * 2015-10-21 2022-08-23 삼성전자주식회사 반도체 메모리 장치
US9633945B1 (en) * 2016-01-27 2017-04-25 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing semiconductor device
US9905514B2 (en) * 2016-04-11 2018-02-27 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
KR20180072915A (ko) * 2016-12-21 2018-07-02 삼성전자주식회사 3차원 반도체 메모리 장치
CN108695334B (zh) * 2017-04-12 2021-01-01 旺宏电子股份有限公司 多层元件的边缘结构及其制造方法
KR20180120019A (ko) * 2017-04-26 2018-11-05 에스케이하이닉스 주식회사 반도체 소자 및 이의 제조 방법
KR102397903B1 (ko) * 2017-07-17 2022-05-13 삼성전자주식회사 게이트들을 포함하는 반도체 소자
KR102428273B1 (ko) * 2017-08-01 2022-08-02 삼성전자주식회사 3차원 반도체 소자
US10510547B2 (en) * 2017-09-13 2019-12-17 Applied Materials, Inc. Metal and metal-derived films
KR102587973B1 (ko) * 2017-11-07 2023-10-12 삼성전자주식회사 3차원 반도체 메모리 장치
KR102522164B1 (ko) * 2017-11-20 2023-04-17 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR102612021B1 (ko) * 2018-04-03 2023-12-11 삼성전자주식회사 3차원 반도체 메모리 장치
US10700004B2 (en) * 2018-04-23 2020-06-30 Macronix International Co., Ltd. 3D NAND world line connection structure
KR102629345B1 (ko) * 2018-04-25 2024-01-25 삼성전자주식회사 3차원 반도체 메모리 장치
JP2019212687A (ja) * 2018-05-31 2019-12-12 東芝メモリ株式会社 半導体メモリ
JP2020017572A (ja) 2018-07-23 2020-01-30 キオクシア株式会社 半導体メモリ及び半導体メモリの製造方法
KR102678119B1 (ko) * 2018-08-28 2024-06-26 삼성전자주식회사 3차원 반도체 메모리 장치
KR102460070B1 (ko) 2018-09-21 2022-10-31 삼성전자주식회사 수직형 메모리 장치
KR20200073339A (ko) * 2018-12-13 2020-06-24 삼성전자주식회사 3차원 반도체 메모리 장치
KR20200076393A (ko) * 2018-12-19 2020-06-29 삼성전자주식회사 3차원 반도체 메모리 소자
JP7134901B2 (ja) 2019-03-04 2022-09-12 キオクシア株式会社 半導体記憶装置の製造方法
WO2020188775A1 (ja) 2019-03-19 2020-09-24 キオクシア株式会社 半導体記憶装置
JP2021039965A (ja) 2019-08-30 2021-03-11 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
KR102657140B1 (ko) * 2019-12-26 2024-04-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR20210142914A (ko) * 2020-05-19 2021-11-26 에스케이하이닉스 주식회사 3차원 반도체 메모리 장치
CN111739891B (zh) * 2020-06-30 2021-05-07 长江存储科技有限责任公司 三维存储器及其制造方法
KR20220055513A (ko) 2020-10-26 2022-05-04 삼성전자주식회사 반도체 메모리 장치
KR20220057834A (ko) * 2020-10-30 2022-05-09 삼성전자주식회사 반도체 장치 및 이를 포함하는 대용량 데이터 저장 시스템
US20220278051A1 (en) * 2021-02-26 2022-09-01 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101055875A (zh) * 2006-03-27 2007-10-17 株式会社东芝 非易失性半导体存储器件及其制造方法
US20120068259A1 (en) * 2010-09-20 2012-03-22 Sang-Yong Park Three dimensional semiconductor memory device and method for fabricating the same
CN102468282A (zh) * 2010-11-17 2012-05-23 三星电子株式会社 三维半导体器件及其制造方法
US20120208347A1 (en) * 2011-02-11 2012-08-16 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
US8664761B1 (en) * 2012-12-21 2014-03-04 Macronix International Co., Ltd. Semiconductor structure and manufacturing method of the same
US20150054046A1 (en) * 2011-11-21 2015-02-26 Sandisk Technologies Inc. 3D Non-Volatile Memory With Metal Silicide Interconnect
US20150064902A1 (en) * 2011-03-15 2015-03-05 Samsung Electronics Co., Ltd. Methods of Fabricating Semiconductor Devices

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR101502585B1 (ko) * 2008-10-09 2015-03-24 삼성전자주식회사 수직형 반도체 장치 및 그 형성 방법
US20130009274A1 (en) 2009-12-31 2013-01-10 Industry-University Cooperation Foundation Hanyang University Memory having three-dimensional structure and manufacturing method thereof
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101102548B1 (ko) 2010-04-30 2012-01-04 한양대학교 산학협력단 비휘발성 메모리장치 및 그 제조 방법
KR101713228B1 (ko) 2010-06-24 2017-03-07 삼성전자주식회사 비대칭 워드라인 패드를 갖는 반도체 메모리 소자
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
KR101805769B1 (ko) 2010-11-29 2017-12-08 삼성전자주식회사 3차원 반도체 기억 소자의 제조 방법
US8530350B2 (en) 2011-06-02 2013-09-10 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
KR20140008622A (ko) 2012-07-10 2014-01-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102003529B1 (ko) * 2012-08-22 2019-07-25 삼성전자주식회사 적층된 전극들을 형성하는 방법 및 이를 이용하여 제조되는 3차원 반도체 장치
JP2014053447A (ja) * 2012-09-07 2014-03-20 Toshiba Corp 不揮発性半導体記憶装置
KR101965602B1 (ko) * 2012-10-16 2019-04-04 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
KR20140075340A (ko) 2012-12-11 2014-06-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102046504B1 (ko) 2013-01-17 2019-11-19 삼성전자주식회사 수직형 반도체 소자의 패드 구조물 및 배선 구조물
JP2014183225A (ja) 2013-03-19 2014-09-29 Toshiba Corp 不揮発性半導体記憶装置
JP2015056452A (ja) 2013-09-10 2015-03-23 株式会社東芝 半導体記憶装置及びその製造方法
KR102282138B1 (ko) * 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
JP6430302B2 (ja) * 2015-03-13 2018-11-28 東芝メモリ株式会社 不揮発性半導体記憶装置
KR102333478B1 (ko) 2015-03-31 2021-12-03 삼성전자주식회사 3차원 반도체 장치
KR102612021B1 (ko) * 2018-04-03 2023-12-11 삼성전자주식회사 3차원 반도체 메모리 장치

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101055875A (zh) * 2006-03-27 2007-10-17 株式会社东芝 非易失性半导体存储器件及其制造方法
US20120068259A1 (en) * 2010-09-20 2012-03-22 Sang-Yong Park Three dimensional semiconductor memory device and method for fabricating the same
CN102468282A (zh) * 2010-11-17 2012-05-23 三星电子株式会社 三维半导体器件及其制造方法
US20120208347A1 (en) * 2011-02-11 2012-08-16 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
US20150064902A1 (en) * 2011-03-15 2015-03-05 Samsung Electronics Co., Ltd. Methods of Fabricating Semiconductor Devices
US20150054046A1 (en) * 2011-11-21 2015-02-26 Sandisk Technologies Inc. 3D Non-Volatile Memory With Metal Silicide Interconnect
US8664761B1 (en) * 2012-12-21 2014-03-04 Macronix International Co., Ltd. Semiconductor structure and manufacturing method of the same

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI640063B (zh) * 2017-04-17 2018-11-01 旺宏電子股份有限公司 三維堆疊半導體裝置及其製造方法
CN108735709A (zh) * 2017-04-19 2018-11-02 旺宏电子股份有限公司 三维叠层半导体装置及其制造方法
US10332936B2 (en) 2017-04-19 2019-06-25 Macronix International Co., Ltd. 3D stacking semiconductor device
CN108735709B (zh) * 2017-04-19 2020-06-30 旺宏电子股份有限公司 三维叠层半导体装置及其制造方法
CN109300908A (zh) * 2017-07-25 2019-02-01 三星电子株式会社 半导体器件
CN109300908B (zh) * 2017-07-25 2023-08-22 三星电子株式会社 半导体器件
CN107482012A (zh) * 2017-08-31 2017-12-15 长江存储科技有限责任公司 三维存储器及其制作方法
CN107482012B (zh) * 2017-08-31 2018-07-27 长江存储科技有限责任公司 三维存储器及其制作方法
US10734397B2 (en) 2017-08-31 2020-08-04 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
CN109817626A (zh) * 2017-11-21 2019-05-28 三星电子株式会社 三维半导体存储器件
CN109817626B (zh) * 2017-11-21 2024-04-05 三星电子株式会社 三维半导体存储器件
CN111276486A (zh) * 2018-12-07 2020-06-12 长江存储科技有限责任公司 新型3d nand存储器件及其形成方法

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