KR102565002B1 - 3차원 반도체 메모리 장치 - Google Patents

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Abstract

3차원 반도체 메모리 장치가 제공된다. 3차원 반도체 메모리 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판; 상기 기판 상에서 제 1 방향으로 연장되며, 상기 기판 상에 수직적으로 적층된 전극들을 포함하는 전극 구조체로서, 상기 전극들 각각은 상기 연결 영역에서 패드부를 포함하되, 상기 전극들의 패드부들은 계단 구조를 갖도록 적층된 전극 구조체; 상기 셀 어레이 영역에서 상기 전극 구조체를 관통하는 복수 개의 셀 수직 구조체들; 상기 연결 영역에서 상기 각 전극의 상기 패드부를 관통하는 복수 개의 더미 수직 구조체들; 및 상기 전극들의 상기 패드부들에 각각 접속된 셀 콘택 플러그들을 포함하되, 상기 셀 콘택 플러그들 각각의 상면은 제 1 길이 및 상기 제 1 길이보다 작은 제 1 폭을 가지며, 상기 더미 수직 구조체들은, 평면적 관점에서, 각각의 상기 셀 콘택 플러그들을 둘러싸도록 배치될 수 있다.

Description

3차원 반도체 메모리 장치{Three dimensional semiconductor memory device}
본 발명은 3차원 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판; 상기 기판 상에서 제 1 방향으로 연장되며, 상기 기판 상에 수직적으로 적층된 전극들을 포함하는 전극 구조체로서, 상기 전극들 각각은 상기 연결 영역에서 패드부를 포함하되, 상기 전극들의 패드부들은 계단 구조를 갖도록 적층된 전극 구조체; 상기 셀 어레이 영역에서 상기 전극 구조체를 관통하는 복수 개의 셀 수직 구조체들; 상기 연결 영역에서 상기 각 전극의 상기 패드부를 관통하는 복수 개의 더미 수직 구조체들; 및 상기 전극들의 상기 패드부들에 각각 접속된 셀 콘택 플러그들을 포함하되, 상기 셀 콘택 플러그들 각각의 상면은 제 1 길이 및 상기 제 1 길이보다 작은 제 1 폭을 가지며, 상기 더미 수직 구조체들은, 평면적 관점에서, 각각의 상기 셀 콘택 플러그들을 둘러싸도록 배치될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판; 상기 기판 상에서 제 1 방향으로 연장되며, 상기 기판 상에 수직적으로 적층된 전극들을 포함하는 전극 구조체로서, 상기 전극들 각각은 상기 연결 영역에서 패드부를 포함하되, 상기 전극들의 패드부들은 계단식 구조로 적층된 전극 구조체; 상기 셀 어레이 영역에서 상기 전극 구조체를 관통하는 복수 개의 셀 수직 구조체들; 상기 전극들의 상기 패드부들에 각각 접속된 셀 콘택 플러그들로서, 상기 셀 콘택 플러그들 각각의 상면은 제 1 길이 및 상기 제 1 길이보다 작은 제 2 폭을 갖는 것; 및 상기 연결 영역에서 상기 각 전극의 상기 패드부를 관통하며, 상기 각 셀 콘택 플러그를 둘러싸도록 배치되는 복수 개의 더미 수직 구조체들을 포함할 수 있다. 상기 더미 수직 구조체들은 상기 셀 어레이 영역으로부터 제 1 거리만큼 이격되어 배치되는 제 1 더미 수직 구조체 및 상기 셀 어레이 영역으로부터 상기 제 1 거리보다 큰 제 2 거리만큼 이격되어 배치되는 제 2 더미 수직 구조체를 포함하되, 상기 제 2 더미 수직 구조체의 폭은 상기 제 1 더미 수직 구조체의 폭보다 클 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 연결 영역에 제공되는 더미 수직 구조체들과 인접한 셀 콘택 플러그를 타원 또는 바 형태로 형성함으로써, 각 셀 콘택 플러그와 이에 인접하는 더미 수직 구조체들 간의 거리를 확보할 수 있다. 그러므로, 셀 콘택 플러그와 더미 수직 구조체들 간의 전기적 단락을 방지할 수 있어, 3차원 반도체 메모리 장치의 신뢰성 및 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 배치 구조를 설명하기 위한 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 2의 I-I'선 및 II-II'선을 따라 자른 단면을 나타낸다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 2의 III-III'선을 따라 자른 단면을 나타낸다.
도 5A 및 도 5B는 도 3의 A 부분을 설명하기 위한 확대도들이다.
도 6은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 7은 도 6의 I-I'선을 따라 자른 단면이다.
도 8 내지 도 15는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 평면도들이다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 배치 구조를 설명하기 위한 도면이다.
도 1을 참조하면, 3차원 반도체 메모리 장치는 셀 어레이 영역(CAR), 및 주변 회로 영역을 포함한다. 주변 회로 영역은 로우 디코더 영역들(ROW DCR), 페이지 버퍼 영역(PBR), 칼럼 디코더 영역(COL DCR), 및 제어 회로 영역(미도시)을 포함할 수 있다. 실시예들에 따르면, 셀 어레이 영역(CAR)과 로우 디코더 영역들(ROW DCR) 사이에 연결 영역(CNR)이 배치될 수 있다.
셀 어레이 영역(CAR)에는 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이가 배치된다. 실시예들에서, 메모리 셀 어레이는 데이터 소거 단위인 복수 개의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 3차원적으로 배열된 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함할 수 있다.
일 예로, 3차원 반도체 메모리 장치는 수직형 낸드(NAND) 플래시 메모리 장치일 수 있으며, 셀 어레이 영역(CAR)에 제 1 및 제 2 방향으로 신장된 평면 상에 제 3 방향으로 연장되는 셀 스트링들이 제공될 수 있다. 여기서, 셀 스트링들 각각은 직렬 연결된 스트링 선택 트랜지스터들, 메모리 셀 트랜지스터들, 및 접지 선택 트랜지스터로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들 각각은 데이터 저장 요소(data storage element)를 포함한다.
연결 영역(CNR)에는 메모리 셀 어레이와 로우 디코더를 전기적으로 연결하는 배선 구조체(예를 들어, 콘택 플러그들 및 도전 라인들)가 배치될 수 있다.
로우 디코더 영역(ROW DCR)에는 메모리 셀 어레이의 워드 라인들을 선택하는 로우 디코더가 배치될 수 있다. 로우 디코더는 어드레스 정보에 따라, 메모리 셀 어레이의 워드 라인들 중 하나를 선택한다. 로우 디코더는 제어 회로의 제어 신호에 응답하여 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
페이지 버퍼 영역(PBR)에는 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼가 배치될 수 있다. 페이지 버퍼는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
칼럼 디코더 영역(COL DCR)에는 메모리 셀 어레이의 비트라인들과 연결되는 칼럼 디코더가 배치된다. 칼럼 디코더는 페이지 버퍼와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 2의 I-I'선 및 II-II'선을 따라 자른 단면을 나타낸다. 도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 2의 III-III'선을 따라 자른 단면을 나타낸다. 도 5A 및 도 5B는 도 3의 A 부분을 설명하기 위한 확대도들이다.
도 2, 도 3, 및 도 4를 참조하면, 기판(10)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함할 수 있다. 기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들어, 기판(10)은 제 1 도전형을 갖는 실리콘 웨이퍼일 수 있다.
전극 구조체들(ST)은 기판(10) 상에서 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제 1 방향(D1)을 따라 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 버퍼 절연막(11)이 전극 구조체(ST)와 기판(10) 사이에 개재될 수 있으며, 실리콘 산화막을 포함할 수 있다.
전극 구조체(ST)는 기판(10)의 상면에 대해 수직하는 방향(즉, 제 3 방향)을 따라 번갈아 반복적으로 적층된 전극들(ELa, ELb, ELc) 및 절연막들(ILD)을 포함할 수 있다. 전극들(ELa, ELb, ELc)의 두께는 실질적으로 동일할 수 있으며, 절연막들(ILD)의 두께는 반도체 메모리 소자의 특성에 따라 달라질 수 있다. 또한, 각 절연막(ILD)의 두께는 각 전극(ELa, ELb, ELc)의 두께보다 작을 수 있다. 전극들(ELa, ELb, ELc)은, 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 절연막들(ILD)은 예를 들어, 실리콘 산화막 또는 저유전막을 포함할 수 있다.
실시예들에서, 각 전극 구조체(ST)는 최하층에 배치되는 하부 전극(ELa), 최상층에 배치되는 상부 전극(ELc), 및 하부 전극(ELa)과 상부 전극(ELc) 사이에 수직적으로 적층된 중간 전극들(ELb)을 포함할 수 있다.
전극 구조체(ST)는 연결 영역(CNR)에서 계단식 구조를 가질 수 있다. 상세하게, 전극들(ELa, ELb, ELc)은 기판(10)으로부터 멀어질수록 제 1 방향(D1)으로의 길이가 감소할 수 있으며, 전극 구조체(ST)의 높이는 셀 어레이 영역(CAR)에서 멀어질수록 감소될 수 있다. 전극들(ELa, ELb, ELc)의 일측벽들은 제 1 방향(D1)을 따라 일정 간격으로 이격되어 배치될 수 있다.
전극 구조체(ST)는 연결 영역(CNR)에서 다양한 형태의 계단 구조를 가질 수 있다. 도면에는 전극 구조체(ST)의 계단 구조가 제 1 방향(D1)을 따라 내려가는 형태를 도시하였으나, 전극 구조체(ST)는 연결 영역(CNR)에서 제 1 방향(D1) 및 제 2 방향(D2)을 따라 내려가는 계단 구조를 가질 수도 있다.
전극들(ELa, ELb, ELc) 각각은 연결 영역(CNR)에서 패드부(ELp)를 가질 수 있으며, 전극들(ELa, ELb, ELc)의 패드부들(ELp)의 배치에 따라 각 전극 구조체(ST)의 계단 구조가 달라질 수 있다. 일 예에 따르면, 홀수 번째 전극들(ELa, ELb, ELc)의 패드부들(ELp)은 수평적으로 및 수직적으로 서로 다른 위치에 위치할 수 있다. 홀수 번째 전극들(ELa, ELb, ELc)의 패드부들(ELp)이 그 아래 위치하는 짝수 번째 전극들의 패드부들(ELp)을 덮을 수 있다. 이와 달리, 모든 전극들(ELa, ELb, ELc)의 패드부들(ELp)은 수평적으로 및 수직적으로 서로 다른 위치에 위치할 수 있다.
평탄 절연막(50)이 계단식 구조를 갖는 전극 구조체들(ST)의 단부들을 덮을 수 있다. 즉, 평탄 절연막(50)은 전극들(ELa, ELb, ELc)의 패드부들(ELp)을 덮을 수 있다. 평탄 절연막(50)은 실질적으로 평탄한 상면을 가질 수 있다. 평탄 절연막(50)은, 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있다.
복수 개의 셀 수직 구조체들(CVS)이 셀 어레이 영역(CAR)에서 전극 구조체(ST)를 관통하여 기판(10)에 연결될 수 있다. 셀 수직 구조체들(CVS)은, 평면적 관점에서, 일 방향으로 배열되거나, 지그재그 형태로 배열될 수 있다. 셀 수직 구조체들(CVS)은 원형의 상면을 가질 수 있으며, 셀 수직 구조체(CVS)의 폭(또는 직경)은 더미 수직 구조체(DVS)의 단축 폭보다 작을 수 있다.
셀 수직 구조체들(CVS)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 또한, 셀 수직 구조체들(CVS)은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 반도체 물질을 포함하는 셀 수직 구조체들(CVS)은 수직형 낸드(NAND) 플래시 메모리 장치의 셀 스트링을 구성하는 접지 및 스트링 선택 트랜지스터들 및 메모리 셀 트랜지스터들의 채널들로써 사용될 수 있다.
셀 수직 구조체들(CVS) 각각은 제 1 하부 반도체 패턴(LSP1), 제 1 상부 반도체 패턴(USP1), 및 제 1 수직 절연 패턴(VP1)을 포함할 수 있다. 제 1 상부 반도체 패턴(USP1)의 상단에 비트라인 콘택 패드(BLPAD)가 위치할 수 있다. 비트라인 콘택 패드(BLPAD)는 불순물이 도핑된 반도체 물질로 이루어질 수 있다.
보다 상세하게, 도 5a를 참조하면, 제 1 하부 반도체 패턴(LSP1)은 기판(10)과 직접 접촉할 수 있으며, 기판(10)으로부터 성장된 기둥(pillar) 형태의 에피택시얼 층(epitaxial layer)을 포함할 수 있다. 제 1 하부 반도체 패턴(LSP1)은 실리콘(Si)으로 이루어질 수 있으며, 이와 달리, 게르마늄(Ge), 실리콘게르마늄(SiGe), III-V족 반도체 화합물, 또는 II-VI족 반도체 화합물을 포함할 수도 있다. 제 1 하부 반도체 패턴(LSP1)의 측벽 일부분에 게이트 절연막(15)이 배치될 수 있다. 게이트 절연막(15)은 최하층 전극(ELa)과 제 1 하부 반도체 패턴(LSP1) 사이에 배치될 수 있다. 게이트 절연막(15)은 실리콘 산화막(예를 들어, 열 산화막)을 포함할 수 있다. 게이트 절연막(15)은 라운드진 측벽을 가질 수 있다.
한편, 셀 수직 구조체(CVS)에서 제 1 하부 반도체 패턴(LSP1)은 생략될 수도 있으며, 도 5b에 도시된 바와 같이, 상부 반도체 패턴(USP1)이 기판(10)과 직접 접촉할 수 있다.
제 1 상부 반도체 패턴(USP1)은 제 1 하부 반도체 패턴(LSP1) 또는 기판(10)과 직접 접촉할 수 있으며, 하단이 닫힌 파이프 형태 또는 U자 형태일 수 있다. 제 1 상부 반도체 패턴(USP1)의 내부는 절연 물질을 포함하는 제 1 매립 절연 패턴(VI)으로 채워질 수 있다. 제 1 상부 반도체 패턴(USP1)의 측벽은 제 1 수직 절연 패턴(VP1)에 의해 둘러싸일 수 있다.
제 1 상부 반도체 패턴(USP1)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 제 1 상부 반도체 패턴(USP1)은 제 1 하부 반도체 패턴(LSP1)과 다른 결정 구조를 가질 수 있으며, 예를 들어, 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나일 수 있다.
실시예들에서, 제 1 수직 절연 패턴(VP1)은 NAND 플래시 메모리 장치의 데이터 저장막으로서, 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다. 예를 들어, 전하 저장막(CIL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 더 구체적으로, 전하 저장막(CIL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막(TIL)은 전하 저장막(CIL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 블록킹 절연막(BLK)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막일 수 있다. 이와 달리, 제 1 수직 절연 패턴(VP1)은 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막을 포함할 수도 있다.
더미 수직 구조체들(DVS)이 연결 영역(CNR)에서 평탄 절연막(50) 및 전극 구조체(ST)를 관통할 수 있다. 더미 수직 구조체들(DVS)이 셀 어레이 영역(CAR)으로부터 멀어질수록, 더미 수직 구조체들(DVS)이 관통하는 전극들(ELa, ELb, ELc)의 개수가 감소할 수 있다.
복수 개의 더미 수직 구조체들(DVS)이 각 전극(ELa, ELb, ELc)의 패드부(ELp)를 관통할 수 있다. 각 전극(ELa, ELb, ELc)의 패드부(ELp)를 관통하는 복수 개의 더미 수직 구조체들(DVS)은, 평면적 관점에서, 각각의 셀 콘택 플러그들(CPLG)을 둘러싸도록 배치될 수 있다. 일 예에서, 4개의 더미 수직 구조체들(DVS)이 각 전극(ELa, ELb, ELc)의 패드부(ELp)를 관통하는 것으로 도시하였으나, 본 발명은 이에 한정되지 않는다. 다른 예로, 1개, 2개, 3개, 5개, 또는 6개의 더미 수직 구조체들(DVS)이 각 전극(ELa, ELb, ELc)의 패드부(ELp)를 관통할 수도 있을 것이다. 이에 더하여, 더미 수직 구조체들(DVS) 중 일부는, 평면적 관점에서, 전극들(ELa, ELb, ELc)의 일 측벽들을 관통할 수 있다.
더미 수직 구조체들(DVS) 각각은 셀 수직 구조체들(CVS)과 실질적으로 동일한 적층 구조 및 동일한 물질을 포함할 수 있다. 상세하게, 더미 수직 구조체들(DVS) 각각은 제 2 하부 반도체 패턴(LSP2), 제 2 상부 반도체 패턴(USP2), 및 제 2 수직 절연 패턴(VP2)을 포함할 수 있다. 제 2 하부 반도체 패턴(LSP2)은 셀 수직 구조체들(CVS)의 제 1 하부 반도체 패턴(LSP1)과 동일한 물질을 포함할 수 있다. 제 2 상부 반도체 패턴(USP2)은 셀 수직 구조체들(CVS)의 제 1 상부 반도체 패턴(USP1)과 동일한 물질을 포함할 수 있다. 제 2 수직 절연 패턴(VP2)는 셀 수직 구조체들(CVS)의 제 1 수직 절연 패턴(VP1)과 동일한 물질을 포함할 수 있다. 즉, 제 2 수직 절연 패턴(VP2)는 NAND 플래시 메모리 장치의 데이터 저장막으로서, 터널 절연막, 전하 저장막, 및 블록킹 절연막을 포함할 수 있다.
실시예들에 따르면, 더미 수직 구조체들(DVS)은 셀 수직 구조체들(CVS)과 실질적으로 동일한 수직적 길이를 갖되, 셀 수직 구조체들(CVS)보다 큰 폭을 가질 수 있다. 즉, 더미 수직 구조체들(DVS)의 상면들은 셀 수직 구조체들(CVS)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다.
보다 상세하게, 더미 수직 구조체들(DVS) 각각의 상면은 제 1 길이(L1) 및 제 1 길이(L1)보다 작은 제 1 폭(W1a)을 가질 수 있다. 즉, 더미 수직 구조체들(DVS) 각각은 장축 및 단축을 갖는 타원 형태 또는 바(bar) 형태의 상면을 가질 수 있다. 더미 수직 구조체들(DVS)의 장축들은 제 1 방향(D1) 및 제 2 방향(D2)에 대해 사선 방향과 나란하게 배치될 수 있으며, 서로 다른 방향들로 배치될 수 있다. 일 예에 따르면, 각 전극(ELa, ELb, ELc)의 패드부(ELp)에서, 제 1 방향(D1)으로 더미 수직 구조체들(DVS) 간의 간격(S1)은 제 2 방향(D2)으로 더미 수직 구조체들 간의 간격(S2)보다 클 수 있다.
더미 수직 구조체(DVS)는 상면에서 제 1 폭(W1a)을 가질 수 있으며, 바닥면에서 제 1 폭(W1a)보다 작은 제 2 폭(W1b)를 가질 수 있다. 또한, 더미 수직 구조체(DVS)는 상면과 바닥면 사이에서 보잉 영역을 가질 수 있으며, 보잉 영역에서 더미 수직 구조체(DVS)는 제 1 폭(W1a) 및 제 2 폭(W1b)보다 큰 제 3 폭(W1c)을 가질 수 있다. 서로 인접하는 더미 수직 구조체들(DVS) 간의 간격은 더미 수직 구조체들(DVS)의 상면들 사이보다 더미 수직 구조체들(DVS)의 보잉 영역들 사이에서 더 작을 수 있다.
제 1 및 제 2 층간 절연막들(60, 70)이 평탄 절연막(50) 상에 배치될 수 있으며, 셀 수직 구조체들(CVS)의 상면들 및 더미 수직 구조체들(DVS)의 상면들을 덮을 수 있다. 보다 구체적으로, 제 1 층간 절연막(60)은 비트라인 콘택 패드들(BLPAD)의 상면들을 덮을 수 있다.
비트 라인 콘택 플러그들(BPLG)이 셀 어레이 영역(CAR)에서 제 1 및 제 2 층간 절연막들(60, 70)을 관통하여 셀 수직 구조체들(CVS)에 각각 접속될 수 있다.
셀 콘택 플러그들(CPLG)은 연결 영역(CNR)에서 제 1 및 제 2 층간 절연막들(60, 70) 및 평탄 절연막(50)을 관통하여 전극들(ELa, ELb, ELc)의 패드부들(ELp)에 각각 접속될 수 있다. 셀 콘택 플러그들(CPLG)의 수직적 길이들은 셀 어레이 영역(CAR)에 인접할수록 감소될 수 있다. 그리고, 셀 콘택 플러그들(CPLG)의 상면들은 실질적으로 공면을 이룰 수 있다.
셀 콘택 플러그들(CPLG) 각각은, 평면적 관점에서, 더미 수직 구조체들(DVS)에 의해 둘러싸일 수 있다. 다시 말해, 각 셀 콘택 플러그(CPLG)는 서로 인접하는 더미 수직 구조체들(DVS) 사이에 위치할 수 있다.
실시예들에서, 셀 콘택 플러그들(CPLG) 각각의 상면은 제 2 길이(L2) 및 제 2 길이(L2)보다 작은 제 2 폭(W2)을 가질 수 있다. 즉, 셀 콘택 플러그들(CPLG) 각각은 장축 및 단축을 갖는 타원 형태 또는 바(bar) 형태의 상면을 가질 수 있다. 여기서, 셀 콘택 플러그(CPLG)의 제 2 길이(L2)는 제 2 방향(D2)으로 인접하는 더미 수직 구조체들(DVS) 간의 간격(S2)보다 클 수 있다. 또한, 제 2 길이(L2)는 각 패드부(ELp)에서 더미 수직 구조체들(DVS) 간의 사선 방향으로 거리(d)보다 작을 수 있다. 나아가, 셀 콘택 플러그들(CPLG)의 장축은 제 1 방향(D1)과 교차하는 제 2 방향(D2)과 나란할 수 있다. 셀 콘택 플러그(CPLG)가 타원 형태를 가지므로, 셀 콘택 플러그(CPLG)와 이에 인접한 더미 수직 구조체들(DVS) 사이의 최소 거리가 확보될 수 있다.
나아가, 공통 소오스 영역들(CSR)이 전극 구조체들(ST) 사이의 기판(10) 내에 제 2 도전형의 불순물을 도핑하여 형성될 수 있다. 공통 소오스 영역들(CSR)은 전극 구조체들(ST)과 나란하게 제 1 방향(D1)으로 연장될 수 있다. 공통 소오스 영역들(CSR)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
공통 소오스 플러그(CSP)가 전극 구조체들(ST) 사이에서 공통 소오스 영역(CSR)에 접속될 수 있다. 일 예로, 공통 소오스 플러그(CSP)는 실질적으로 균일한 상부 폭을 가지며, 제 1 방향(D1)으로 나란히 연장될 수 있다.
공통 소오스 플러그(CSP)와 전극 구조체들(ST)의 양측벽들 사이에 절연 스페이서(SP)가 개재될 수 있다. 이와 달리, 공통 소오스 플러그(CSP)가 절연 스페이서(SP)를 관통하여 공통 소오스 영역(CSR)과 국소적으로 접속될 수도 있다.
비트 라인들(BL)이 셀 어레이 영역(CAR)의 제 2 층간 절연막(70) 상에 배치될 수 있으며, 연결 배선들(CL)이 연결 영역(CNR)의 제 2 층간 절연막(70) 상에 배치될 수 있다.
비트 라인들(BL)은 전극 구조체들(ST)을 가로질러 제 2 방향(D2)으로 연장될 수 있으며, 비트라인 콘택 플러그들(BPLG)를 통해 비트라인 콘택 패드들(BLPAD)에 접속될 수 있다. 연결 배선들(CL)은 셀 콘택 플러그들(CPLG)과 연결될 수 있다.
도 6은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 7은 도 6의 I-I'선을 따라 자른 단면이다. 설명의 간략함을 위해, 도 2 내지 도 4, 도 5a, 및 도 5b를 참조하여 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 6 및 도 7을 참조하면, 전극 구조체(ST)는 기판(10)의 상면에 대해 수직하는 방향을 따라 차례로 하부 영역, 중간 영역, 및 상부 영역을 포함할 수 있다. 그리고, 전극 구조체(ST)의 하부 영역에 제공되는 전극들(ELa, ELb)이 하부 계단 구조를 형성할 수 있으며, 전극 구조체(ST)의 중간 영역에 제공되는 전극들(ELb)이 중간 계단 구조를 형성할 수 있다. 그리고, 전극 구조체(ST)의 상부 영역에 제공되는 전극들(ELa, ELb)이 상부 계단 구조를 형성할 수 있다.
더미 수직 구조체들은 전극 구조체(ST)의 하부 계단 구조를 관통하는 제 1 더미 수직 구조체들(DVS1), 전극 구조체(ST)의 중간 계단 구조를 관통하는 제 2 더미 수직 구조체들(DVS2), 및 전극 구조체(ST)의 상부 계단 구조를 관통하는 제 3 더미 수직 구조체들(DVS3)을 포함할 수 있다. 제 1 내지 제 3 더미 수직 구조체들(DVS1-DVS3)은 앞서 설명한 것처럼, 타원 형태 또는 바 형태를 가질 수 있다.
이 실시예에서, 더미 수직 구조체들(DVS1, DVS2, DVS3)은 셀 어레이 영역(CAR)에서 멀어질수록 길이 및 폭이 증가할 수 있다. (L1a>L1b>L1c, W1a>W1b>W1c) 셀 콘택 플러그들(CPLG1, CPLG2, CPLG3)도 마찬가지로, 셀 어레이 영역(CAR)에서 멀어질수록 길이 및 폭이 증가할 수 있다. (L2a>L2b>L2c, W2a>W2b>W2c)
구체적으로, 제 1 더미 수직 구조체들(DVS1)은 제 2 더미 수직 구조체들(DVS2)의 폭(W1b) 및 길이(L1b)보다 큰 폭(W1a) 및 길이(L1a)를 가질 수 있으며, 제 2 더미 수직 구조체들(DVS2)은 제 3 더미 수직 구조체들(DVS3)의 폭(W1c) 및 길이(L1c)보다 큰 폭(W1b) 및 길이(L1b)를 가질 수 있다. 다시 말해, 셀 어레이 (CAR)으로부터 제 1 거리만큼 이격된 제 1 더미 수직 구조체(DVS1)의 폭(W1a) 및 길이(L1a)는 셀 어레이 (CAR)으로부터 제 1 거리보다 작은 제 2 거리만큼 이격된 제 3 더미 수직 구조체(DVS3)의 폭(W1c) 및 길이(L1c)보다 클 수 있다.
셀 콘택 플러그들(CPLG1, CPLG2, CPLG3)은 전극들(ELa, ELb, ELc)의 패드부들(ELp)에 각각 접속될 수 있다. 셀 콘택 플러그들은 전극 구조체(ST)의 하부 영역에 제공되는 전극들(ELa, ELb)과 접속되는 제 1 셀 콘택 플러그들(CPLG1), 전극 구조체(ST)의 중간 영역에 제공되는 전극들(ELb)과 접속되는 제 2 셀 콘택 플러그들(CPLG2), 및 전극 구조체(ST)의 상부 영역에 제공되는 전극들(ELb, ELc)과 접속되는 제 3 셀 콘택 플러그들(CPLG3)을 포함할 수 있다.
다시 말해, 셀 콘택 플러그들은 셀 어레이 영역(CAR)로부터 제 1 거리에 배치되는 제 1 셀 콘택 플러그(CPLG1), 제 1 거리보다 작은 제 2 거리에 배치되는 제 2 셀 콘택 플러그(CPLG2), 및 제 2 거리보다 작은 제 3 거리에 배치되는 제 3 셀 콘택 플러그(CPLG3)를 포함할 수 있다. 즉, 제 3 셀 콘택 플러그들(CPLG3)은 제 1 및 제 2 셀 콘택 플러그들(CPLG1, CPLG2)보다, 셀 어레이 영역과 인접하게 배치될 수 있다.
구체적으로, 제 1 셀 콘택 플러그(CPLG1)의 폭(W2a) 및 길이(L2a)는 제 2 셀 콘택 플러그(CPLG2)의 폭(W2b) 및 길이(L2b)보다 클 수 있으며, 제 2 셀 콘택 플러그(CPLG2)의 폭(W2b) 및 길이(L2b)는 제 3 셀 콘택 플러그(CPLG3)의 폭(W2c) 및 길이(L2c)보다 클 수 있다.
도 8 내지 도 15는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 평면도들이다. 설명의 간략함을 위해, 앞서 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있으며, 실시예들 간의 차이점들에 대해 설명한다.
도 8에 도시된 실시예에 따르면, 더미 수직 구조체들(DVS1, DVS2, DVS3)은 셀 어레이 영역(CAR)에서 멀어질수록 길이 및 폭이 증가할 수 있다. (L1a>L1b>L1c, W1a>W1b>W1c) 셀 콘택 플러그들(CPLG1, CPLG2, CPLG3)은 실질적으로 동일한 길이(L2) 및 실질적으로 동일한 폭(W2)을 가질 수 있다.
도 9에 도시된 실시예에 따르면, 더미 수직 구조체들(DVS1, DVS2, DVS3)은 실질적으로 동일한 길이(L1) 및 실질적으로 동일한 폭(W1)을 가질 수 있다.
셀 콘택 플러그들(CPLG1, CPLG2, CPLG3)은 실질적으로 동일한 길이(L2) 및 실질적으로 동일한 폭(W2)을 갖되, 최하층 전극(ELa)에 접속되는 제 1 셀 콘택 플러그의 폭(W3) 및 길이(L3)가 다른 셀 콘택 플러그들(CPLG1, CPLG2, CPLG2)의 폭(W2) 및 길이(L2)보다 클 수 있다.
도 10에 도시된 실시예에 따르면, 셀 콘택 플러그들(CPLG1, CPLG2, CPLG2)은 전극들(ELa, ELb, ELc)의 일 측벽들로부터 이격 거리(a1, a2, a3)가 서로 다를 수 있다. 일 예로, 제 1 셀 콘택 플러그들(CPLG1)은 이에 인접한 패드부들(ELp)의 일 측벽으로부터 제 1 거리(a1)만큼 이격될 수 있다. 제 2 셀 콘택 플러그들(CPLG2)은 이에 인접한 패드부들(ELp)의 일 측벽으로부터 제 1 거리(a1)보다 작은 제 2 거리(a2)만큼 이격될 수 있다. 제 3 셀 콘택 플러그들(CPLG3)은 이에 인접한 패드부들(ELp)의 일 측벽으로부터 제 2 거리(a2)보다 작은 제 3 거리(a3)만큼 이격될 수 있다.
실시예들에 따르면, 셀 콘택 플러그들(CPLG)은 타원 형태 또는 바 형태의 상면을 갖되, 셀 콘택 플러그들(CPLG)의 장축들이 제 1 방향(D1), 제 1 방향(D1)과 수직하는 제 2 방향(D2), 및 제 1 및 제 2 방향들(D1, D2)에 대해 사선 방향 중 어느 하나와 나란할 수 있다. 여기서, 및 제 1 및 제 2 방향들(D1, D2) 및 사선 방향은 기판(10)의 상면과 실질적으로 평행할 수 있다.
일 예로, 도 11에 도시된 실시예에 따르면, 셀 콘택 플러그들(CPLG)은 타원 형태 또는 바 형태의 상면을 갖되, 셀 콘택 플러그들(CPLG)의 장축들은 전극 구조체(ST)의 연장 방향인 제 1 방향(D1)과 나란하게 배치될 수 있다.
이와 달리, 도 12에 도시된 실시예에 따르면, 셀 콘택 플러그들(CPLG)의 장축들은 제 1 방향(D1) 및 제 2 방향(D2)에 대해 사선 방향과 나란할 수 있다. 또한, 셀 콘택 플러그들(CPLG)의 장축들은 서로 나란할 수 있다. 일 예로, 셀 콘택 플러그들(CPLG)의 장축들은 제 1 방향(D1) 또는 제 2 방향(D2)에 대해 약 15 내지 30도 각도를 이룰 수 있다.
도 13에 도시된 실시예들에 따르면, 셀 콘택 플러그들(CPLG)의 장축들은 서로 다른 방향으로 배치될 수 있다. 일 예로, 최하층 전극(ELa)에 접속된 제 1 셀 콘택 플러그(CPLG1)의 장축은 제 1 방향(D1)과 나란할 수 있으며, 최상층 전극(ELc)에 접속된 제 3 셀 콘택 플러그(CPLG3)의 장축은 제 2 방향(D2)과 나란할 수 있다. 그리고, 최상층 전극(ELc)과 최하층 전극(ELa) 사이의 전극들(ELb)에 접속되는 제 2 셀 콘택 플러그들(CPLG2)의 장축들은 제 1 및 제 2 방향(D1, D2)에 대해 사선 방향으로 배치되되, 서로 다른 방향으로 배치될 수 있다. 즉, 제 2 셀 콘택 플러그들(CPLG2)의 장축들이 서로 다른 각도(예를 들어, 0도 내지 90도 사이)로 회전될 수 있다.
도 14 및 도 15에 도시된 실시예에 따르면, 셀 콘택 플러그들(CPLG)은 다각형 형태의 상면을 가질 수 있다.
일 예로, 도 14를 참조하면, 셀 콘택 플러그들(CPLG) 각각은 제 1 방향(D1) 및 제 2 방향(D2)으로 최대 길이(L2)를 가질 수 있으며, 제 1 및 제 2 방향들(D1, D2)에 대해 사선 방향으로 최소 폭(W2)을 가질 수 있다. 이에 따라, 각 셀 콘택 플러그(CPLG) 둘레에 배치된 더미 수직 구조체들(DVS)과 셀 콘택 플러그(CPLG) 간의 간격을 확보할 수 있다.
도 15를 참조하면, 각 셀 콘택 플러그(CPLG)를 둘러싸는 더미 수직 구조체들(DVS)이 셀 콘택 플러그(CPLG)로부터 실질적으로 동일한 거리에 배치될 수 있다. 이에 따라, 각 셀 콘택 플러그(CPLG) 둘레에 배치된 더미 수직 구조체들(DVS)과 셀 콘택 플러그(CPLG) 간의 간격(S)을 확보할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 셀 어레이 영역 및 연결 영역을 포함하는 기판;
    상기 기판 상에서 제 1 방향으로 연장되며, 상기 기판 상에 수직적으로 적층된 전극들을 포함하는 전극 구조체로서, 상기 전극들 각각은 상기 연결 영역에서 패드부를 포함하되, 상기 전극들의 패드부들은 계단 구조를 갖도록 적층된 전극 구조체;
    상기 셀 어레이 영역에서 상기 전극 구조체를 관통하는 복수 개의 셀 수직 구조체들;
    상기 연결 영역에서 상기 각 전극의 상기 패드부를 관통하는 복수 개의 더미 수직 구조체들; 및
    상기 전극들의 상기 패드부들에 각각 접속된 셀 콘택 플러그들을 포함하되,
    상기 셀 콘택 플러그들 각각의 상면은 제 1 길이 및 상기 제 1 길이보다 작은 제 1 폭을 가지며,
    상기 더미 수직 구조체들은, 평면적 관점에서, 각각의 상기 셀 콘택 플러그들을 둘러싸도록 배치되되,
    서로 인접하는 상기 더미 수직 구조체들 간의 최소 거리는 상기 셀 콘택 플러그들의 상기 제 1 폭보다 작은 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 셀 콘택 플러그는 상기 제 1 방향 또는 상기 제 1 방향과 다른 제 2 방향으로 나란한 장축을 갖는 3차원 반도체 메모리 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 셀 콘택 플러그의 상기 제 1 길이는 상기 제 1 방향에 대해 사선 방향으로 인접하는 상기 더미 수직 구조체들 간의 거리보다 작은 3차원 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 더미 수직 구조체들 각각은, 상면에서 상부 폭을 갖고, 바닥면에서 상기 상부 폭보다 작은 하부 폭을 가지며, 상기 상면과 상기 바닥면 사이의 보잉 영역에서 상기 상부 폭보다 큰 중간 폭을 갖는 3차원 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 더미 수직 구조체들은 상기 셀 수직 구조체들의 폭보다 큰 폭을 갖는 3차원 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 더미 수직 구조체들 각각은 타원 형태의 상면을 갖는 3차원 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 더미 수직 구조체들 각각은 상기 제 1 방향에 대해 사선 방향으로 장축을 갖는 3차원 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 더미 수직 구조체들의 장축들은 서로 다른 방향으로 배치되는 3차원 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 더미 수직 구조체들은 상기 전극들의 일 측벽들로부터 이격되는 3차원 반도체 메모리 장치.
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