KR102461178B1 - 반도체 메모리 장치 및 이의 제조 방법 - Google Patents

Abstract

기판 상에 2차원적으로 배열되고 기판으로부터 수직으로 연장되는 수직 채널 구조체들이 제공된다. 수직 채널 구조체들 상에 제공되고 제 1 방향을 따라 배치된 수직 채널 구조체들을 연결하는 비트 라인들이 제공된다. 제 1 방향과 교차하는 제 2 방향을 따라 수직 채널 구조체들 사이로 연장되는 복수 개의 공통 소스 라인들이 제공된다. 비트 라인들과 동일한 수직 레벨에 위치하고, 복수 개의 공통 소스 라인들을 전기적으로 연결하는 소스 스트래핑 라인이 제공된다.

Description

반도체 메모리 장치 및 이의 제조 방법{Semiconductor memory device and method for manufacturing the same}

본 발명은 반도체 메모리 장치 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 3차원 반도체 메모리 장치 및 이의 제조 방법에 관한 것이다.

우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 특히, 메모리 장치의 집적도는 제품의 가격을 결정하는 중요한 요인이다. 종래의 2차원 메모리 장치의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.

이러한 제약을 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 메모리 장치들이 제안되고 있다. 하지만, 상기 3차원 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.

본 발명이 해결하고자 하는 과제는 집적도가 향상된 반도체 메모리 소자를 제공하는데 있다. 본 발명이 해결하고자 하는 과제는 공정을 단순화할 수 있는 반도체 메모리 소자의 제조 방법을 제공하는데 있다. 본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 발명의 개념에 따른, 반도체 메모리 소자는, 기판 상에 2차원적으로 배열되고 상기 기판으로부터 수직으로 연장되는 수직 채널 구조체들; 상기 수직 채널 구조체들 상에 제공되고 제 1 방향을 따라 배치된 상기 수직 채널 구조체들을 연결하는 비트 라인들; 상기 제 1 방향과 교차하는 제 2 방향을 따라 상기 수직 채널 구조체들 사이로 연장되는 복수 개의 공통 소스 라인들; 및 상기 비트 라인들과 동일한 수직 레벨에 위치하고, 상기 복수 개의 공통 소스 라인들을 전기적으로 연결하는 소스 스트래핑 라인을 포함할 수 있다.

상기 소스 스트래핑 라인의 폭은 상기 비트 라인들의 폭보다 클 수 있다.

상기 공통 소스 라인들과 오버랩되고, 상기 수직 채널 구조체들과 상기 비트 라인들을 전기적으로 연결하는 콘택들을 더 포함하고, 상기 공통 소스 라인들 중 하나와 상기 소스 스트래핑 라인의 교차점에서 적어도 2개 이상의 상기 콘택들이 제공될 수 있다.

상기 공통 소스 라인들의 상부에 접속되고 상기 적어도 2개 이상의 상기 콘택들과 공통적으로 연결되는 소스 스터드를 더 포함할 수 있다.

상기 콘택들의 하면에 접속되고 상기 공통 소스 라인들을 가로질러 상기 수직 채널 구조체들 상으로 연장되는 도전 라인들을 더 포함할 수 있다.

상기 수직 채널 구조체들의 상부와 상기 도전 라인들을 연결하는 채널 스터드들을 더 포함할 수 있다.

상기 소스 스트래핑 라인과 오버랩되는 상기 수직 채널 구조체들 상에는 상기 채널 스터드들이 제공되지 않을 수 있다.

상기 도전 라인들은 상기 공통 소스 라인들을 기준으로 비 대칭적인 길이를 가질 수 있다.

상기 도전 라인들은 상기 공통 소스 라인들과 오버랩되는 부분에서 오프셋된 영역을 가질 수 있다.

상기 공통 소스 라인들은 제 1 공통 소스 라인 및 이에 인접한 제 2 공통 소스 라인을 포함하고, 상기 도전 라인들은 상기 제 1 공통 소스 라인들과 오버랩 되는 부분에서 상기 제 2 방향으로 오프셋되고 상기 제 2 공통 소스 라인들과 오버랩 되는 부분에서 상기 제 2 방향과 반평행한 방향으로 오프셋될 수 있다.

상기 공통 소스 라인들은 제 1 공통 소스 라인 및 상기 제 1 공통 소스 라인에 최인접한 제 2 공통 소스 라인을 포함하고, 상기 비트 라인들 중 홀수 번째 비트라인들은 상기 제 1 공통 소스 라인 상에서 상기 콘택들과 접속하고, 상기 비트 라인들 중 짝수 번째 비트 라인들은 상기 제 2 공통 소스 라인 상에서 상기 콘택들과 접속할 수 있다.

상기 공통 소스 라인들은 상기 수직 채널 구조체들 사이를 가로지르는 평판 형상을 가질 수 있다.

기판 상에 제공되고 수직 적층된 전극들을 포함하는 전극 구조체; 상기 적층 구조체를 관통하여 상기 기판에 접속되는 수직 채널 구조체들; 상기 전극 구조체의 양 측에 위치하여 상기 전극 구조체를 정의하는 제 1 및 제 2 공통 소스 라인들; 상기 제 1 및 제 2 공통 소스 라인들 상에서 제 1 및 제 2 상기 공통 소스 라인들의 연장 방향을 따라 배열된 콘택들; 상기 제 1 및 제 2 공통 소스 라인들과 교차하여 연장되고 상기 수직 채널 구조체들과 전기적으로 연결되는 비트 라인들; 및 상기 제 1 및 제 2 공통 소스 라인들을 전기적으로 연결하는 소스 스트래핑 라인을 포함하고, 상기 제 1 공통 소스 라인과 상기 소스 스트래핑 라인을 연결하는 상기 콘택들의 개수는 상기 제 2 공통 소스 라인과 상기 소스 스트래핑 라인을 연결하는 상기 콘택들의 개수와 다를 수 있다.

상기 수직 채널 구조체들 상으로부터 상기 제 1 및 제 2 공통 소스 라인들 중 어느 하나 위로 연장되는 도전 라인들을 더 포함하고, 상기 소스 스트래핑 라인은 복수 개의 도전 라인들과 오버랩될 수 있다.

상기 콘택들 중 홀수 번째 콘택들은 상기 제 1 공통 소스 라인 상에서 상기 비트 라인들에 접속되고, 상기 콘택들 중 짝수 번째 콘택들은 상기 제 2 공통 소스 라인 상에서 상기 비트 라인들에 접속될 수 있다.

상기 소스 스트래핑 라인은 상기 제 1 및 제 2 공통 소스 라인들 각각과 오버랩되는 지점에서 복수 개의 콘택들과 접속될 수 있다.

상기 소스 스트래핑 라인과 상기 도전 라인들 사이에 소스 스터드를 더 포함하고, 상기 소스 스터드는 상기 소스 스트래핑 라인과 오버랩 되는 상기 복수 개의 도전 라인들에 공통적으로 접속될 수 있다.

상기 기판은 셀 영역 및 주변 회로 영역을 포함하고, 상기 소스 스트래핑 라인은 상기 셀 영역 상에 복수 개가 제공될 수 있다.

상기 소스 스트래핑 라인과 상기 비트 라인들은 동일한 수직 레벨에 위치할 수 있다.

상기 수직 채널 구조체들 상으로부터 상기 제 1 및 제 2 공통 소스 라인들 중 어느 하나 위로 연장되는 도전 라인들을 더 포함하고, 상기 도전 라인들은 상기 공통 소스 라인들과 오버랩되는 부분에서 오프셋된 영역을 가질 수 있다.

본 발명에 따른 반도체 메모리 소자는, 복수의 공통 소스 라인들과 전기적으로 연결되어 동일한 전압을 인가할 수 있는 소스 스트래핑 라인이 비트 라인들과 동일한 레벨에 형성될 수 있어 추가적인 도전 라인의 형성 공정없이 공통 소스 영역에 전압을 인가할 수 있다. 또한, 오프셋된 도전 라인들에 의하여 수직 채널 구조체들을 연결하는 비트 라인들의 배치가 최적화될 수 있다.

도 1 은 본 발명의 실시예들에 따른 반도체 메모리 소자의 회로도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 소자의 개략적인 구성을 설명하기 위한 개념도이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 소자의 셀 어레이 영역의 평면도이다.
도 4a는 도 3의 A-A'선에 따른 단면도이다.
도 4b는 도 3의 B-B'선 및 C-C'선에 따른 단면도들이다.
도 4c는 본 발명의 실시예들에 따른 반도체 메모리 소자의 주변 회로 영역의 단면도이다.
도 5는 도 3의 M영역의 확대도이다.
도 6, 도 8, 도 10, 도 12, 도 14, 및 도 16는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 7a, 도 9a, 도 11a, 도 13a, 도 15a, 및 도 17a는 각각 도 6, 도 8, 도 10, 도 12, 도 14, 및 도 16의 A-A'선에 따른 단면도들이다.
도 7b, 도 9b, 도 11b, 도 13b, 도 15b, 및 도 17b는 각각 도 6, 도 8, 도 10, 도 12, 도 14, 및 도 16의 B-B'선 및 C-C'선에 따른 단면도들이다.
도 18은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 19는 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 20은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 소자를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.

도 1 은 본 발명의 실시예들에 따른 반도체 메모리 소자의 회로도이다.

도 1을 참조하면, 실시예에 따른 반도체 메모리 소자는 복수개의 공통 소스 영역들(CSR1-CSRn), 복수개의 비트 라인들(BL0-BLn) 및 상기 공통 소스 영역들(CSR1-CSRn)과 상기 비트 라인들(BL0-BLn) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.

상기 공통 소스 영역들(CSR1-CSRn)은 반도체 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 상기 비트 라인들(BL0-BLn)은 반도체 기판으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 상기 비트 라인들(BL0-BLn) 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 이에 따라 상기 셀 스트링들(CSTR)은 기판 상에 2차원적으로 배열된다.

상기 셀 스트링들(CSTR) 각각은 상기 공통 소스 영역들(CSR1-CSRn)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인(BL0-BLn)에 접속하는 스트링 선택 트랜지스터(SST) 및 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 상기 접지 선택 트랜지스터(GST), 상기 스트링 선택 트랜지스터(SST) 및 상기 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 상기 공통 소스 영역들(CSR1-CSRn)과 상기 비트 라인들(BL0-BLn) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드 라인들(WL0-WLk) 및 복수개의 스트링 선택 라인들(SSL0-SSLm)이 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 스트링 선택 트랜지스터들(SST)의 게이트 전극층들로서 각각 사용될 수 있다.

상기 접지 선택 트랜지스터들(GST)은 기판으로부터 실질적으로 동일한 거리에 배치될 수 있고, 이들의 게이트 전극층들은 상기 접지 선택 라인(GSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이를 위해, 상기 접지 선택 라인(GSL)은 상기 공통 소스 영역들(CSR1-CSRn) 및 이에 가장 인접하는 메모리 셀 트랜지스터(MCT) 사이에 배치되는, 평판(plate) 모양 또는 빗(comb) 모양의 도전 패턴일 수 있다. 유사하게, 상기 공통 소스 영역들(CSR1-CSRn)로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극층들 역시 상기 워드 라인들(WL0-WLk) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이를 위해, 워드 라인들(WL0-WLk) 각각은 기판의 상부면에 평행한 평판 모양 또는 빗 모양의 도전 패턴일 수 있다. 한편, 하나의 셀 스트링(CSTR)은 상기 공통 소스 영역들(CSR1-CSRn)로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 상기 공통 소스 영역들(CSR1-CSRn)과 상기 비트 라인들(BL0-BLn) 사이에는 다층의 워드 라인들(WL0-WLk)이 배치된다.

상기 셀 스트링들(CSTR) 각각은 상기 공통 소스 영역들(CSR1-CSRn) 로부터 수직하게 연장되어 상기 비트 라인(BL0-BLn)에 접속하는 반도체 기둥(pillar)을 포함할 수 있다. 반도체 기둥들은 상기 접지 선택 라인(GSL) 및 상기 워드 라인들(WL0-WLk)을 관통하도록 형성될 수 있다. 이에 더하여, 반도체 기둥은 몸체부 및 몸체부의 일단 또는 양단에 형성되는 불순물 영역들을 포함할 수 있다. 예를 들면, 드레인 영역이 반도체 기둥의 상단에 형성될 수 있다.

한편, 상기 워드 라인들(WL0-WLk)과 반도체 기둥 사이에는 정보저장막이 배치될 수 있다. 일 실시예에 따르면, 정보저장막은 전하 저장막일 수 있다. 예를 들면, 정보저장막은 트랩 절연층, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연층 중의 한가지일 수 있다.

상기 접지 선택 라인(GSL)과 반도체 기둥 사이 또는 상기 스트링 선택 라인들(SSL0-SSLm)과 반도체 기둥 사이에는, 상기 접지 선택 트랜지스터(GST) 또는 상기 스트링 선택 트랜지스터(SST)의 게이트 절연층으로 사용되는 유전막이 배치될 수 있다. 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 중의 적어도 하나의 게이트 절연층은 상기 메모리 셀 트랜지스터(MCT)의 정보저장막과 동일한 물질로 형성될 수 있지만, 통상적인 모오스펫(MOSFET)을 위한 게이트 절연층(예를 들면, 실리콘 산화막)일 수도 있다.

상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 그리고 상기 메모리 셀 트랜지스터들(MCT)은 반도체 기둥을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다. 다른 실시예에 따르면, 반도체 기둥은, 상기 접지 선택 라인(GSL), 상기 워드 라인들(WL0-WLk) 및 상기 스트링 선택 라인들(SSL0-SSLm)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다. 이 경우, 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 스트링 선택 트랜지스터(SST)은 상기 접지 선택 라인(GSL), 상기 워드 라인들(WL0-WLk) 및 상기 스트링 선택 라인들(SSL0-SSLm)으로부터의 기생 전계(fringe field)에 의해 형성되는 반전 영역들(inversion layer)을 공유함으로써 전기적으로 연결될 수 있다.

상기 공통 소스 영역들(CSR1-CSRn)은 공통 소스 라인들(CSL1-CSLn)을 통하여 소스 스트래핑 라인(CSS)에 전기적으로 연결될 수 있다. 즉, 상기 공통 소스 영역들(CSR1-CSRn)은 상기 소스 스트래핑 라인(CSS)에 공통적으로 연결되어 등전위 상태에 있을 수 있다. 일 예로, 반도체 메모리 장치의 읽기 또는 프로그램 동작 시, 상기 소스 스트래핑 라인(CSS)을 통하여 상기 공통 소스 영역(CSR1-CSRn)에 접지 전압이 인가될 수 있다. 이하, 상기 소스 스트래핑 라인(CSS)을 포함하는 반도체 메모리 소자의 구조가 보다 상세히 설명된다.

도 2는 본 발명의 실시예들에 따른 반도체 메모리 소자의 개략적인 구성을 설명하기 위한 개념도이다. 도 2을 참조하면, 반도체 메모리 장치는 셀 어레이 영역(CAR), 및 주변 회로 영역을 포함한다. 주변 회로 영역은 로우 디코더 영역들(ROW DCR), 페이지 버퍼 영역(PBR), 및 컬럼 디코더 영역(COL DCR)을 포함한다. 셀 어레이 영역(CAR)에는 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이가 배치된다. 메모리 셀 어레이는 복수의 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함한다. 일 실시예에서, 메모리 셀 어레이는 데이터 소거 단위인 복수 개의 메모리 블록들을 포함할 수 있다.

로우 디코더 영역(ROW DCR)에는 메모리 셀 어레이의 워드 라인들을 선택하는 로우 디코더가 배치된다. 로우 디코더는 어드레스 정보에 따라, 메모리 셀 어레이의 메모리 블록들 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인들 중 하나를 선택한다. 로우 디코더는 제어 회로(미도시)의 제어에 응답해서 전압 발생 회로(미도시)로부터 발생된 워드 라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.

페이지 버퍼 영역(PBR)에는 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼가 배치될 수 있다. 페이지 버퍼는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼는 프로그램 동작 모드 시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드 시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.

컬럼 디코더 영역(COL DCR)에는 메모리 셀 어레이의 비트 라인들과 연결되는 컬럼 디코더가 배치된다. 컬럼 디코더는 페이지 버퍼와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.

도 3은 본 발명의 실시예들에 따른 반도체 메모리 소자의 셀 어레이 영역(CAR)의 평면도이다. 도 4a는 도 3의 A-A'선에 따른 단면도이고, 도 4b는 도 3의 B-B'선 및 C-C'선에 따른 단면도들이다. 도 4c는 본 발명의 실시예들에 따른 반도체 메모리 소자의 주변 회로 영역의 단면도이다. 도 5는 도 3의 M영역의 확대도이다.

도 3, 도 4a, 도 4b, 도 4c 및 도 5를 참조하면, 기판(100) 상에 전극 구조체가 제공될 수 있다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 전극 구조체는 제 1 절연층들(120) 및 상기 제 1 절연층들(120)에 의하여 수직으로 상호 분리된 복수의 전극층들(145)을 포함할 수 있다. 상기 전극 구조체는 이하 설명할 공통 소스 라인들에 의하여 정의된 영역일 수 있으며 복수 개의 전극 구조체들이 제공될 수 있다. 상기 전극층들(145) 중 최하층은 하부 선택 게이트 패턴일 수 있고, 최상층은 상부 선택 게이트 패턴일 수 있다. 일 예로, 상기 하부 선택 게이트 패턴은 접지 선택 라인일 수 있고, 상기 상부 선택 게이트 패턴은 스트링 선택 라인일 수 있다. 상기 상부 및 하부 선택 게이트 패턴들 사이의 게이트 패턴들은 셀 게이트 패턴들일 수 있다. 상기 기판(100)과 상기 하부 선택 게이트 패턴 사이에 상기 기판(100)과 접하는 버퍼 절연층(105)이 제공될 수 있다. 일 예로, 상기 버퍼 절연층(105)은 실리콘 산화막일 수 있다. 상기 전극층들(145)은 서로 동일한 두께로 도시되었으나, 이와는 달리 서로 다른 두께를 가질 수 있다. 일 예로, 상기 하부 선택 게이트 패턴과 상기 상부 선택 게이트 패턴은 상기 셀 게이트 패턴들보다 두꺼울 수 있다. 상기 전극층들(145)은 도핑된 실리콘, 금속, 금속 실리사이드, 또는 도전성 금속 질화막 중 적어도 하나를 포함할 수 있다.

상기 전극층들(145) 및 상기 제 1 절연층들(120)은 각각 6개만 도시되어 있지만 이는 설명의 간략함을 위하여 생략한 것이다. 또한 상기 상부 및 하부 선택 게이트 패턴들은 각각 복수 개 제공될 수 있다.

상기 전극 구조체를 관통하여 상기 기판(100)에 접속되는 수직 채널 구조체들(VP)이 제공될 수 있다. 상기 수직 채널 구조체들(VP)은 상기 기판(100) 상에 2차원적으로 배열될 수 있다. 본 명세서에서, 2차원적 배열이란 평면적 관점에서 서로 수직한 제 1 방향 및 제 2 방향을 따라 각각 복수 개의 행 및 열을 구성하며 배치되는 것을 지칭할 수 있다. 상기 수직 채널 구조체들(VP)은 상기 기판(100)의 상면과 평행한 제 1 방향(D1)을 따라 연장하는 복수의 열들을 포함할 수 있으며, 하나의 열을 구성하는 수직 채널 구조체들(VP) 중 홀수 번째 수직 채널 구조체들(VP)은 짝수 번째 수직 채널 구조체들(VP)로부터 상기 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 오프셋(off-set)되어 배치될 수 있다. 즉, 하나의 열을 구성하는 수직 채널 구조체들(VP)은 상기 제 1 방향(D1)을 따라 지그재그로 배치될 수 있으며, 홀수 번째 수직 채널 구조체들(VP)로부터 이하 설명될 인접한 공통 소스 라인까지의 거리는 짝수 번째 수직 채널 구조체들(VP)로부터 인접한 공통 소스 라인까지의 거리와 다를 수 있다.

상기 수직 채널 구조체들(VP)은 상기 전극 구조체를 관통하는 관통홀의 측벽 및 바닥면을 따라 콘포멀하게 배치된 반도체 패턴(131), 상기 반도체 패턴(131)에 의하여 측벽 및 하면이 둘러쌓인 매립 절연 패턴(115), 및 상기 반도체 패턴(131) 상에 제공되어 상기 관통홀을 채우는 패드 패턴(137)을 포함할 수 있다. 상기 반도체 패턴(131)은 실리콘, 게르마늄, 또는 실리콘-게르마늄 중 적어도 하나를 포함하는 단일 또는 복수의 층일 수 있다. 상기 매립 절연 패턴(115)은 실리콘 산화막 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 상기 패드 패턴(137)은 도핑된 반도체, 금속, 금속 실리사이드, 및 금속 질화물 중 적어도 하나를 포함할 수 있다.

상기 전극층들(145)과 상기 반도체 패턴(131) 사이에 정보 저장막(143)이 제공될 수 있다. 상기 정보 저장막(143)은 상기 전극층들(145)의 측벽뿐 아니라 상기 전극층들(145)의 상면 및 하면을 따라 형성된 것으로 도시되었으나, 이와는 달리, 상기 반도체 패턴(131)의 측벽을 따라 수직적으로 연장하는 형상을 가질 수 있다. 또 다른 실시예에 있어서, 상기 정보 저장막(143)을 구성하는 층들 중 일부는 도시된 바와 같이 상기 전극층들(145)의 상면 및 하면을 따라 연장되고, 나머지 층은 상기 반도체 패턴(131)을 따라 수직적으로 연장될 수 있다.

상기 정보 저장막(143)은 상기 전극층들(145) 상에 차례로 적층된 블로킹 절연층, 전하 저장층, 및 터널 절연층을 포함할 수 있다. 상기 블로킹 절연층은 알루미늄 산화막 또는 하프늄 산화막과 같은 고절연층을 포함할 수 있다. 상기 블로킹 절연층은 복수의 박막들로 구성되는 다층막일 수 있다. 이 경우, 상술한 바와 같이 상기 블로킹 절연층을 구성하는 복수의 박막 중 일부는 상기 전극층들(145)의 상면 및 하면을 따라 연장되고, 나머지는 상기 반도체 패턴(131)을 따라 수직적으로 연장될 수 있다. 상기 전하 저장막은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연층일 수 있다. 일 예로, 전하 트랩막은 실리콘 질화막을 포함할 수 있다. 상기 터널 절연층은 실리콘 산화막을 포함할 수 있다.

상기 적층 구조체를 관통하여 상기 기판(100)에 접속되는 공통 소스 라인들(CSL1-CSL3)이 제공될 수 있다. 상기 공통 소스 라인들(CSL1-CSL3)은 상기 적층 구조체를 정의하며 그에 따라 상술한 바와 같이 상기 기판(100) 상에 복수의 적층 구조체들이 제공될 수 있다. 상기 공통 소스 라인들(CSL1-CSL3)은 상기 기판(100)의 상부에 형성된 공통 소스 영역들(CSR)을 따라 연장하는 판상 형태(plate-shaped)를 가질 수 있다. 다른 실시예에 있어서, 상기 공통 소스 라인들(CSL1-CSL3)은 기둥 형상을 가질 수 있다. 이 경우, 제 1 방향(D1)을 따라 배열된 기둥 형상을 갖는 공통 소스 라인들을 서로 연결하기 위한 별도의 배선이 제공될 수 있다.

상기 공통 소스 영역들(CSR)은 상기 기판(100)과 다른 도전형의 불순물 영역일 수 있다. 상기 공통 소스 영역들(CSR) 및 상기 공통 소스 라인들(CSL1-CSL3)은 제 1 방향(D1)을 따라 연장될 수 있다. 인접하는 공통 소스 라인들(CSL1-CSL3) 사이에 배치되는 상기 수직 채널 구조체들(VP)의 배치 및 개수는 도시된 바에 국한되지 않으며 변경될 수 있다.

상기 공통 소스 라인들(CSL1-CSL3)은 스페이서 절연막(151)에 의하여 상기 전극층들(145)과 전기적으로 분리될 수 있다. 상기 공통 소스 라인들(CSL1-CSL3)과 상기 스페이서 절연막(151) 사이에 배리어막(155)이 제공될 수 있다. 상기 배리어막(155)은 상기 공통 소스 라인들(CSL1-CSL3)의 하면으로 연장될 수 있다.

일 예로, 상기 공통 소스 라인들(CSL1-CSL3)은 텅스텐을 포함할 수 있으나, 이에 한정되지 않으며 구리, 티타늄, 알루미늄 등의 금속, 도핑된 반도체, 도전성 금속 질화막 등의 도전성 물질 중 적어도 하나를 포함할 수 있다. 상기 배리어막(155)은 Ti, TiN과 같은 금속 및/또는 금속 질화막을 포함할 수 있다. 상기 스페이서 절연막(151)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.

상기 공통 소스 라인들(CSL1-CSL3)의 상면은 상기 수직 채널 구조체들(VP)의 상면보다 높을 수 있다. 일 예로, 상기 수직 채널 구조체들(VP)을 덮는 제 1 층간 절연막(125)이 제공되고, 상기 공통 소스 라인들(CSL1-CSL3)은 상기 제 1 층간 절연막(125)을 관통하여 그 상면이 노출될 수 있다.

상기 수직 채널 구조체들(VP) 상으로부터 상기 공통 소스 라인들(CSL1-CSL3) 상으로 연장되는 도전 라인들(ML)이 제공될 수 있다. 상기 도전 라인들(ML)은 채널 스터드들(CS)을 통하여 상기 수직 채널 구조체들(VP)과 전기적으로 연결될 수 있다. 도시된 바와 같이, 일부 수직 채널 구조체들(VP) 상에는 상기 채널 스터드들(CS)이 제공되지 않을 수 있다. 이 경우, 채널 스터드들(CS)에 연결되지 않은 수직 채널 구조체들(VP)은 더미 셀의 일부를 구성할 수 있다.

상기 도전 라인들(ML)은 이에 연결되는 수직 채널 구조체들(VP)의 위치에 따라 상기 공통 소스 라인들(CSL1-CSL3)로부터 연장되는 길이가 서로 다를 수 있다. 일 예로, 상술한 바와 같이 하나의 열을 구성하는 수직 채널 구조체들(VP) 중 홀수 번째 수직 채널 구조체들(VP)과 짝수 번째 수직 채널 구조체들(VP)이 지그재그로 배치된 경우, 홀수 번째 수직 채널 구조체들(VP) 위로 연장되는 도전 라인들(ML)과 짝수 번째 수직 채널 구조체들(VP) 위로 연장되는 도전 라인들(ML)의 배치는 서로 상이할 수 있다. 예를 들어, 홀수 번째 수직 채널 구조체들(VP) 위로 연장되는 도전 라인들(ML)은 제 2 공통 소스 라인(CSL2)을 기준으로 일 측으로 더 길게 배치되고, 짝수 번째 수직 채널 구조체들(VP) 위로 연장되는 도전 라인들(ML)은 제 2 공통 소스 라인(CSL2)을 기준으로 상기 일 측과 반대인 타 측으로 더 길게 배치될 수 있다. 즉, 상기 도전 라인들(ML)은 상기 공통 소스 라인들(CSL1-CSL3)을 기준으로 비 대칭적인 길이를 가질 수 있다.

상기 도전 라인들(ML)은 상기 공통 소스 라인들(CSL1-CSL3)과 오버랩 되는 부분에서 오프셋된 영역을 가질 수 있다. 즉, 상기 도전 라인들(ML)은 이를 관통하는 메인 중심축으로부터 이격된 중심축을 갖는 부분을 포함할 수 있다. 서로 인접한 한 쌍의 공통 소스 라인들(CSL1, CSL2)을 기준으로 살펴보면, 상기 제 1 공통 소스 라인(CSL1)과 오버랩되는 도전 라인들(ML)은 상기 제 1 공통 소스 라인(CSL1) 상에서 제 1 방향(D1)으로 오프셋된 부분을 가지며, 상기 제 2 공통 소스 라인(CSL2)과 오버랩되는 도전 라인들(ML)은 상기 제 2 공통 소스 라인(CSL2) 상에서 상기 제 1 방향(D1)과 반평행한 방향으로 오프셋된 부분을 가질 수 있다. 이와 같은 도전 라인들(ML)의 형상은 제 2 방향(D2)으로 인접한 상기 수직 채널 구조체들(VP)을 이하 설명될 서로 다른 비트 라인들에 보다 용이하게 전기적으로 연결시키기 위한 구조이다. 상기 도전 라인들(ML)과 상기 채널 스터드들(CS)이 오버랩되는 부분에 경계가 있는 것으로 도시되었으나, 이와는 달리 상기 도전 라인들(ML)과 상기 채널 스터드들(CS)이 듀얼 다마신 공정에 의하여 동시에 형성되어 상기 도전 라인들(ML)과 상기 채널 스터드들(CS) 사이에 경계가 실질적으로 존재하지 않을 수 있다.

상기 도전 라인들(ML)은 도 4c에 도시된 바와 같이 주변 회로 영역 상으로 연장될 수 있다. 도 4c에 도시된 주변 회로 영역은 도 2의 로우 디코더 영역(ROW DCR), 페이지 버퍼 영역(PBR), 및 컬럼 디코더 영역(COL DCR) 중 하나일 수 있다. 상기 주변 회로 영역 상으로 연장된 도전 라인들(ML)은 주변 콘택들(CSP, MP)을 통하여 상기 기판(100)에 접속될 수 있다. 일 예로 상기 주변 콘택들(CSP, MP)은 상기 주변 회로 영역 상의 트랜지스터들의 소스/드레인 영역 상에 접속될 수 있다.

상기 수직 채널 구조체들(VP) 상에 제 2 방향(D2)으로 연장되는 비트 라인들(BL)이 제공될 수 있다. 구조를 보다 명확히 표현하기 위하여 이하 설명될 소스 스트래핑 라인(CSS)의 우측에 있는 비트 라인들만을 도시하였으나, 소스 스트래핑 라인(CSS)의 좌측에도 이와 동일한 방식으로 비트 라인들이 배치될 수 있다. 상기 비트 라인들(BL)과 상기 도전 라인들(ML) 사이에 콘택들(MC)이 제공될 수 있다. 이에 따라 상기 수직 채널 구조체들(VP)은 상기 채널 스터드들(CS), 상기 도전 라인들(ML), 상기 콘택들(MC)을 통하여 상기 비트 라인들(BL)에 전기적으로 연결될 수 있다. 상기 콘택들(MC)은 상기 공통 소스 라인들(CSL1-CSL3) 상에 상기 공통 소스 라인들(CSL1-CSL3)의 연장 방향을 따라 배열될 수 있다. 즉, 상기 콘택들(MC)은 상기 공통 소스 라인들(CSL1-CSL3)과 오버랩될 수 있다.

최인접한 비트 라인들(BL)은 서로 다른 공통 소스 라인들(CSL1-CSL3) 상에서 상기 콘택들(MC)과 접속할 수 있다. 일 예로, 도 5에 도시된 바와 같이, 홀수 번째 비트 라인들(BL1, BL3)은 상기 제 1 공통 소스 라인(CSL1) 상에서 상기 콘택들(MC)과 접속하고, 짝수 번째 비트 라인들(BL2, BL4)은 상기 제 2 공통 소스 라인(CSL2) 상에서 상기 콘택들(MC)과 접속할 수 있다. 상술한 바와 같이, 상기 비트 라인들(BL)은 상기 제 1 공통 소스 라인(CSL1)과 상기 제 2 공통 소스 라인(CSL2)에서 서로 반대 방향으로 오프셋된 부분을 포함하는 상기 도전 라인들(ML)에 의하여 보다 용이하게 인접한 수직 채널 구조체들(VP)에 각각 연결될 수 있다. 일 예로, 제 1 수직 채널 구조체(VP1)는 상기 채널 스터드(CS), 제 1 도전 라인(ML1), 및 상기 콘택(MC)을 통하여 제 1 비트 라인(BL1)에 전기적으로 연결되고, 상기 제 1 수직 채널 구조체(VP1)와 제 2 방향(D2)으로 이격된 제 2 수직 채널 구조체(VP2)는 상기 채널 스터드(CS), 제 2 도전 라인(ML2), 및 상기 콘택(MC)을 통하여 상기 제 1 비트 라인(BL1)과 최인접한 제 2 비트 라인(BL2)에 전기적으로 연결될 수 있다. 이와 마찬가지로, 제 3 수직 채널 구조체(VP3)는 상기 채널 스터드(CS), 제 3 도전 라인(ML3), 및 상기 콘택(MC)을 통하여 제 3 비트 라인(BL3)에 전기적으로 연결되고, 상기 제 3 수직 채널 구조체(VP3)와 제 2 방향(D2)으로 이격된 제 4 수직 채널 구조체(VP4)는 상기 채널 스터드(CS), 제 4 도전 라인(ML4), 및 상기 콘택(MC)을 통하여 상기 제 3 비트 라인(BL3)과 최인접한 제 4 비트 라인(BL4)에 전기적으로 연결될 수 있다.

상기 비트 라인들(BL)과 동일한 수직 레벨에 위치하고, 상기 공통 소스 라인들(CSL1-CSL3)을 서로 전기적으로 연결하는 소스 스트래핑 라인(CSS)이 제공될 수 있다. 본 명세서에서, 동일한 수직 레벨이라 함은 그 상면들 및 하면들이 상기 기판(100)의 상면을 기준으로 실질적으로 동일한 높이에 배치된 구조를 지칭한다. 상기 소스 스트래핑 라인(CSS)에 의하여 상기 공통 소스 라인들(CSL1-CSL3) 및 그 아래의 공통 소스 영역들(CSR)은 동일한 전압이 인가될 수 있다. 일 예로, 상기 공통 소스 영역들(CSR)에 접지 전압이 인가될 수 있다.

상기 소스 스트래핑 라인(CSS)은 인접한 로우 디코더 영역들(ROW DCR)(도 2 참조) 사이의 하나의 셀 어레이 영역(CAR) 상에 하나 이상 제공될 수 있다. 일 예로, 상기 소스 스트래핑 라인(CSS)은 하나의 셀 어레이 영역 상에 1개 내지 5개내지 제공될 수 있다.

상기 소스 스트래핑 라인(CSS)의 폭은 상기 비트 라인들(BL)의 폭보다 클 수 있다. 일 예로, 상기 소스 스트래핑 라인(CSS)의 폭은 상기 비트 라인들(BL)의 폭의 약2배 내지 약10배 일 수 있다. 상기 소스 스트래핑 라인(CSS)은 복수 개의 도전 라인들(ML)과 오버랩될 수 있다. 상기 콘택들(MC) 중 상기 소스 스트래핑 라인(CSS)과 오버랩되는 콘택들(MC)은 상기 소스 스트래핑 라인(CSS)의 하부에 접속될 수 있다.

상기 소스 스트래핑 라인(CSS)은 각각의 공통 소스 라인들(CSL1-CSL3)과 오버랩 되는 지점에서 복수 개의 콘택들(MC)과 접속될 수 있다. 2개 이상의 공통 소스 라인들이 제공되는 경우, 홀수 번째 공통 소스 라인들과 상기 소스 스트래핑 라인(CSS)을 연결하는 상기 콘택들(MC)의 개수는 짝수 번째 공통 소스 라인들과 상기 소스 스트래핑 라인(CSS)을 연결하는 상기 콘택들(MC)의 개수와 상이할 수 있다. 일 예로, 하나의 전극 구조체의 양측에 배치된 최인접한 제 1 공통 소스 라인(CSL1) 및 제 2 공통 소스 라인(CSL2)에 있어서, 상기 제 1 공통 소스 라인(CSL1)과 상기 소스 스트래핑 라인(CSS)을 연결하는 상기 콘택들(MC)의 개수는 상기 제 2 공통 소스 라인(CSL2)과 상기 소스 스트래핑 라인(CSS)을 연결하는 상기 콘택들(MC)의 개수와 상이할 수 있다. 일 예로, 상기 제 1 공통 소스 라인(CSL1)은 두 개의 콘택들(MC)을 통하여 상기 소스 스트래핑 라인(CSS)과 연결된 반면, 상기 제 2 공통 소스 라인(CSL2)은 세 개의 콘택들(MC)을 통하여 상기 소스 스트래핑 라인(CSS)과 연결될 수 있다.

상기 공통 소스 라인들(CSL1-CSL3)과 상기 소스 스트래핑 라인(CSS)의 교차점에서, 상기 도전 라인들(ML)과 상기 공통 소스 라인들(CSL1-CSL3) 사이에 소스 스터드들(CST)이 제공될 수 있다. 상기 소스 스터드들(CST)은 상기 소스 스트래핑 라인(CSS)과 오버랩되는 복수 개의 도전 라인들(ML)과 접속되어 이를 각 공통 소스 라인들(CSL1-CSL3)에 전기적으로 연결시킬 수 있다. 상기 도전 라인들(ML)과 상기 소스 스터드들(CST)이 오버랩되는 부분에 경계가 있는 것으로 도시되었으나, 이와는 달리 상기 도전 라인들(ML)과 상기 소스 스터드들(CST)이 듀얼 다마신 공정에 의하여 동시에 형성되어 상기 도전 라인들(ML)과 상기 소스 스터드들(CST) 사이에 경계가 실질적으로 존재하지 않을 수 있다. 상기 공통 소스 영역들(CSR)은 상기 공통 소스 라인들(CSL1-CSL3), 상기 소스 스터드들(CST), 상기 도전 라인들(ML), 및 상기 콘택들(MC)을 통하여 상기 소스 스트래핑 라인(CSS)에 전기적으로 연결될 수 있다.

본 발명의 실시예들에 따르면, 복수의 공통 소스 라인들(CSL1-CSL3)과 전기적으로 연결되어 동일한 전압을 인가할 수 있는 소스 스트래핑 라인(CSS)이 수평적으로는 비트 라인들(BL) 사이에, 수직적으로는 비트 라인들(BL)과 동일한 레벨에 형성될 수 있어 추가적인 도전 라인의 형성 공정없이 공통 소스 영역들(CSR)에 전압을 인가할 수 있다. 그에 따라 반도체 메모리 소자를 제조하기 위한 공정이 단순화되고 반도체 메모리 소자의 수직 높이를 줄일 수 있다. 또한, 오프셋된 도전 라인들(ML)에 의하여 수직 채널 구조체들(VP)을 연결하는 비트 라인들(BL)의 배치가 최적화될 수 있다. 그에 따라 반도체 메모리 소자의 집적도를 개선할 수 있다.

본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법이 설명된다. 도 6, 도 8, 도 10, 도 12, 도 14, 및 도 16는 본 발명의 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 7a, 도 9a, 도 11a, 도 13a, 도 15a, 및 도 17a는 각각 도 6, 도 8, 도 10, 도 12, 도 14, 및 도 16의 A-A'선에 따른 단면도들이다. 도 7b, 도 9b, 도 11b, 도 13b, 도 15b, 및 도 17b는 각각 도 6, 도 8, 도 10, 도 12, 도 14, 및 도 16의 B-B'선 및 C-C'선에 따른 단면도들이다.

도 6, 도 7a 및 도 7b를 참조하여, 기판(100)이 제공될 수 있다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 기판(100)은 제 1 도전형의 도펀트로 도핑된 구조일 수 있다. 일 예로, 상기 제 1 도전형은 p형일 수 있다. 상기 기판(100) 상에 버퍼 절연층(105)이 형성될 수 있다. 상기 버퍼 절연층(105)은 실리콘 산화막일 수 있다. 상기 버퍼 절연층(105)은 열산화 공정에 의하여 형성될 수 있다. 상기 버퍼 절연층(105) 상에 제 2 절연층들(110) 및 제 1 절연층들(120)이 교대로 반복하여 적층될 수 있다. 상기 제 1 절연층들(120) 및 상기 제 2 절연층들(110)은 교대로 4회 이상 반복하여 적층될 수 있다. 일 예로, 상기 제 1 절연층들(120) 및 상기 제 2 절연층들(110)은 교대로 10회 이상 반복하여 적층될 수 있다. 상기 제 2 절연층들(110)과 상기 제 1 절연층들(120)은 상호 식각 선택성이 있는 물질로 선택될 수 있다. 즉, 소정의 식각 레서피를 사용하여 상기 제 2 절연층들(110)을 식각하는 공정에서, 상기 제 2 절연층들(110)은 상기 제 1 절연층들(120)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성(etch selectivity)은 상기 제 1 절연층들(120)의 식각 속도에 대한 상기 제 2 절연층들(110)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 일 실시예에 따르면, 상기 제 2 절연층들(110)은 상기 제 1 절연층들(120)에 대해 1:10 내지 1:200(더 한정적으로는, 1:30 내지 1:100)의 식각 선택비를 제공할 수 있는 물질들 중의 하나일 수 있다. 일 예로, 상기 제 2 절연층들(110)은 실리콘 질화막, 실리콘 산화질화막, 또는 폴리실리콘막일 수 있고, 상기 제 1 절연층들(120)은 실리콘 산화막일 수 있다. 상기 절연층들(110, 120)은 화학적 기상 증착(CVD)에 의하여 형성될 수 있다.

상기 절연층들(110, 120)을 관통하여 상기 기판(100)에 연결되는 수직 채널 구조체들(VP)이 형성될 수 있다. 상기 수직 채널 구조체들(VP)은 상기 기판(100) 상에 2차원적으로 배치되도록 형성될 수 있다. 일 예로, 상기 수직 채널 구조체들(VP)은 상기 기판(100)의 상면에 평행한 제 1 방향(D1)으로 연장되고 상기 제 1 방향과 교차하는 제 2 방향(D2)을 따라 배치된 복수의 열들을 포함할 수 있다. 상기 수직 채널 구조체들(VP)은 이하 설명될 공통 소스 라인들이 배치될 위치를 고려하여 서로 분리된 복수의 영역들에 형성될 수 있다. 상기 수직 채널 구조체들(VP)은 상기 기판(100)의 상면과 평행한 제 1 방향(D1)을 따라 연장하는 복수의 열들을 포함할 수 있으며, 하나의 열을 구성하는 수직 채널 구조체들(VP) 중 홀수 번째 수직 채널 구조체들(VP)은 짝수 번째 수직 채널 구조체들(VP)로부터 상기 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 오프셋(off-set)되어 배치될 수 있다.

상기 수직 채널 구조체들(VP)을 형성하는 것은 상기 절연층들(110, 120)을 관통하는 관통홀들을 형성한 후, 상기 수직 홀들 내에 반도체 패턴(131) 및 매립 절연 패턴(115)을 차례로 형성하는 것을 포함할 수 있다. 상기 관통홀들은 상기 절연층들(110, 120)의 이방성 식각 공정에 의하여 형성될 수 있다. 상기 반도체 패턴(131)은 상기 관통홀들의 측벽 및 바닥면을 따라 콘포멀하게 형성되고, 상기 매립 절연 패턴(115)은 상기 반도체 패턴(131) 상에 상기 관통홀들을 채우도록 형성될 수 있다. 상기 매립 절연 패턴(115)과 상기 반도체 패턴(131)의 상부가 제거된 후, 제거된 영역을 채우는 패드 패턴(137)이 형성될 수 있다. 상기 반도체 패턴(131)은 실리콘, 게르마늄, 또는 실리콘-게르마늄 중 적어도 하나를 포함할 수 있다. 다른 실시예에 있어서, 상기 반도체 패턴(131)을 대신하여 도핑된 반도체, 금속, 도전성 금속 질화물, 실리사이드와 같은 도전층, 또는 (탄소 나노 튜브 또는 그래핀 등과 같은) 나노 구조체가 제공될 수 있다. 이하, 설명의 간소화를 위하여 상기 반도체 패턴(131)을 기준으로 설명된다. 상기 반도체 패턴(131) 및 상기 매립 절연 패턴(115)은 화학 기상 증착 또는 원자층 증착(ALD)에 의하여 형성될 수 있다.

상기 매립 절연 패턴(115)은 실리콘 산화막 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 상기 패드 패턴(137)은 도핑된 반도체, 금속, 금속 실리사이드, 및 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 패드 패턴(137)의 형성 이후, 상기 패드 패턴(137)을 덮는 제 1 층간 절연막(125)이 형성될 수 있다. 일 예로, 상기 제 1 층간 절연막(125)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.

도 8, 도 9a 및 도 9b를 참조하여, 상기 수직 채널 구조체들(VP) 사이를 따라 제 1 방향(D1)으로 연장하는 복수의 트렌치들(TR)이 형성될 수 있다. 상기 트렌치들(TR)은 상기 절연층들(110, 120)을 관통하여 상기 기판(100)의 상면을 노출할 수 있다. 상기 트렌치들(TR)에 의하여 측벽들이 노출된 상기 제 2 절연층들(110)이 제거되어 리세스 영역들(119)이 형성될 수 있다. 즉, 상기 리세스 영역들(119)은 상기 제 2 절연층들(110)이 제거된 영역일 수 있다. 상기 제 2 절연층들(110)이 실리콘 질화막 또는 실리콘 산화질화막을 포함하는 경우, 상기 리세스 영역들(119)의 형성은 인산을 포함하는 식각액을 이용하여 수행될 수 있다. 상기 리세스 영역들(119)은 상기 반도체 패턴(131)의 측벽의 일부를 노출할 수 있다. 상기 제 2 절연층들(110)은 전부 제거되지 않고 일부가 상기 제 1 절연층들(120) 사이에 잔류될 수 있다.

도 10, 도 11a 및 도 11b를 참조하여, 상기 리세스 영역들(119) 내에 정보 저장막 및 도전층이 차례로 형성된 후, 상기 리세스 영역들(119)의 외부에 형성된 상기 정보저장층 및 상기 도전층의 일부가 제거되어 상기 제 1 절연층들(120)에 의하여 수직으로 상호 분리된 복수의 전극층들(145) 및 정보 저장막들(143)이 형성될 수 있다. 상기 전극층들(145)은 상기 정보 저장막들(143)이 형성된 상기 리세스 영역들(119)을 완전히 채우거나, 도시된 바와 같이 상기 트렌치들(TR)과 인접한 영역의 일부를 채우지 않을 수 있다. 상기 정보 저장막들(143)은 터널 절연층, 터널 절연층 상의 전하 저장막, 및 전하 저장막 상의 블로킹 절연층을 포함할 수 있다. 다른 실시예에 있어서, 상기 정보 저장막들(143)은 가변저항 패턴일 수 있다. 상기 전극층들(145)은 도핑된 실리콘, 금속, 금속 실리사이드, 또는 도전성 금속 질화막 중 적어도 하나로 형성될 수 있다. 상기 블로킹 절연층은 알루미늄 산화막 또는 하프늄 산화막과 같은 고절연층을 포함할 수 있다. 상기 전하 저장막은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연층일 수 있다. 일 예로, 전하 트랩막은 실리콘 질화막을 포함할 수 있다. 상기 터널 절연층은 실리콘 산화막을 포함할 수 있다. 상기 정보 저장막들(143) 및 상기 전극층들(145)의 형성 공정에서, 상기 트렌치들(TR)에 의하여 노출된 상기 기판(100)의 상부가 추가적으로 식각될 수 있다.

상기 트렌치들(TR)에 의하여 노출된 기판(100)의 상부에 공통 소스 영역들(CSR)이 형성될 수 있다. 상기 공통 소스 영역들(CSR)은 상기 제 1 도전형과는 다른 제 2 도전형의 불순물로 도핑된 영역일 수 있다. 일 예로, 상기 공통 소스 영역들(CSR)은 n형 도핑 영역일 수 있다. 상기 공통 소스 영역들(CSR)은 상기 전극층들(145)이 형성된 이후 형성될 수 있으나, 이에 한정되지 않는다. 다른 실시예에서, 상기 공통 소스 영역들(CSR)은 상기 트렌치들(TR)의 형성 후, 상기 제 2 절연층들(110)의 제거 이전에 형성될 수 있다.

도 12, 도 13a 및 도 13b를 참조하여, 상기 트렌치들(TR)의 측벽 상에 스페이서 절연막(151)이 형성될 수 있다. 상기 스페이서 절연막(151)은 상기 트렌치들(TR)의 측벽 및 하부를 따라 콘포멀한 절연막을 형성한 후, 이방성 식각 공정을 수행하여 상기 공통 소스 영역들(CSR)을 하도록 형성될 수 있다. 상기 스페이서 절연막(151)에 의하여 일부가 채워진 상기 트렌치들(TR) 내에 배리어막(155) 및 공통 소스 라인들(CSL1-CSL3)이 형성될 수 있다. 상기 공통 소스 라인들(CSL1-CSL3)은 상기 트렌치들(TR)의 연장 방향을 따라 연장되는 평판 형상을 가질 수 있다. 상기 배리어막(155)은 상기 공통 소스 라인들(CSL1-CSL3)의 하면으로 연장될 수 있다. 일 예로, 상기 공통 소스 라인들(CSL1-CSL3)은 텅스텐을 포함할 수 있으나, 이에 한정되지 않으며 구리, 알루미늄 등의 금속, 도핑된 반도체, 도전성 금속 질화막 등의 도전성 물질 중 적어도 하나를 포함할 수 있다. 상기 배리어막(155)은 Ti, TiN과 같은 금속 및/또는 금속 질화막을 포함할 수 있다. 상기 스페이서 절연막(151)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 이후, 평탄화 공정이 수행되어 상기 공통 소스 라인들(CSL1-CSL3)의 상면이 노출될 수 있다.

도 14, 도 15a 및 도 15b를 참조하여, 상기 제 1 층간 절연막(125) 상에 제 2 내지 제 4 층간 절연막들(161-163)이 차례로 형성된 후 상기 제 1 내지 제 4 층간 절연막들(125, 161-163) 내에 도전 라인들(ML), 채널 스터드들(CS), 소스 스터드들(CST)이 형성될 수 있다. 상기 채널 스터드들(CS)은 상기 수직 채널 구조체들(VP)의 상부에 접속되고, 상기 소스 스터드들(CST)은 상기 공통 소스 라인들(CSL1-CSL3)의 상부에 접속될 수 있다. 상기 도전 라인들(ML)은 상기 채널 스터드들(CS) 또는 상기 도전 라인들(ML)과 접속되고 상기 수직 채널 구조체들(VP) 상으로 연장될 수 있다. 일 예로, 상기 도전 라인들(ML), 상기 채널 스터드들(CS) 및 상기 소스 스터드들(CST)의 형성은 듀얼 다마신 공정에 의하여 수행될 수 있다. 이 경우, 상기 도전 라인들(ML)과 상기 채널 스터드들(CS) 사이의 경계 및 상기 도전 라인들(ML)과 상기 소스 스터드들(CST) 사이의 경계는 실질적으로 존재하지 않을 수 있다. 상기 채널 스터드들(CS)은 일부 수직 채널 구조체들(VP) 상에는 형성되지 않을 수 있다.

도 16, 도 17a 및 도 17b를 참조하여, 상기 공통 소스 라인들(CSL1-CSL3) 상에 상기 공통 소스 라인들(CSL1-CSL3)의 연장 방향을 따라 배열되도록 콘택들(MC)이 형성될 수 있다. 상기 콘택들(MC)은 상기 제 4 층간 절연막(163)상에 제 5 층간 절연막(164)을 형성한 후, 상기 제 5 층간 절연막(164)을 관통하도록 형성될 수 있다. 상기 콘택들(MC)은 상기 도전 라인들(ML) 각각과 얼라인되도록 형성될 수 있다.

도 3, 도 4a 및 도 4b를 다시 참조하여, 상기 콘택들(MC) 상에 비트 라인들(BL) 및 소스 스트래핑 라인(CSS)이 형성될 수 있다. 상기 비트 라인들(BL) 및 상기 소스 스트래핑 라인(CSS)은 상기 제 5 층간 절연막(164) 상에 제 6 층간 절연막(165)을 형성한 후, 상기 제 6 층간 절연막(165)을 관통하여 상기 콘택(MC)과 접속하도록 형성될 수 있다. 상기 비트 라인들(BL) 및 상기 소스 스트래핑 라인(CSS)은 동일 단계에서 동일한 물질로 형성될 수 있다.

상기 층간 절연막들(125, 161-164)은 실리콘 산화막을 포함할 수 있다. 상기 콘택들(MC), 상기 비트 라인들(BL) 상기 도전 라인들(ML), 및 상기 스터드들(CS, CST)은 구리 또는 알루미늄 등의 금속 및/또는 티타늄 질화막 등의 도전성 금속 질화막을 포함할 수 있다.

본 발명의 실시예들에 따르면, 복수의 공통 소스 라인들(CSL1-CSL3)과 전기적으로 연결되어 동일한 전압을 인가할 수 있는 소스 스트래핑 라인(CSS)이 수평적으로는 비트 라인들(BL) 사이에, 수직 적으로는 비트 라인들(BL)과 동일한 레벨에 형성될 수 있어 추가적인 도전 라인의 형성 공정 없이 공통 소스 영역들(CSR)에 공통적으로 접지 전압을 인가할 수 있다. 그에 따라 반도체 메모리 소자를 제조하기 위한 공정이 단순화되고 반도체 메모리 소자의 수직 높이를 줄일 수 있다. 또한, 오프셋된 도전 라인들(ML)에 의하여 수직 채널 구조체들(VP)을 연결하는 비트 라인들(BL)의 배치가 최적화될 수 있다. 그에 따라 반도체 메모리 소자의 집적도를 개선할 수 있다.

도 18은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.

도 18을 참조하면, 본 발명의 실시예들에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 기억 장치(1130, memory device)는 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.

상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.

상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.

도 19는 본 발명의 개념에 의한 실시 예들에 따라 형성된 반도체 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.

도 19를 참조하면, 상기 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 전술한 실시예들에 개시된 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치 등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 상기 기억장치(1210) 및/또는 상기 컨트롤러(1220)는 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.

상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.

도 20은 본 발명의 개념에 의한 실시예들에 따라 형성된 반도체 소자를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.

도 20을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 개념에 의한 실시 예들에 따른 플래시 메모리 시스템(1310)이 장착된다. 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명의 개념에 의한 실시 예들에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

또한, 본 발명의 개념에 의한 실시 예들에 따른 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명의 개념에 의한 실시 예들에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

CSS: 소스 스트래핑 라인 CS: 채널 스터드
CST: 소스 스터드 CSR: 공통 소스 영역
CSL: 공통 소스 라인 MC: 콘택
ML: 배선 145: 전극
143: 정보저장막 110, 120: 절연막
125, 161-165: 층간 절연막 VP: 수직 채널 구조체

Claims (10)

1. 기판 상에 2차원적으로 배열되고 상기 기판으로부터 수직으로 연장되는 수직 채널 구조체들;
   상기 수직 채널 구조체들 상에 제공되고 제 1 방향을 따라 배치된 상기 수직 채널 구조체들을 연결하는 비트 라인들;
   상기 제 1 방향과 교차하는 제 2 방향을 따라 상기 수직 채널 구조체들 사이로 연장되는 복수 개의 공통 소스 라인들;
   상기 비트 라인들과 동일한 수직 레벨에 위치하고, 상기 복수 개의 공통 소스 라인들을 전기적으로 연결하는 소스 스트래핑 라인; 및
   상기 수직 채널 구조체들 상으로부터 상기 공통 소스 라인들 중 어느 하나 위로 연장되는 도전 라인들을 포함하는 반도체 메모리 장치.
2. 기판 상에 제공되고 수직 적층된 전극들을 포함하는 전극 구조체;
   상기 전극 구조체를 관통하여 상기 기판에 접속되는 수직 채널 구조체들;
   상기 전극 구조체의 양 측에 위치하여 상기 전극 구조체를 정의하는 제 1 및 제 2 공통 소스 라인들;
   상기 제 1 및 제 2 공통 소스 라인들 상에서 제 1 및 제 2 상기 공통 소스 라인들의 연장 방향을 따라 배열된 콘택들;
   상기 제 1 및 제 2 공통 소스 라인들과 교차하여 연장되고 상기 수직 채널 구조체들과 전기적으로 연결되는 비트 라인들;
   상기 제 1 및 제 2 공통 소스 라인들을 전기적으로 연결하는 소스 스트래핑 라인; 및
   상기 수직 채널 구조체들 상으로부터 상기 제 1 및 제 2 공통 소스 라인들 중 어느 하나 위로 연장되는 도전 라인들을 포함하고,
   상기 제 1 및 제 2 공통 소스 라인들 각각은 복수의 상기 콘택들을 사이에 두고 상기 소스 스트래핑 라인과 연결되는 반도체 메모리 장치.
3. 제 2 항에 있어서,
   상기 제 1 공통 소스 라인과 상기 소스 스트래핑 라인을 연결하는 상기 콘택들의 개수는 상기 제 2 공통 소스 라인과 상기 소스 스트래핑 라인을 연결하는 상기 콘택들의 개수와 다른 반도체 메모리 장치.
4. 제 2 항에 있어서,
   상기 소스 스트래핑 라인은 상기 제 1 및 제 2 공통 소스 라인들 각각과 복수 개의 도전 라인들을 통하여 연결되는 반도체 메모리 장치.
5. 제 2 항에 있어서,
   상기 콘택들 중 홀수 번째 콘택들은 상기 제 1 공통 소스 라인 상에서 상기 비트 라인들에 접속되고,
   상기 콘택들 중 짝수 번째 콘택들은 상기 제 2 공통 소스 라인 상에서 상기 비트 라인들에 접속되는 반도체 메모리 장치.
6. 제 2 항에 있어서,
   상기 소스 스트래핑 라인은 상기 제 1 및 제 2 공통 소스 라인들 각각과 오버랩되는 지점에서 복수 개의 콘택들과 접속되는 반도체 메모리 장치.
7. 제 4 항에 있어서,
   상기 소스 스트래핑 라인과 상기 도전 라인들 사이에 소스 스터드를 더 포함하고,
   상기 소스 스터드는 상기 소스 스트래핑 라인과 오버랩 되는 상기 복수 개의 도전 라인들에 공통적으로 접속되는 반도체 메모리 장치.
8. 제 2 항에 있어서,
   상기 기판은 셀 어레이 영역 및 주변 회로 영역을 포함하고,
   상기 소스 스트래핑 라인은 상기 셀 어레이 영역 상에 복수 개가 제공되는 반도체 메모리 장치.
9. 제 2 항에 있어서,
   상기 소스 스트래핑 라인과 상기 비트 라인들은 동일한 수직 레벨에 위치하는 반도체 메모리 장치.
10. 제 2 항에 있어서,
    상기 도전 라인들은 상기 공통 소스 라인들과 오버랩되는 부분에서 오프셋된 영역을 갖는 반도체 메모리 장치.

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