KR102397903B1 - 게이트들을 포함하는 반도체 소자 - Google Patents

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KR102397903B1
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Abstract

게이트들을 포함하는 반도체 소자를 제공한다. 이 반도체 소자는 제1 방향으로 연장되며 차례로 적층되는 제1 게이트 전극들을 포함하는 제1 게이트 그룹; 및 상기 제1 게이트 그룹 상에 배치되고, 상기 제1 방향으로 연장되며 차례로 적층되는 제2 게이트 전극들을 포함하는 제2 게이트 그룹을 포함한다. 상기 제1 게이트 전극들은 제1 하부 전극 및 상기 제1 하부 전극 상의 제1 상부 전극을 포함하고, 상기 제2 게이트 전극들은 제2 하부 전극 및 상기 제2 하부 전극 상의 제2 상부 전극을 포함하고, 상기 제1 하부 전극은 상기 제1 상부 전극 보다 상기 제1 방향으로 제1 길이만큼 더 연장되고, 상기 제2 하부 전극은 상기 제2 상부 전극 보다 상기 제1 방향으로 상기 제1 길이와 다른 제2 길이만큼 더 연장된다.

Description

게이트들을 포함하는 반도체 소자{SEMICONDUCTOR DEVICE INCLUDING GATES}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 게이트들을 포함하는 반도체 소자에 관한 것이다.
제품의 가격 경쟁력을 높이기 위하여, 반도체 소자의 집적도 향상에 대한 요구가 심화되고 있다. 반도체 소자의 집적도를 향상시키기 위하여, 3차원 구조의 반도체 소자가 개발되고 있지만, 집적도가 점점 증가할수록 예상치 못한 문제들이 발생하고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 3차원적으로 배열되는 패드 영역들을 갖는 게이트들을 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 브릿지 불량을 방지할 수 있는 패드 영역들을 갖는 게이트들을 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 제1 하부 전극, 상기 제1 하부 전극 상에 배치되며 상기 제1 패드 영역을 포함하는 제1 상부 전극, 상기 제1 하부 전극과 상기 제1 상부 전극 사이에 배치되는 하나 또는 복수의 제1 중간 전극을 포함하는 제1 게이트 전극들; 및 제2 하부 전극, 상기 제2 하부 전극 상에 배치되는 제2 상부 전극, 상기 제2 하부 전극과 상기 제2 상부 전극 사이에 배치되는 하나 또는 복수의 제2 중간 전극을 포함하는 제2 게이트 전극들을 포함한다. 상기 제2 게이트 전극들은 상기 제1 상부 전극 상에 차례로 적층되며 상기 제1 패드 영역을 노출시키고, 상기 제1 하부 전극은 상기 제1 상부 전극 보다 상기 제1 방향으로 제1 길이만큼 더 연장되고, 상기 제2 하부 전극은 상기 제2 상부 전극 보다 상기 제1 방향으로 상기 제1 길이와 다른 제2 길이만큼 더 연장된다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 메모리 셀 영역 및 콘택 영역을 갖는 기판; 및 상기 기판의 상기 메모리 셀 영역 상에 배치되며 상기 콘택 영역 내로 연장되는 게이트 전극들을 포함한다. 상기 게이트 전극들은 워드 라인 패드 영역들을 갖는 워드 라인들 및 상기 워드 라인들 상에 배치되며 상부 패드 영역들을 갖는 상부 게이트 라인들을 포함한다. 상기 워드 라인 패드 영역들은 상기 기판의 표면과 수평하며 상기 메모리 셀 영역으로부터 상기 콘택 영역을 향하는 제1 방향으로 제1 단차를 갖도록 배열되며, 상기 기판의 표면과 수평하며 상기 제1 방향과 수직한 제2 방향으로 상기 제1 단차 보다 작은 제2 단차를 갖도록 배열된다. 상기 워드 라인들 중에서, 서로 다른 높이에 위치하는 워드 라인들은 상기 메모리 셀 영역으로부터 상기 제1 방향으로 서로 다른 길이로 연장되고, 상기 상부 게이트 라인들은 상기 제1 방향으로 상기 제1 단차보다 작은 제3 단차를 갖도록 배열되고 상기 제2 방향으로 서로 동일한 높이를 갖도록 배열되는 상부 패드 영역들을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 제1 방향으로 연장되며 차례로 적층되는 제1 게이트 전극들을 포함하는 제1 게이트 그룹; 및 상기 제1 게이트 그룹 상에 배치되고, 상기 제1 방향으로 연장되며 차례로 적층되는 제2 게이트 전극들을 포함하는 제2 게이트 그룹을 포함한다. 상기 제1 게이트 전극들은 제1 하부 전극 및 상기 제1 하부 전극 상의 제1 상부 전극을 포함하고, 상기 제2 게이트 전극들은 제2 하부 전극 및 상기 제2 하부 전극 상의 제2 상부 전극을 포함하고, 상기 제1 하부 전극은 상기 제1 상부 전극 보다 상기 제1 방향으로 제1 길이만큼 더 연장되고, 상기 제2 하부 전극은 상기 제2 상부 전극 보다 상기 제1 방향으로 상기 제1 길이와 다른 제2 길이만큼 더 연장된다.
본 발명의 기술적 사상의 실시예 들에 따르면, 콘택 플러그와의 브릿지 불량을 방지할 수 있는 패드 영역들을 갖는 게이트 전극들을 포함하는 반도체 소자를 제공할 수 있기 때문에, 반도체 소자의 생산성을 향상시키고, 신뢰성을 보다 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상에 따른 반도체 소자의 예시적인 예를 나타낸 개략적인 블록 다이어그램이다.
도 2는 본 발명의 기술적 사상에 따른 반도체 소자의 메모리 셀 어레이를 개념적으로 나타낸 회로도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일부 구성요소를 개략적으로 나타낸 평면도이다.
도 4는 본 발명의 기술적 사상에 따른 반도체 소자의 예시적인 예를 설명하기 위한 단면도이다.
도 5는 본 발명의 기술적 사상에 따른 반도체 소자의 예시적인 예를 설명하기 위하여 일부 구성요소들을 개념적으로 나타낸 종단면도이다.
도 6은 도 5는 본 발명의 기술적 사상에 따른 반도체 소자의 변형 예를 설명하기 위하여 일부 구성요소들을 개념적으로 나타낸 종단면도이다.
도 7a, 도 7b, 도 8a 및 도 8b는 본 발명의 기술적 사상에 따른 반도체 소자의 예시적인 예를 설명하기 위한 단면도들이다.
도 9a는 본 발명의 기술적 사상에 따른 반도체 소자의 예시적인 예를 설명하기 위한 부분 확대도이다.
도 9b는 본 발명의 기술적 사상에 따른 반도체 소자의 변형 예를 설명하기 위한 부분 확대도이다.
도 10은 본 발명의 기술적 사상에 따른 반도체 소자의 예시적인 예를 설명하기 위한 부분 확대도이다.
도 11은 본 발명의 기술적 사상에 따른 반도체 소자의 예시적인 예를 설명하기 위한 부분 확대도이다.
도 12는 본 발명의 기술적 사상에 따른 반도체 소자의 예시적인 예를 설명하기 위한 부분 확대도이다.
도 13 내지 도 23b는 본 발명의 기술적 사상에 따른 반도체 소자의 형성 방법의 예시적인 예를 설명하기 위한 단면도들이다.
도 1을 참조하여 본 발명의 기술적 사상에 따른 반도체 소자의 예시적인 예를 설명하기로 한다. 도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 반도체 소자(1)는 메모리 셀 어레이(2), 로우 디코더(3), 페이지 버퍼(4), 컬럼 디코더(5) 및 제어 회로(6)를 포함할 수 있다. 상기 메모리 셀 어레이(2)는 복수의 메모리 블록들(BLK)을 포함할 수 있다.
상기 메모리 셀 어레이(2)는 복수의 행과 열을 따라 배열된 복수의 메모리 셀들을 포함할 수 있다. 상기 메모리 셀 어레이(2)에 포함되는 복수의 메모리 셀들은, 복수의 워드 라인들(WL), 적어도 하나의 공통 소스 라인(CSL), 복수의 스트링 선택 라인들(SSL), 적어도 하나의 접지 선택 라인(GSL) 등을 통해 로우 디코더(3)와 전기적으로 연결될 수 있으며, 복수의 비트 라인들(BL)을 통해 페이지 버퍼(4) 및 컬럼 디코더(5)와 전기적으로 연결될 수 있다.
일 실시예에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
상기 로우 디코더(3)는 상기 복수개의 메모리 블록들(BLK)에 공통으로 연결될 수 있으며, 블록 선택 신호에 따라 선택된 메모리 블록들(BLK)의 워드 라인들(WL)에 구동신호를 제공할 수 있다. 예를 들어, 상기 로우 디코더(3)는 외부로부터 어드레스 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 상기 메모리 셀 어레이(2)에 전기적으로 연결된 상기 워드 라인들(WL), 상기 공통 소스 라인(CSL), 상기 복수의 스트링 선택 라인들(SSL) 및 상기 접지 선택 라인(GSL) 중 적어도 일부에 공급되는 전압을 결정할 수 있다.
상기 페이지 버퍼(4)는 상기 비트 라인들(BL)을 통해 상기 메모리 셀 어레이(2)와 전기적으로 연결될 수 있다. 상기 페이지 버퍼(4)는 상기 컬럼 디코더(5)로부터 디코딩된 어드레스에 따라 선택된 비트 라인(BL)과 연결될 수 있다. 상기 페이지 버퍼(4)는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 예를 들어, 상기 페이지 버퍼(4)는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다. 상기 페이지 버퍼(4)는 제어 로직으로부터 파워(예를 들어, 전압 또는 전류)를 수신하고 선택된 비트 라인(BL)에 이를 제공할 수 있다.
상기 컬럼 디코더(5)는 상기 페이지 버퍼(4)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 상기 컬럼 디코더(5)는 외부에서 입력된 어드레스를 디코딩하여, 상기 비트 라인들(BL) 중 어느 하나를 선택할 수 있다. 상기 컬럼 디코더(5)는 상기 메모리 블록들(BLK)에 공통으로 연결될 수 있으며, 블록 선택 신호에 따라 선택된 메모리 블록(BLK)의 비트 라인들(BL)에 데이터 정보를 제공할 수 있다.
상기 제어 회로(6)는 반도체 소자(1)의 전반적인 동작을 제어할 수 있다. 상기 제어 회로(6)는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 상기 제어 회로(6)는 외부 전압을 이용하여 내부 동작에 필요한 전압들(예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등)을 생성하는 전압 발생기를 포함할 수 있다. 상기 제어 회로(6)는 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다.
도 2를 참조하여 도 1에서 설명한 상기 반도체 소자(도 1의 1)의 상기 메모리 셀 어레이(도 1의 2)의 회로의 예시적인 예를 설명하기로 한다. 도 2는 상기 메모리 셀 어레이(도 1의 2)를 설명하기 위한 개념적인 회로도이다.
도 2를 참조하면, 상기 메모리 셀 어레이(도 1의 2)는, 서로 직렬로 연결되는 메모리 셀들(MC), 상기 메모리 셀들(MC)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 스트링들(S)을 포함할 수 있다. 서로 직렬로 연결되는 메모리 셀들(MC)은 상기 메모리 셀들(MC)을 선택하기 위한 워드 라인들(WL1~WLn)에 각각 연결될 수 있다. 일 예에서, 상기 복수의 워드 라인들(WL1~WLn)은 n개로 형성될 수 있다.
상기 접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 상기 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 상기 메모리 셀들(MC)의 드레인 단자에 연결될 수 있다. 도 2에서는 서로 직렬로 연결되는 복수개의 메모리 셀들(MC)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터(GST) 또는 복수의 스트링 선택 트랜지스터(SST)가 연결될 수도 있다.
일 실시예에서, 상기 워드 라인들(WL1~WLn) 중 최상위 워드 라인(WLn)과 상기 스트링 선택 라인(SSL) 사이에 더미 라인 또는 버퍼 라인(BUL)이 배치될 수 있다.
상기 스트링 선택 트랜지스터(SST)의 드레인 단자는 비트 라인(BL)에 연결될 수 있다. 상기 스트링 선택 트랜지스터(SST)의 게이트 단자에 상기 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 상기 비트 라인(BL)을 통해 인가되는 신호가 서로 직렬로 연결된 메모리 셀들(MC)에 전달됨으로써 데이터 읽기, 쓰기 동작이 실행될 수 있다. 또한, 기판을 통해 소정의 소거 전압을 인가함으로써, 상기 메모리 셀들(MC)에 기록된 데이터를 지우는 소거 동작이 실행될 수도 있다.
본 발명의 실시예에 따른 반도체 소자는 적어도 하나의 더미 스트링(DS)을 포함할 수 있다. 상기 더미 스트링(DS)은 상기 비트 라인(BL)과 전기적으로 분리되는 더미 채널을 포함하는 스트링일 수 있다.
이하에서, 도 3과 함께 도 4, 도 5 및 도 6을 참조하여 기판의 메모리 셀 영역 상에 배치될 수 있는 메모리 셀 어레이의 메모리 셀들을 포함하는 구성요소들의 예시적인 예에 대하여 설명하고, 도 3과 함께 도 7a 내지 도 12를 참조하여 기판의 콘택 영역 상에 배치될 수 있는 게이트 전극들의 패드 영역들을 포함하는 구성요소들의 예시적인 예에 대하여 설명하기로 한다. 상기 메모리 셀 영역은 상기 메모리 셀 어레이의 상기 메모리 셀들(도 2의 MC)이 배치되는 영역일 수 있고, 상기 콘택 영역은 상기 스트링 선택 라인들(SSL), 상기 워드 라인들(WL) 및/또는 상기 접지 선택 라인(GSL)에 전기적 신호 또는 전압을 인가하기 위한 콘택 플러그들과 접촉하는 게이트 전극들의 패드 영역들이 배치되는 영역일 수 있다.
도 3은 본 발명의 기술적 사상에 따른 반도체 소자의 예시적인 예를 설명하기 위한 평면도이고, 도 4는 본 발명의 기술적 사상에 따른 반도체 소자의 예시적인 예를 설명하기 위하여 도 3의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 5는 본 발명의 기술적 사상에 따른 반도체 소자의 예시적인 예를 설명하기 위하여 일부 구성요소들을 개념적으로 나타낸 종단면도이고, 도 6은 도 5는 본 발명의 기술적 사상에 따른 반도체 소자의 변형 예를 설명하기 위하여 일부 구성요소들을 개념적으로 나타낸 종단면도이다.
우선, 본 발명의 기술적 사상에 따른 반도체 소자의 예시적인 예에 대하여 도 3과 함께, 도 4를 참조하여 설명하기로 한다.
도 3 및 도 4를 참조하면, 기판(103)의 메모리 셀 영역(MA) 상에 게이트 전극들(GE)이 배치될 수 있다. 상기 기판(103)은 반도체 기판일 수 있다. 상기 게이트 전극들(GE)은 상기 기판(103) 상에 상기 기판(103)의 표면과 수직한 방향(Z)으로 서로 이격되면서 차례로 적층될 수 있다. 각각의 상기 게이트 전극들(GE)은 상기 기판(103)의 표면과 수평할 수 있다. 상기 게이트 전극들(GE)은 도우프트 폴리 실리콘, 금속 질화물(e.g., TiN), 금속 실리사이드(e.g., WSi, TiSi, TaSi 등) 또는 금속(e.g., W) 중 적어도 하나를 포함하는 도전성 물질로 형성될 수 있다. 상기 도우프트 폴리 실리콘은 N형 불순물(e.g., P, As 등) 또는 P형 불순물(e.g., B 등)을 포함하는 도전성의 폴리 실리콘일 수 있다.
상기 게이트 전극들(GE)은 도 1 및 도 2에서 설명한 상기 스트링 선택 라인들(SSL)을 포함할 수 있다. 예를 들어, 상기 게이트 전극들(GE) 중에서 최상위 게이트 전극 및 차상위 게이트 전극은 상기 스트링 선택 라인들(SSL)을 구성할 수 있다.
상기 게이트 전극들(GE)은 도 1 및 도 2에서 설명한 상기 접지 선택 라인(GSL)을 포함할 수 있다. 예를 들어, 상기 게이트 전극들(GE) 중에서 최하위의 게이트 전극은 상기 접지 선택 라인(GSL)을 구성할 수 있다.
상기 게이트 전극들(GE)은 도 1 및 도 2에서 설명한 상기 워드 라인들(WL)을 포함할 수 있다. 예를 들어, 상기 게이트 전극들(GE) 중에서, 상기 접지 선택 라인(GSL)과 상기 스트링 선택 라인들(SSL) 사이에 위치하는 복수의 게이트 전극들은 상기 워드 라인들(WL)을 구성할 수 있다.
일 실시예에서, 상기 게이트 전극들(GE) 중에서, 최상위의 워드 라인(WL)과 상기 스트링 선택 라인들(SSL) 사이에 위치하는 하나 또는 복수의 게이트 전극은 버퍼 게이트 전극 또는 상부 더미 게이트 전극(DL1)일 수 있다. 상기 콘택 영역(CA) 내에 위치하는 상기 상부 더미 게이트 전극(DL1) 상에 플로팅된 더미 게이트 전극(DL3)이 배치될 수 있다. 상기 게이트 전극들(GE) 중에서, 최하위의 워드 라인(WL)과 상기 접지 선택 라인(GSL) 사이에 위치하는 하나 또는 복수의 게이트 전극은 하부 더미 게이트 전극(DL2)일 수 있다.
상기 기판(103)의 상기 메모리 셀 영역(MA) 상에 소스 구조체들(CS)이 배치될 수 있다.
각각의 상기 소스 구조체들(CS)은 소스 패턴(176) 및 상기 소스 패턴(176)의 측면을 덮는 스페이서(174)를 포함할 수 있다. 상기 스페이서(174)는 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 소스 패턴(176)은 도우프트 폴리 실리콘, 타이타늄 질화물 등과 같은 금속 질화물 또는 텅스텐 등과 같은 금속 중 적어도 하나를 포함하는 도전성 물질로 형성될 수 있다.
상기 소스 구조체들(CS)은 메인 소스 구조체들(179a, 179b, 179c) 및 제1 보조 소스 구조체들(180)이 배치될 수 있다. 상기 제1 보조 소스 구조체들(180)은 상기 메인 소스 구조체들(179a, 179b, 179c) 사이에 배치될 수 있다. 상기 메인 소스 구조체들(179a, 179b, 179c) 및 상기 제1 보조 소스 구조체들(180)은 상기 기판(103)의 표면과 수직한 방향(Z)으로 연장되어 상기 게이트 전극들(GE)을 관통할 수 있다. 상기 메인 소스 구조체들(179a, 179b, 179c) 및 상기 제1 보조 소스 구조체들(180)은 상기 기판(103)의 표면과 수평한 상기 제1 방향(X)으로 연장되는 라인 모양일 수 있다. 상기 게이트 전극들(GE)은 상기 기판(103)의 상기 표면과 수평한 제1 방향(X)으로 연장될 수 있다. 따라서, 상기 게이트 전극들(GE)은 상기 메인 소스 구조체들(179a, 179b, 179c)과 상기 제1 보조 소스 구조체들(180) 사이에 배치될 수 있다.
상기 메인 소스 구조체들(179a, 179b, 179c) 및 상기 제1 보조 소스 구조체들(180) 하부의 상기 기판(103) 내에 소스 영역들(172)이 배치될 수 있다. 상기 소스 영역들(172)은 N형의 도전형을 가질 수 있고, 상기 소스 영역들(172)에 인접하는 부분의 상기 기판(103)은 P형의 도전형을 가질 수 있다.
상기 워드 라인들(WL) 상에 위치하면서 상기 스트링 선택 라인들(SSL)을 관통하는 절연성 패턴(135)이 배치될 수 있다. 상기 절연성 패턴(135)은 상기 메인 소스 구조체들(179a, 179b, 179c)과 상기 제1 보조 소스 구조체들(180) 사이에 배치될 수 있다. 상기 절연성 패턴(135)은 상기 제1 방향(X)으로 연장되는 라인 모양일 수 있다. 상기 절연성 패턴(135)은 실리콘 산화물로 형성될 수 있다.
동일 평면에서, 상기 스트링 선택 라인들(SSL)은 상기 메인 소스 구조체들(179a, 179b, 179c), 상기 제1 보조 소스 구조체들(180) 및 상기 절연성 패턴(135)에 의해 서로 이격될 수 있다.
상기 기판(103)의 상기 표면과 수직한 방향(Z)으로 연장되며 상기 게이트 전극들(GE)을 관통하는 수직 구조체들(VS)이 배치될 수 있다. 상기 수직 구조체들(VS)은 셀 수직 구조체들(VSc) 및 더미 수직 구조물들(VSd)을 포함할 수 있다. 예를 들어, 상기 셀 수직 구조체들(VSc)은 상기 스트링 선택 라인들(SSL), 상기 워드 라인들(WL), 및 상기 접지 선택 라인(GSL)을 관통할 수 있다. 상기 더미 수직 구조물들(VSd)은 상기 메모리 셀 영역(MA) 및 상기 콘택 영역(CA) 상에 배치될 수 있다. 상기 더미 수직 구조물들(VSd) 중 일부는 상기 절연성 패턴들(ISP) 및 상기 게이트 전극들(GE)을 관통할 수 있고, 나머지는 상기 게이트 전극들(GE)을 관통할 수 있다.
도 5를 참조하여 본 발명의 기술적 사상에 따른 반도체 소자의 예시적인 예를 설명하기로 한다. 도 5는 상기 셀 수직 구조체들(VSc), 상기 제1 보조 소스 구조체들(180) 및 상기 메인 소스 구조체들(179a, 179b, 179c)의 보다 구체적인 구조와 함께, 상기 게이트 전극들(GE)의 연결 배선 구조 및 도 1 및 도 2에서 설명한 상기 비트 라인들(BL)을 설명하기 위한 개념적인 종단면도이다.
도 1 내지 도 4와 함께, 도 5를 참조하면, 각각의 상기 셀 수직 구조체들(VSc)은 반도체 패턴(145), 코어 패턴(157), 패드 패턴(160), 채널 반도체 층(154) 및 제1 게이트 유전체(151)를 포함할 수 있다. 상기 게이트 전극들(GE)의 상/하부면들에 배치되면서 상기 셀 수직 구조체들(VSc)과 상기 게이트 전극들(GE) 사이로 연장되는 제2 게이트 유전체(169)가 배치될 수 있다.
상기 반도체 패턴(145)은 상기 기판(103)과 접촉할 수 있다. 일 예에서, 상기 반도체 패턴(145)은 에스이지(SEG) 공정에 의해 형성될 수 있는 에피택시얼 물질 층일 수 있다. 예를 들어, 상기 반도체 패턴(145)은 단결정 실리콘으로 형성될 수 있다.
상기 코어 패턴(157)은 상기 반도체 패턴(145) 상에 배치될 수 있으며, 절연성 물질(e.g., 실리콘 산화물 등)로 형성될 수 있다. 상기 패드 패턴(160)은 상기 코어 패턴(157) 상에 배치될 수 있다. 상기 패드 패턴(160)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있으며, 드레인 영역일 수 있다. 상기 패드 패턴(160)은 상기 게이트 전극들(GE) 보다 높은 레벨에 배치될 수 있다.
상기 채널 반도체 층(154)은 상기 반도체 패턴(145)과 접촉하면서 상기 수직 방향(Z)으로 연장되어 상기 코어 패턴(157)의 측면을 덮을 수 있고, 상기 패드 패턴(160)과 접촉할 수 있다. 상기 채널 반도체 층(154)은 상기 게이트 전극들(GE)의 상기 워드 라인들(WL) 및 상기 스트링 선택 라인들(SSL)을 관통할 수 있다. 상기 채널 반도체 층(154)은 채널 층 또는 반도체 층으로 지칭될 수도 있다. 상기 채널 반도체 층(154)은 폴리 실리콘 층으로 형성될 수 있다.
상기 제1 게이트 유전체(151)는 상기 채널 반도체 층(154)의 외측을 덮으면서 상기 채널 반도체 층(154)과 상기 게이트 전극들(GE) 사이에 배치될 수 있다.
상기 제1 및 제2 게이트 유전체들(151, 169) 중 어느 하나는 정보를 저장할 수 있는 층을 포함할 수 있다. 예를 들어, 상기 제1 게이트 유전체(151)는 정보를 저장할 수 있는 층을 포함할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 제2 게이트 유전체(169)가 정보를 저장할 수 있는 층을 포함할 수 있다. 이하에서, 상기 제1 게이트 유전체(151)가 정보를 저장할 수 있는 층을 포함하는 예를 설명하기로 한다.
상기 제1 게이트 유전체(151)는 터널 유전체 층(147) 및 정보 저장 층(149)을 포함할 수 있다. 상기 제1 게이트 유전체(151)에서, 상기 터널 유전체 층(147)은 상기 정보 저장 층(149) 보다 상기 채널 반도체 층(154)과 가까울 수 있다. 상기 터널 유전체 층(147)은 상기 정보 저장 층(149)과 상기 채널 반도체 층(154) 사이에 개재될 수 있다.
상기 터널 유전체 층(147)은 실리콘 산화물 및/또는 불순물 도핑된 실리콘 산화물을 포함할 수 있다. 상기 정보 저장 층(149)은 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자에서 정보를 저장하기 위한 층일 수 있다. 예를 들어, 상기 정보 저장 층(149)은 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자의 동작 조건에 따라, 상기 채널 반도체 층(154)으로부터 상기 터널 유전체 층(147)을 통하여 주입된 전자를 트랩하여 보유(retention) 하거나, 또는 상기 정보 저장 층(149) 내의 트랩된 전자를 소거할 수 있는 물질, 예를 들어 실리콘 질화물로 형성될 수 있다. 상기 제2 게이트 유전체(169)는 블로킹 유전체일 수 있다. 상기 제2 게이트 유전체(169)는 고유전체(e.g., AlO 등)를 포함할 수 있다.
상기 정보 저장 층(149)은 상기 워드 라인들(WL)과 마주보는 영역들에서 정보를 저장할 수 있다. 상기 셀 수직 구조체들(VSc) 중 어느 하나의 셀 수직 구조체 내의 정보 저장 층(149)에서 정보를 저장할 수 있는 영역들은 상기 수직 방향(Z)으로 배열될 수 있으며, 상기 메모리 셀들(도 2의 MC)로 정의될 수 있다.
상기 셀 수직 구조체들(VSc) 상에 제1 도전성 라인들(184a)이 배치될 수 있다. 상기 제1 도전성 라인들(184a)은 도 1 및 도 2에서 설명한 상기 비트 라인들(도 2의 BL)일 수 있다. 상기 제1 도전성 라인들(184a)과 상기 셀 수직 구조체들(VSc) 사이에 비트 라인 콘택 구조체들(181a)이 배치될 수 있다. 상기 비트 라인 콘택 구조체들(181a)은 상기 제1 도전성 라인들(184a)과 상기 셀 수직 구조체들(VSc)을 전기적으로 연결시킬 수 있다.
상기 게이트 전극들(GE)은 상기 기판(103)의 상기 메모리 셀 영역(MA)으로부터 상기 기판(103)의 콘택 영역(CA)으로 연장될 수 있다. 상기 게이트 전극들(GE)은 상기 콘택 영역(CA) 내에 위치하는 패드 영역들(GP)을 포함할 수 있다. 상기 패드 영역들(GP) 상에 콘택 플러그들(181b)이 배치될 수 있다. 상기 콘택 플러그들(181b) 상에 게이트 배선들(184b)이 배치될 수 있다.
상기 셀 수직 구조체들(VSc)은 서로 이격될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 셀 수직 구조체들의 하부를 연결하는 연결부에 의하여 하부가 서로 연결되는 셀 수직 구조체들이 제공될 수 있다. 이와 같이 하부가 서로 연결되는 셀 수직 구조체들의 예시적인 예에 대하여 도 6을 참조하여 설명하기로 한다.
도 6을 참조하면, 연결 부(187)에 의해 서로 연결되는 셀 수직 구조체들(VSc')이 배치될 수 있다. 상기 셀 수직 구조체들(VSc')은 상기 게이트 전극들(GE)을 관통할 수 있고, 상기 연결 부(187)는 상기 셀 수직 구조체들(VSc')의 하부를 서로 연결할 수 있다.
각각의 상기 셀 수직 구조체들(VSc')은 상기 게이트 전극들(GE)을 관통하는 채널 반도체 층(154), 상기 채널 반도체 층(154)에 의해 측면이 둘러싸이는 코어 패턴(157), 상기 채널 반도체 층(154) 상의 패드 패턴(160), 상기 채널 반도체 층(154)의 외측을 둘러싸며 상기 채널 반도체 층(154)과 상기 게이트 전극들(GE) 사이에 개재되는 제1 게이트 유전체(151)를 포함할 수 있다. 상기 연결 부(187)는 상기 셀 수직 구조체들(VSc) 내의 상기 채널 반도체 층(154), 상기 코어 패턴(157) 및 상기 제1 게이트 유전체(151)가 연속적으로 연장되어 형성될 수 있다.
상기 연결 부(187)는 상기 기판(103)과 상기 게이트 전극들(GE) 사이에 위치하는 하부 게이트(206) 내에 배치될 수 있다. 상기 하부 게이트(206)와 상기 기판(103) 사이에 베이스 절연 층(204)이 배치될 수 있다. 상기 연결 부(187)에 의해 서로 연결되는 상기 셀 수직 구조체들(VSc') 중 어느 하나는 소스 콘택 플러그(181c)에 의해 소스 라인(282)과 전기적으로 연결될 수 있고, 나머지 하나는 비트 라인 플러그(181a)에 의해 비트 라인 역할을 할 수 있는 제1 도전성 라인(184a)과 전기적으로 연결될 수 있다. 상기 연결 부(187) 상에는 상기 게이트 전극들(GE)을 관통하는 분리 패턴(280)이 배치될 수 있다.
다음으로, 도 3과 함께 도 7a 내지 도 8b를 참조하여 상기 기판의 상기 콘택 영역 상에 배치될 수 있는 게이트 전극들의 패드 영역들을 포함하는 구성요소들의 예시적인 예에 대하여 설명하기로 한다. 도 7a 및 도 8b에서, 도 7a는 도 3의 II-II선을 따라 취해진 영역을 나타낸 단면도이고, 도 7b는 도 3의 III-III'선을 따라 취해진 영역을 나타낸 단면도이고, 도 8a는 도 3의 IV-IV'선을 따라 취해진 영역을 나타낸 단면도이고, 도 8b는 도 3의 V-V'선을 따라 취해진 영역을 나타낸 단면도이다.
도 3, 도 7a, 도 7b, 도 8a 및 도 8b을 참조하면, 도 3 및 도 4를 참조하여 설명한 바와 같이, 상기 기판(103)의 상기 메모리 셀 영역(MA) 상에 상기 게이트 전극들(GE), 상기 제1 보조 소스 구조체들(180), 상기 메인 소스 구조체들(179a, 179b, 179c) 및 상기 셀 수직 구조체들(VSc)이 배치될 수 있다. 상기 기판(103)은 상기 메모리 셀 영역(MA)과 함께 콘택 영역(CA)을 가질 수 있다. 상기 콘택 영역(CA)은 상기 메모리 셀 영역(MA)과 인접할 수 있다.
실시 예들에서, 상기 메모리 셀 영역(MA)은 제1 영역으로 지칭될 수 있고, 상기 콘택 영역(CA)은 제2 영역 또는 확장 영역으로 지칭될 수도 있다.
상기 기판(103)의 상기 메모리 셀 영역(MA) 상에 배치되는 상기 게이트 전극들(GE)은 상기 기판(103)의 표면과 수평한 제1 방향(X)으로 연장되어 상기 기판(103)의 상기 콘택 영역(CA) 상으로 연장될 수 있다. 상기 제1 방향(X)은 상기 메모리 셀 영역(MA)으로부터 상기 콘택 영역(CA)을 향하는 방향일 수 있다.
상기 게이트 전극들(GE)의 끝 부분들은 상기 콘택 영역(CA) 내에 상기 게이트 전극들(GE)의 끝 부분들이 위치할 수 있다. 서로 다른 높이 또는 서로 다른 레벨에 배치되는 상기 게이트 전극들(GE)은 상기 메모리 셀 영역(MA)으로부터 상기 콘택 영역(CA) 내로 연장되는 길이가 서로 다를 수 있다. 서로 다른 높이 또는 서로 다른 레벨에 배치되는 상기 워드 라인들(WL)은 상기 메모리 셀 영역(MA)으로부터 상기 콘택 영역(CA) 내로 연장되는 길이가 서로 다를 수 있다. 상기 게이트 전극들(GE) 중에서, 상기 워드 라인들(WL)은 상기 메모리 셀 영역(MA)으로부터 상기 제1 방향(X)으로 상기 스트링 선택 라인들(SSL) 보다 길게 연장될 수 있고, 상기 접지 선택 라인(GSL)은 상기 메모리 셀 영역(MA)으로부터 상기 제1 방향(X)으로 상기 워드 라인들(WL) 보다 상기 메모리 셀 영역(MA)으로부터 상기 제1 방향(X)으로 길게 연장될 수 있다.
상기 메인 소스 구조체들(179a, 179b, 179c)은 상기 메모리 셀 영역(MA)으로부터 상기 콘택 영역(CA)을 향하는 상기 제1 방향(X)으로 연장되어 상기 콘택 영역(CA)을 가로지를 수 있다. 상기 제1 보조 소스 구조체들(180)은 상기 메모리 셀 영역(MA)으로부터 상기 콘택 영역(CA) 내의 상기 스트링 선택 라인들(SSL) 사이로 연장될 수 있다.
상기 기판(103)의 상기 콘택 영역(CA) 상에 상기 제1 보조 소스 구조체들(180)과 마주보는 끝 부분들을 갖는 제2 보조 소스 구조체들(181)이 배치될 수 있다. 상기 제1 및 제2 보조 소스 구조체들(180, 181)은 서로 마주보는 끝 부분들을 가지며 서로 이격될 수 있다. 상기 제2 보조 소스 구조체들(181)은 상기 콘택 영역(CA) 내에서 상기 제1 방향(X)으로 연장되는 라인 모양일 수 있다. 상기 기판(103)의 상기 콘택 영역(CA) 상에 상기 제2 보조 소스 구조체들(181)과 상기 메인 소스 구조체들(179a, 179b, 179c) 사이에 배치되는 제3 보조 소스 구조체들(182)이 배치될 수 있다. 상기 제2 및 제3 보조 소스 구조체들(182)은 상기 메인 소스 구조체들(179a, 179b, 179c) 및 상기 제1 보조 소스 구조체들(180)과 동일한 구조로 형성될 수 있다. 상기 메인 소스 구조체들(179a, 179b, 179c)은 제1 내지 제3 메인 소스 구조체들(179a, 179b, 179c)을 포함할 수 있다. 상기 제1 메인 소스 구조체(179a)는 상기 제2 및 제3 메인 소스 구조체들(179b, 179c) 사이에 배치될 수 있다.
상기 게이트 전극들(GE)은 상기 기판(103)의 상기 콘택 영역(CA) 상에 위치하는 패드 영역들을 가질 수 있다. 상기 패드 영역들은 상기 제1 메인 소스 구조체(179a)를 기준으로 하여 미러 대칭 구조로 배열될 수 있다. 예를 들어, 상기 제1 메인 소스 구조체(179a)와 상기 제2 메인 소스 구조체(179b) 사이에 배치되는 패드 영역들(GP)의 배열은 상기 제1 메인 소스 구조체(179a)와 상기 제3 메인 소스 구조체(179c) 사이에 배치되는 패드 영역들의 배열과 미러 대칭 구조일 수 있다.
상기 게이트 전극들(GE) 중에서, 상기 스트링 선택 라인들(SSL)은 스트링 선택 패드 영역들(SP)을 가질 수 있고, 상기 워드 라인들(WL)은 워드 라인 패드 영역들(WP)을 가질 수 있고, 상기 접지 선택 라인(GSL)은 접지 선택 패드 영역(LP)을 가질 수 있다. 일 실시예에서, 상기 더미 게이트 전극들(DL1, DL2)은 더미 게이트 패드 영역들(DP)을 가질 수 있다.
상기 워드 라인 패드 영역들(WP)은 상기 접지 선택 패드 영역(LP) 보다 상기 메모리 셀 영역(MA)에 가까울 수 있고, 상기 스트링 선택 패드 영역(SP)은 상기 워드 라인 패드 영역(WP) 보다 상기 메모리 셀 영역(MA)에 가까울 수 있다.
일 실시예에서, 상기 게이트 전극들(GE) 중에서, 차상위 게이트 전극들로 이루어진 스트링 선택 라인들(SSL)은 최상위 게이트 전극들로 이루어진 최상위 스트링 선택 라인들(SSL) 보다 상기 스트링 선택 패드 영역들(SP)의 길이만큼 연장될 수 있다. 상기 스트링 선택 패드 영역들(SP)의 상기 길이는 상기 제1 방향(X)으로의 길이일 수 있다.
상기 제1 방향(X)과 수직하고 상기 기판(103)의 상기 표면과 수평한 제2 방향(Y)을 따라 배열되는 상기 스트링 선택 패드 영역들(SP)은 동일한 레벨에 위치할 수 있다. 예를 들어, 상기 스트링 선택 패드 영역들(SP)은 상기 기판(103)의 상기 표면으로부터 동일한 높이에 위치할 수 있다.
일 실시에에서, 상기 제1 방향(X)을 따라 배열되는 상기 스트링 선택 패드 영역들(SP)은 일정한 단차로 낮아지는 계단 모양으로 배열될 수 있고, 상기 제2 방향(Y)을 따라 배열되는 상기 스트링 선택 패드 영역들(SP)은 서로 동일한 높이로 배열될 수 있다. 여기서, 상기 스트링 선택 패드 영역들(SP)의 단차는 차상위 게이트 전극의 상부면과 최상위 게이트 전극의 상부면 사이의 거리의 크기일 수 있다.
상기 워드 라인 패드 영역들(WP)은 상기 제1 메인 소스 구조체(179a)를 기준으로 하여 상기 제2 방향(Y)의 플러스 방향 및 상기 제2 방향(Y)의 마이너스 방향을 따라 제2 단차로 낮아지는 계단 모양일 수 있다. 예를 들어, 상기 워드 라인 패드 영역들(WP)은 상기 제1 메인 소스 구조체(179a)로부터 상기 제2 메인 소스 구조체(179b)를 향하는 방향을 따라 상기 제2 단차로 낮아지는 계단 모양 및 상기 제1 메인 소스 구조체(179a)로부터 상기 제3 메인 소스 구조체(179c)를 향하는 방향을 따라 상기 제2 단차로 낮아지는 계단 모양으로 배열될 수 있다. 따라서, 상기 워드 라인 패드 영역들(WP)은 상기 제1 메인 소스 구조체(179a)를 기준으로 미러 대칭 구조로 배열될 수 있다.
실시 예들에서, 상기 제2 단차는 서로 아래/위로 인접하는 두 개의 워드 라인들 중에서, 어느 하나의 워드 라인의 상부면으로부터 다른 하나의 워드 라인의 상부면까지의 거리일 수 있다.
상기 워드 라인 패드 영역들(WP)은, 도 8a 및 도 8b에서와 같이, 상기 제1 방향(X)을 따라 제1 단차로 단계적으로 낮아지는 계단 모양으로 배열될 수 있다. 상기 제1 단차는 상기 제1 방향(X)을 따라 배열되는 서로 인접하는 두 개의 하부 워드 라인 패드 영역 및 상부 워드 라인 패드 영역을 갖는 워드 라인들 사이의 높이 차이를 의미할 수 있다. 예를 들어, 상기 하부 워드 라인 패드 영역을 갖는 워드 라인의 상부면과 상기 상부 워드 라인 패드 영역을 갖는 워드 라인의 상부면 사이의 높이 차이일 수 있다. 상기 하부 워드 라인 패드 영역을 갖는 워드 라인과 상기 상부 워드 라인 패드 영역을 갖는 워드 라인 사이에는 복수개의 워드 라인들이 배치될 수 있다. 예를 들어, 상기 제2 방향(Y)을 따라 배열되며 상기 제1 메인 소스 구조체(179a)로부터 상기 제2 메인 소스 구조체(179b) 사이에 배열되는 워드 라인 패드 영역들의 개수가 n개인 경우에, 상기 하부 워드 라인 패드 영역을 갖는 워드 라인과 상기 상부 워드 라인 패드 영역을 갖는 워드 라인 사이에는 배치되는 워드 라인들의 개수는 "n-1"개 일 수 있다. 여기서, n은 3보다 큰 자연수일 수 있다. 예를 들어, 상기 제2 방향(Y)을 따라 배열되며 상기 제1 메인 소스 구조체(179a)로부터 상기 제2 메인 소스 구조체(179b) 사이에 배열되는 워드 라인 패드 영역들의 개수가 4개인 경우에, 상기 하부 워드 라인 패드 영역을 갖는 워드 라인과 상기 상부 워드 라인 패드 영역을 갖는 워드 라인 사이에는 배치되는 워드 라인들의 개수는 "4-1"개, 즉 3개 일 수 있다. 이와 같은 상기 하부 워드 라인 패드 영역을 갖는 워드 라인과 상기 상부 워드 라인 패드 영역을 갖는 워드 라인 사이에 배치되는 3개의 워드 라인들은 상기 제1 방향(X)으로 서로 다른 길이로 연장될 수 있다.
따라서, 상기 워드 라인 패드 영역들(WP)은 상기 기판(103)의 표면과 수평하며 상기 메모리 셀 영역(MA)으로부터 상기 콘택 영역(CA)을 향하는 상기 제1 방향(X)으로 제1 단차를 갖도록 배열되며, 상기 기판(103)의 표면과 수평하며 상기 제1 방향(X)과 수직한 제2 방향(Y)으로 상기 제1 단차 보다 작은 제2 단차를 갖도록 배열될 수 있다.
실시 예들에서, 상기 게이트 전극들(GE)의 상기 패드 영역들 상에 콘택 플러그들이 배치될 수 있다. 상기 콘택 플러그들은 상기 스트링 선택 패드 영역들 상에 배치되는 스트링 선택 콘택 플러그들, 상기 워드 라인 패드 영역들 상에 배치되는 워드 라인 선택 콘택 플러그들, 상기 접지 선택 패드 영역 상에 배치되는 접지 선택 콘택 플러그, 및 상기 더미 게이트 패드 영역들 상에 배치되는 더미 콘택 플러그들을 포함할 수 있다. 상기 게이트 전극들(GE)의 상기 패드 영역들 상에 배치될 수 있는 콘택 플러그들은 도 5를 참조하여 설명한 상기 콘택 플러그들(도 5의 181b)로 이해될 수 있다.
이와 같은 콘택 플러그들과 함께, 상기 워드 라인들(WL) 및 상기 워드 라인 패드 영역들(WP)에 대하여 도 9a 내지 도 12를 참조하여 설명하기로 한다. 우선, 도 3 내지 도 8b과 함께, 도 9a 및 도 9b를 참조하여 상기 제1 방향(X)으로 배열되는 상기 워드 라인 패드 영역들(WP)에 대하여 설명하기로 한다. 도 9a는 도 8a 또는 도 8b의 상기 워드 라인 패드 영역들을 포함하는 부분을 임의로 확대하여 나타낸 부분 확대도이고, 도 9b는 상기 워드 라인 패드 영역들의 변형 예를 설명하기 위한 도면이다.
우선, 도 3 내지 도 8b과 함께, 도 9a를 참조하면, 앞에서 설명한 바와 같이, 상기 워드 라인들(WL)은 상기 메모리 셀 영역(MA)으로부터 상기 콘택 영역(CA)을 향하는 상기 제1 방향(X)으로 연장될 수 있고, 상기 워드 라인들(WL)의 끝 부분들은 상기 콘택 영역(CA) 내에 위치할 수 있다.
상기 워드 라인들(WL)은 제1 게이트 그룹(GG1) 및 상기 제1 게이트 그룹(GG1) 상의 제2 게이트 그룹(GG2)을 포함할 수 있다.
상기 제1 게이트 그룹(GG1)은 패드 영역(Wp)을 갖는 게이트 전극(GE0) 상에 배치될 수 있으며, 상기 게이트 전극(GE0)의 상기 패드 영역(Wp)을 노출시킬 수 있다.
상기 제1 게이트 그룹(GG1)은 제1 게이트 전극들(GE1a, GE1b, GE1c, GE1d)을 포함할 수 있다. 상기 제1 게이트 그룹(GG1)의 상기 제1 게이트 전극들(GE1a, GE1b, GE1c, GE1d) 중에서, 상대적으로 하부에 위치하는 전극들이 상기 제1 방향(X)으로 보다 더 연장될 수 있다. 따라서, 상기 제1 게이트 그룹(GG1)의 상기 제1 게이트 전극들(GE1a, GE1b, GE1c, GE1d)의 끝 부분들은 단차진 모양으로 배열될 수 있다. 상기 제1 게이트 그룹(GG1)의 상기 제1 게이트 전극들(GE1a, GE1b, GE1c, GE1d)은 제1 하부 전극(GE1a), 상기 제1 하부 전극(GE1a) 상에 배치되며 제1 패드 영역(WP1)을 포함하는 제1 상부 전극(GE1d), 상기 제1 하부 전극(GE1a)과 상기 제1 상부 전극(GE1d) 사이에 배치되는 하나 또는 복수의 제1 중간 전극(GE1a, GE1b)을 포함할 수 있다.
상기 제2 게이트 그룹(GG2)은 제2 게이트 전극들(GE2a, GE2b, GE2c, GE2d)을 포함할 수 있다. 상기 제2 게이트 그룹(GG2)의 상기 제2 게이트 전극들(GE2a, GE2b, GE2c, GE2d) 중에서, 상대적으로 하부에 위치하는 전극들이 상기 제1 방향(X)으로 보다 더 연장될 수 있다. 따라서, 상기 제2 게이트 그룹(GG2)의 상기 제2 게이트 전극들(GE2a, GE2b, GE2c, GE2d) 끝 부분들은 단차진 모양으로 배열될 수 있다. 상기 제2 게이트 그룹(GG2)의 상기 제2 게이트 전극들(GE2a, GE2b, GE2c, GE2d)은 상기 제1 상부 전극(GE1a) 상에 차례로 적층되며 상기 제1 패드 영역(WP1)을 노출시킬 수 있다. 상기 제2 게이트 그룹(GG2)의 상기 제2 게이트 전극들(GE2a, GE2b, GE2c, GE2d)은 제2 하부 전극(GE2a), 상기 제2 하부 전극(GE2a) 상에 배치되며 제2 패드 영역(WP2)을 포함하는 제2 상부 전극(GE2d), 상기 제2 하부 전극(GE2a)과 상기 제2 상부 전극(GE2d) 사이에 배치되는 하나 또는 복수의 제2 중간 전극(GE2a, GE2b)을 포함할 수 있다.
일 실시예에서, 상기 제1 및 제2 게이트 그룹들(GG1, GG2)의 상기 제1 및 제2 게이트 전극들은 상기 워드 라인들일 수 있다.
상기 제1 게이트 그룹(GG1)에서, 상기 제1 하부 전극(GE1a)은 상기 제1 상부 전극(GE1d) 보다 상기 제1 방향(X)으로 제1 길이(D1)만큼 더 연장된 제1 연장 부분을 포함할 수 있다. 여기서, 도 9a의 도면부호 D1은 상기 제1 길이 또는 상기 제1 연장 부분을 지칭할 수 있다. 상기 제2 게이트 그룹(GG2)에서, 상기 제2 하부 전극(GE2a)은 상기 제2 상부 전극(GE2d) 보다 상기 제1 방향(X)으로 상기 제1 길이(D1)와 다른 제2 길이(D2)만큼 더 연장된 제2 연장 부분을 포함할 수 있다. 여기서, 도 9a의 도면부호 D2는 상기 제2 길이 또는 상기 제2 연장 부분을 지칭할 수 있다. 상기 제2 패드 영역(WP2), 상기 제2 연장 부분(D2), 상기 제1 패드 영역(WP1) 및 상기 제1 연장 부분(D1)은 상기 제1 방향(X)으로 차례로 배열될 수 있다. 각각의 상기 제1 및 제2 게이트 그룹들(GG1, GG2)의 게이트 전극들에서, 상대적으로 하부에 위치하는 게이트 전극은 상대적으로 상부에 위치하는 게이트 전극과 중첩하는 게이트 중첩 부분 및 상대적으로 상부에 위치하는 게이트 전극과 중첩하지 않는 게이트 연장 부분을 포함할 수 있다.
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일 예에서, 상기 제2 길이(D2)는 상기 제1 길이(D1) 보다 클 수 있다.
일 예에서, 각각의 상기 제1 및 제2 패드 영역들(WP1, WP2)의 길이(L)는 상기 제1 및 제2 길이들(D1, D2) 보다 클 수 있다.
상기 하나 또는 복수의 제1 중간 전극(GE1b, GE1c)은 상기 제1 상부 전극(GE1d) 보다 상기 제1 방향(X)으로, 상기 제1 길이(D1) 보다 작은 길이(d1a, d1b)만큼 더 연장될 수 있고, 상기 하나 또는 복수의 제2 중간 전극(GE2b, GE2c)은 상기 제2 상부 전극(GE2d) 보다 상기 제1 방향(X)으로, 상기 제2 길이(D2) 보다 작은 길이(d2a, d2b)만큼 더 연장될 수 있다. 상기 하나 또는 복수의 제1 중간 전극(GE1b, GE1c)은 복수개가 배치될 수 있고, 상기 하나 또는 복수의 제2 중간 전극(GE2b, GE2c)은 복수개가 배치될 수 있다.
상기 제1 및 제2 패드 영역들(WP1, WP2)을 포함하는 상기 워드 라인 패드 영역들(WP) 상에 콘택 플러그들(181b)이 배치될 수 있다. 상기 콘택 플러그들(181b)은 금속 질화물(e.g., TiN), 금속 실리사이드(e.g., WSi, TiSi, TaSi 등) 또는 금속(e.g., W) 중 적어도 하나를 포함하는 도전성 물질로 형성될 수 있다. 상기 콘택 플러그들(181b)은 상기 워드 라인 패드 영역들(WP)과 접촉할 수 있다.
일 예에서, 상기 제1 및 제2 패드 영역들(WP1, WP2)을 포함하는 워드 라인 패드 영역들(WP)은 상기 워드 라인들(WL)과 동일한 두께로 형성될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 9b에서와 같이, 각각의 워드 라인 패드 영역들(WP')의 두께(t2)는 각각의 상기 워드 라인들(WL)의 두께(t1) 보다 클 수 있다.
다음으로, 도 10을 참조하여 본 발명의 기술적 사상에 따른 반도체 소자의 예시적인 예를 설명하기로 한다. 도 10은 본 발명의 기술적 사상에 따른 반도체 소자의 예시적인 예를 설명하기 위하여 도 8a에서 상기 워드 라인 패드 영역들(WP)이 있는 부분을 확대한 부분 확대도이다.
도 3 내지 도 9b와 함께, 도 10을 참조하여 상기 제1 방향(X)으로 배열되는 상기 워드 라인 패드 영역들(WP)에 대하여 설명하기로 한다.
도 3 내지 도 9b와 함께, 도 10을 참조하면, 도 9a에서 설명한 것과 같은 상기 제1 및 제2 게이트 그룹들(GG1, GG2) 상에 차례로 적층되는 제3 및 제4 게이트 그룹들(GG3, GG4)이 배치될 수 있다. 상기 제3 및 제4 게이트 그룹들(GG3, GG4)은 도 9a에서 설명한 것과 같은 상기 제1 및 제2 게이트 그룹들(GG1, GG2)과 유사한 구조를 가질 수 있다. 예를 들어, 각각의 상기 제3 및 제4 게이트 그룹(GG3, GG4)의 게이트 전극들(GE) 중에서, 상대적으로 하부에 위치하는 전극들은 상기 제1 방향(X)으로 보다 더 연장될 수 있다.
상기 제1 내지 제4 게이트 그룹들(GG1~GG4)의 게이트 전극들(GE) 중에서, 최하위 게이트 전극의 끝 부분과 최상위 게이트 전극의 끝 부분 사이의 영역은 단위 패턴 영역(Pu)으로 정의될 수 있다. 따라서, 상기 단위 패턴 영역(Pu)은 상기 제1 내지 제3 게이트 그룹들(GG1~GG3)의 패드 영역들(WP)을 포함할 수 있으며, 상기 제4 게이트 그룹(GG4)의 패드 영역(WP)은 포함하지 않을 수 있다.
일 실시예에서, 상기 단위 패턴 영역(Pu) 내의 상기 패드 영역들(WP)의 상기 제1 방향(X)으로의 길이들(La3, La2, La1)은 서로 동일할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 단위 패턴 영역(Pu) 내의 상기 패드 영역들(WP)의 상기 제1 방향(X)으로의 길이들(La3, La2, La1)은 서로 다를 수 있다.
도 9a에서 상술한 바와 같이, 상기 제1 게이트 그룹(GG1)에서, 상기 제1 하부 전극(GE1a)은 상기 제1 상부 전극(GE1d) 보다 상기 제1 방향(X)으로 제1 길이(D1)만큼 더 연장될 수 있고, 상기 제2 게이트 그룹(GG2)에서, 상기 제2 하부 전극(GE2a)은 상기 제2 상부 전극(GE2d) 보다 상기 제1 방향(X)으로 상기 제1 길이(D1) 보다 큰 제2 길이(D2)만큼 더 연장될 수 있다. 이와 동일한 규칙성을 갖도록, 상기 제3 게이트 그룹(GG3)에서, 최하위의 하부 전극은 최상위의 상부 전극 보다 상기 제1 방향(X)으로 상기 제2 길이(D2) 보다 큰 제3 길이(D3)만큼 더 연장될 수 있고, 상기 제4 게이트 그룹(GG4)에서, 최하위의 하부 전극은 최상위의 상부 전극 보다 상기 제1 방향(X)으로 상기 제3 길이(D2) 보다 큰 제4 길이(D4)만큼 더 연장될 수 있다.
따라서, 각각의 상기 제1 내지 제4 게이트 그룹들(GG1~GG4)은 복수의 게이트 전극들(GE)로 구성될 수 있고, 복수의 게이트 전극들(GE) 중에서 상대적으로 하부에 위치하는 게이트 전극들은 상기 제1 방향(X)으로 보다 더 연장될 수 있다.
다음으로, 도 11을 참조하여 본 발명의 기술적 사상에 따른 반도체 소자의 예시적인 예를 설명하기로 한다. 도 11은 본 발명의 기술적 사상에 따른 반도체 소자의 예시적인 예를 설명하기 위하여 도 8a에서 상기 워드 라인 패드 영역들(WP)이 있는 부분을 확대한 부분 확대도이다.
도 3 내지 도 10과 함께, 도 11을 참조하여 상기 제1 방향(X)으로 배열되는 상기 워드 라인 패드 영역들(WP)에 대하여 설명하기로 한다.
도 3 내지 도 10과 함께, 도 11을 참조하면, 도 10에서 설명한 상기 단위 패턴 영역(Pu)은 복수개로 배치될 수 있다. 예를 들어, 도 11에서와 같이, 상기 단위 패턴 영역(Pu)과 상기 단위 패턴 영역(Pu) 사이에는 상기 단위 패턴 영역(Pu) 내의 패드 영역들(WP)의 상기 제1 방향(X)으로의 길이들(La1, La2, La3)과 다른 길이(Lb)를 갖는 어느 하나의 중간 패드 영역(WPb)이 배치될 수 있다. 이와 같은 상기 중간 패드 영역(WP')의 예시적인 예에 대하여 도 11과 함께, 도 12를 참조하여 설명하기로 한다.
도 11 및 도 12를 참조하면, 상기 중간 패드 영역(WPb)의 상기 제1 방향(X)으로의 길이(Lb)는 상기 단위 패턴 영역(Pu) 내의 패드 영역들(WP1,WP2,WP3)의 상기 제1 방향(X)으로의 길이들(La1, La2, La3) 보다 짧을 수 있다. 이와 같은 중간 패드 영역(WPb) 상에 콘택 플러그(181b)가 배치될 수 있다. 상기 콘택 플러그(181b)는 상기 중간 패드 영역(WP')과 접촉하는 부분으로부터 상부로 갈수록 폭이 증가하는 모양으로 형성될 수 있다. 이와 같은 모양의 콘택 플러그(181b)가 형성되더라도, 상기 게이트 그룹(GG1) 내의 게이트 전극들(GE)의 끝 부분들이 도 9a에서 설명한 것과 같이 배열됨으로써, 상기 콘택 플러그(181b)와 인접하는 게이트 전극들(GE)과, 상기 콘택 플러그(181b) 사이에 브릿지 불량이 발생하는 것을 방지할 수 있다.
다음으로, 도 13a 내지 도 23b를 참조하여 본 발명의 기술적 사상에 따른 반도체 소자의 형성 방법의 예시적인 예에 대하여 설명하기로 한다. 우선, 도 13a 내지 도 16b를 참조하여 상술한 바와 같이, 상기 제1 방향(X) 및 제2 방향(Y)으로 배열되는 상기 스트링 선택 라인들(SSL)의 계단 모양 및 상기 제2 방향(Y)으로 배열되는 상기 워드 라인들(WL)의 계단 모양을 형성하는 방법의 예시적인 예를 설명하기로 한다.
도 13a 내지 도 16b에서, 도 13a, 도 14a, 도 15a 및 도 16a는 도 3의 IV-IV'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 13b, 도 14b, 도 15b 및 도 16b는 도 3의 II-II'선을 따라 취해진 영역 및 도 3의 III-III'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 13a 및 도 13b를 참조하면, 메모리 셀 영역(MA) 및 콘택 영역(CA)을 갖는 기판(103)의 표면 상에 몰드 구조체를 형성할 수 있다. 상기 몰드 구조체는 교대로 반복적으로 적층되는 층간 절연 층(106) 및 희생 층(109)을 포함할 수 있다. 상기 몰드 구조체의 최하위 층 및 최상위 층은 층간 절연 층(106)일 수 있다. 상기 층간 절연 층(106)은 실리콘 산화물로 형성될 수 있고, 상기 희생 층(109)은 실리콘 질화물로 형성될 수 있다.
상기 몰드 구조체 상에 제1 마스크 패턴(115)을 형성할 수 있다. 상기 제1 마스크 패턴(115)은 도 3 내지 도 8b를 참조하여 설명한 상기 최상위 스트링 선택 라인들(SSL)을 정의하기 위한 포토레지스트 패턴일 수 있다.
상기 제1 마스크 패턴(115)을 식각 마스크로 이용하여 최상위의 층간 절연 층(106u) 및 최상위의 희생 층(109u)을 식각하여, 최상위 계단을 형성할 수 있다.
도 14a 내지 도 16b를 참조하면, 상기 제1 마스크패턴(도 13a 및 도 13b의 115)를 제거한 후에, 상기 기판(103) 상에 제2 마스크 패턴(122a)을 형성할 수 있다. 상기 제2 마스크 패턴(122a)은 상기 메모리 셀 영역(MA)을 덮으면서 상기 콘택 영역(CA) 내에 상기 스트링 선택 라인들(도 8a의 SSL)이 형성될 영역을 덮는 제1 부분(118) 및 상기 제1 부분(118)과 이격되며 사각형 모양으로 형성되는 제2 부분(120)을 포함할 수 있다.
도 14a 및 도 14b에서와 같이, 상기 제2 마스크 패턴(122a)을 식각 마스크로 이용하여 상기 제2 마스크 패턴(122a)에 의해 덮이지 않는 하나의 층간 절연 층(106) 및 하나의 희생 층(109)을 차례로 식각하여 계단을 형성할 수 있다.
도 15a 및 도 15b에서와 같이, 상기 제2 마스크 패턴(122a)의 크기를 감소시키는 제1 트림 공정을 진행한 후, 크기가 감소된 제2 마스크 패턴(122b)을 이용하여, 크기가 감소된 제2 마스크 패턴(122b)에 의해 덮이지 않는 하나의 층간 절연 층(106) 및 하나의 희생 층(109)을 차례로 식각하여 계단을 형성할 수 있다.
도 16a 및 도 16b에서와 같이, 상기 제2 마스크 패턴(122b)의 크기를 감소시키는 제2 트림 공정을 진행한 후, 크기가 감소된 제2 마스크 패턴(122c)을 이용하여, 크기가 감소된 제2 마스크 패턴(122c)에 의해 덮이지 않는 하나의 층간 절연 층(106) 및 하나의 희생 층(109)을 차례로 식각하여 계단을 형성할 수 있다.
이어서, 상기 제2 마스크 패턴(122c)을 제거할 수 있다.
따라서, 도 14a 내지 도 16b에서와 같이, 상기 제2 마스크 패턴(122a~122c)의 상기 제1 부분(118)은 크기가 단계적으로 줄어들면서, 상기 제1 방향(X)으로 점차 낮아지는 계단들이 형성될 수 있고, 사각형 모양의 상기 제2 마스크 패턴(122a~122c)의 상기 제2 부분(120)은 단계적으로 줄어들면서, 상기 제1 방향(X) 및 상기 제2 방향(Y)으로 점차 낮아지는 계단들이 형성될 수 있다. 최종적으로 잔존하는 상기 제2 마스크 패턴(122a~122c)의 상기 제2 부분(120)은 도 3 내지 도 8b에서 설명한 상기 워드 라인 패드 영역들(WP)이 형성될 영역을 덮고 있을 수 있다.
본 발명의 기술적 사상에 따른 반도체 소자의 예들은 도 3, 도 8a 및 도 8b에서 설명한 바와 같이, 상기 제1 방향(X)을 따라 배열되는 상기 워드 라인 패드 영역들(WP)을 포함할 수 있다. 이와 같은 워드 라인 패드 영역들(WP)을 형성하는 방법의 예시적인 예에 대하여 도 17, 및 도 18a 내지 도 22를 참조하여 설명하기로 한다. 도 17은 도 3의 IV-IV'선을 따라 취해진 영역을 나타낸 단면도이고, 도 18a 내지 도 22은 도 17의 일 부분을 나타낸 부분 확대도들이다.
우선, 도 3 및 도 17을 참조하면, 도 16a 및 도 16b에서 설명한 상기 제2 마스크 패턴(122a~122c)을 제거한 기판(103)을 준비할 수 있다. 이와 같은 기판(103) 상에 제1 워드 라인 패드 마스크(125a)를 형성할 수 있다. 상기 제1 워드 라인 패드 마스크(125)는 포토레지스트 패턴으로 형성될 수 있다. 상기 제1 워드 라인 패드 마스크(125)는 상기 메모리 셀 영역(MA)을 덮으며 상기 콘택 영역(CA)의 일부를 덮을 수 있다. 상기 제1 워드 라인 패드 마스크(125)는 외측으로 볼록한 모양의 측면을 가질 수 있다.
도 3, 도 8a 및 도 8b에서 설명한 바와 같이, 상기 제1 방향(X)으로 배열되는 워드 라인 패드 영역들(WP) 사이에는 단차진 상기 워드 라인들(WL)의 끝 부분들이 위치할 수 있다. 이와 같이, 단차진 상기 워드 라인들(WL)의 끝 부분들을 형성하는 방법의 예시적인 예에 대하여 도 18a 내지 도 18d를 참조하여 설명하기로 한다.
도 17 및 도 18a를 참조하면, 상기 제1 워드 라인 패드 마스크(125a)를 식각마스크로 이용하여, 상기 제1 워드 라인 패드 마스크(125a)에 의해 덮이지 않는 하나의 층간 절연 층(106)과 하나의 희생 층(109)을 식각하여 제거할 수 있다.
도 18b를 참조하면, 상기 제1 워드 라인 패드 마스크(125a)의 크기를 감소시킬 수 있다. 따라서, 크기가 감소된 제1 워드 라인 패드 마스크(125b)를 식각마스크로 이용하여, 상기 크기가 감소된 제1 워드 라인 패드 마스크(125b)에 의해 덮이지 않는 하나의 층간 절연 층(106)과 하나의 희생 층(109)을 식각하여 제거할 수 있다.
도 18c를 참조하면, 상기 제1 워드 라인 패드 마스크(125b)의 크기를 감소시키어 형성되는 크기가 감소된 제1 워드 라인 패드 마스크(125c)를 식각마스크로 이용하여, 상기 크기가 감소된 제1 워드 라인 패드 마스크(125c)에 의해 덮이지 않는 하나의 층간 절연 층(106)과 하나의 희생 층(109)을 식각하여 제거할 수 있다.
도 18d를 참조하면, 상기 제1 워드 라인 패드 마스크(125c)의 크기를 감소시키어 형성되는 크기가 감소된 제1 워드 라인 패드 마스크(125d)를 식각마스크로 이용하여, 상기 크기가 감소된 제1 워드 라인 패드 마스크(125d)에 의해 덮이지 않는 하나의 층간 절연 층(106)과 하나의 희생 층(109)을 식각하여 제거할 수 있다.
도 19a를 참조하면, 도 3, 도 8a 및 도 8b에서 설명한 바와 같이, 상기 제1 방향(X)으로 배열되는 상기 워드 라인 패드 영역들(WP)의 상기 제1 방향(X)으로의 길이만큼 상기 제1 워드 라인 패드 마스크(125d)의 크기를 감소시키어, 크기가 감소된 제1 워드 라인 패드 마스크(126a)를 형성할 수 있다
도 19b를 참조하면, 상기 제1 워드 라인 패드 마스크(126a)를 이용하여, 도 18a 내지 도 18d에서 설명한 공정을 반복진행하여 상기 제1 워드 라인 패드 마스크(126a)의 크기를 감소시키면서 크기가 감소된 제1 워드 라인 패드 마스크(126a~126d)를 이용하는 식각 공정을 진행하여, 상기 워드 라인들(WL)로 대체될 수 있는 상기 희생 층들(109)의 단차진 끝 부분들을 형성할 수 있다.
도 20a 내지 도 21b를 참조하면, 상기 제1 워드 라인 패드 마스크(126d)에 대하여 도 19a 및 도 19b에서 설명한 공정을 반복 진행하여 상기 제1 워드 라인 패드 마스크(126d)를 점차적으로 크기를 감소시키면서, 점차적으로 크기가 감소되는 제1 워드 라인 패드 마스크(127a, 127d, 128a)를 이용하여 도 19a 및 도 19b에서 설명한 식각 공정을 반복 진행할 수 있다. 따라서, 도 10에서 설명한 상기 게이트 전극들의 끝 부분들에 대응하는 희생 층들의 끝 부분들을 형성할 수 있다. 따라서, 도 11에서 설명한 상기 단위 패턴 영역(Pu)에서의 게이트 전극들(GE)과 동일한 모양 및 크기를 갖는 희생 층들(109)을 형성할 수 있다.
다음으로, 도 22을 참조하면, 제2 워드 라인 패드 마스크(129)를 이용하여 도 18 내지 도 21b를 참조하여 설명한 공정을 반복 진행하여 앞에서 설명한 것과 같은 상기 단위 패턴 영역(Pu)에서의 게이트 전극들(GE)과 동일한 모양 및 크기를 갖는 희생 층들(109)을 형성할 수 있다.
다음으로, 도 23a 및 도 23b를 참조하면, 상기 희생 층들(도 13 내지 도 22의 109)의 끝 부분들을 형성하는 공정을 진행한 후에, 제1 캐핑 절연 층(132)을 형성할 수 있다. 상기 제1 캐핑 절연 층(132)을 관통하며, 상기 희생 층들(도 13 내지 도 22의 109) 중 최상위 및 차상위 희생 층들을 관통하는 절연성 패턴(135)을 형성할 수 있다.
상기 제1 캐핑 절연 층(132)을 관통하며 상기 희생 층들(도 13 내지 도 22의 109)을 관통하는 수직 구조체들(VS)을 형성할 수 있다. 상기 제1 캐핑 절연 층(132) 상에 상기 수직 구조체들(VS)을 덮는 제2 캐핑 절연 층(163)을 형성할 수 있다.
상기 제1 및 제2 캐핑 절연층들(132, 163), 상기 희생 층들(도 13 내지 도 22의 109) 및 상기 층간 절연 층들(106)을 관통하며 상기 기판(103)을 노출시키는 트렌치들(166)을 형성할 수 있다. 상기 트렌치들(166)에 의해 상기 희생 층들(166)이 노출될 수 있다. 상기 희생 층들(166)을 게이트 전극들(GE)로 대체하는 게이트 대체 공정을 진행할 수 있다. 예를 들어, 상기 희생 층들(도 13 내지 도 22의 109)을 선택적으로 제거하여 빈 공간들을 형성하고, 상기 빈 공간들 내에 상기 게이트 전극들(GE)을 채울 수 있다. 상기 트렌치들(166) 내에 도 3 내지 도 8b에서 설명한 것과 같은 소스 구조체들(CS)을 형성할 수 있다.
본 발명의 기술적 사상의 실시예 들에 따르면, 상기 콘택 플러그(181b)와의 브릿지 불량을 방지할 수 있는 패드 영역들(GP, WP)을 갖는 게이트 전극들(GE)을 포함하는 반도체 소자를 제공할 수 있기 때문에, 반도체 소자의 생산성을 향상시키고, 신뢰성을 보다 향상시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
MC : 메모리 셀 영역 CA : 콘택 영역
103 : 기판 106 : 층간 절연 층
109 : 희생 층 132 : 캐핑 절연 층
135 : 절연성 패턴 VS : 수직 구조체들
VSc : 셀 수직 구조체들 VSd : 더미 수직 구조체들
145 : 반도체 패턴 147 : 터널 유전체
149 : 정보 저장 층 151 : 제1 게이트 유전체
154 : 채널 반도체 층 157 : 코어 패턴
160 : 패드 패턴 169 : 제2 게이트 유전체
163 : 제2 캐핑 절연 층 166 : 트렌치들
GE : 게이트 전극들 GP : 게이트 패드 영역
SP : 스트링 선택 패드 영역들 WP : 워드 라인 패드 영역들
LP : 접지 패드 영역 DP : 더미 패드 영역
181b : 콘택 플러그들 SSL : 스트링 선택 라인들
WL : 워드 라인들 GSL : 접지 선택 라인
172 : 소스 영역들 CS : 소스 구조체들
174 : 스페이서들 176 : 소스 패턴들
179a, 179b, 179c : 메인 소스 구조체 180 : 제1 보조 소스 구조체들
181 : 제2 보조 소스 구조체들 182 : 제3 보조 소스 구조체들
181a, 181b : 콘택 플러그들 VSc : 셀 수직 구조체들
VSd : 더미 수직 구조체들 VS : 수직 구조체들
187 : 연결 부

Claims (20)

  1. 하부 패드 영역을 갖는 하부 게이트 전극;
    상기 하부 게이트 전극 상에서 상기 하부 패드 영역을 노출시키는 제1 하부 전극, 상기 제1 하부 전극 상에 배치되며 제1 패드 영역을 포함하는 제1 상부 전극, 상기 제1 하부 전극과 상기 제1 상부 전극 사이에 배치되는 하나 또는 복수의 제1 중간 전극을 포함하는 제1 게이트 전극들;
    상기 제1 상부 전극 상에서 상기 제1 패드 영역을 노출시키는 제2 하부 전극, 상기 제2 하부 전극 상에 배치되며 제2 패드 영역을 포함하는 제2 상부 전극, 상기 제2 하부 전극과 상기 제2 상부 전극 사이에 배치되는 하나 또는 복수의 제2 중간 전극을 포함하는 제2 게이트 전극들;
    상기 제2 상부 전극 상에서 상기 제2 패드 영역을 노출시키는 상부 게이트 전극;
    상기 제1 패드 영역 상에서, 상기 제1 패드 영역과 접촉하는 제1 콘택 플러그; 및
    상기 제2 패드 영역 상에서, 상기 제2 패드 영역과 접촉하는 제2 콘택 플러그를 포함하되,
    상기 제2 게이트 전극들은 상기 제1 상부 전극 상에 차례로 적층되며 상기 제1 패드 영역을 노출시키고,
    상기 제1 하부 전극은 상기 제1 상부 전극 보다 제1 방향으로 제1 길이만큼 더 연장된 제1 연장 부분을 포함하고,
    상기 제2 하부 전극은 상기 제2 상부 전극 보다 상기 제1 방향으로 상기 제1 길이와 다른 제2 길이만큼 더 연장된 제2 연장 부분을 포함하고,
    상기 제1 방향에서, 각각의 상기 제1 및 제2 패드 영역들의 길이는 각각의 상기 제1 및 제2 길이들 보다 크고,
    상기 제1 방향에서, 상기 제2 패드 영역, 상기 제2 연장 부분, 상기 제1 패드 영역 및 상기 제1 연장 부분은 차례로 배열되고,
    상기 제2 길이는 상기 제1 길이보다 크고,
    각각의 상기 제1 및 제2 콘택 플러그들의 폭은 각각의 상기 제1 및 제2 길이들 보다 크고,
    상기 하나 또는 복수의 제1 중간 전극은 상기 제1 상부 전극 보다 상기 제1 방향으로 상기 제1 길이 보다 작은 길이만큼 더 연장되고,
    상기 하나 또는 복수의 제2 중간 전극은 상기 제2 상부 전극 보다 상기 제1 방향으로 상기 제2 길이 보다 작은 길이만큼 더 연장되고,
    상기 제1 방향에서, 상기 제2 패드 영역의 폭은 상기 제1 패드 영역의 폭과 다른 반도체 소자.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제2 상부 전극 상에 차례로 적층되는 제3 게이트 전극들을 더 포함하되,
    상기 제3 게이트 전극들은 상기 제2 패드 영역을 노출시키고,
    상기 제3 게이트 전극들은 제3 하부 전극, 상기 제3 하부 전극 상에 배치되는 제3 상부 전극, 상기 제3 하부 전극과 상기 제3 상부 전극 사이에 배치되는 하나 또는 복수의 제3 중간 전극을 포함하고,
    상기 제3 하부 전극은 상기 제3 상부 전극 보다 상기 제1 방향으로 상기 제2 길이 보다 큰 제3 길이만큼 더 연장되는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제1 및 제2 게이트 전극들을 관통하는 셀 수직 구조체들을 더 포함하되,
    상기 셀 수직 구조체들은 상기 제1 및 제2 게이트 전극들과 마주보는 채널 반도체 층, 및 상기 채널 반도체 층과 상기 제1 및 제2 게이트 전극들 사이의 게이트 유전체를 포함하는 반도체 소자.
  6. 메모리 셀 영역 및 콘택 영역을 갖는 기판;
    상기 기판의 상기 메모리 셀 영역 상에 배치되며 상기 콘택 영역 내로 연장되는 게이트 전극들;
    상기 메모리 셀 영역 상에 배치되며 상기 메모리 셀 영역으로부터 제1 방향으로 연장되어 상기 콘택 영역을 가로지르는 메인 소스 구조체들;
    상기 메인 소스 구조체들 사이에 배치되며 서로 마주보는 끝 부분들을 갖는 제1 보조 소스 구조체 및 제2 보조 소스 구조체; 및
    콘택 플러그들을 포함하되,
    상기 제1 및 제2 보조 소스 구조체들의 상기 서로 마주보는 끝 부분들은 상기 콘택 영역 내에 위치하고,
    상기 게이트 전극들은 워드 라인 패드 영역들을 갖는 워드 라인들을 포함하고,
    상기 워드 라인 패드 영역들은 상기 기판의 표면과 수평하며 상기 메모리 셀 영역으로부터 상기 콘택 영역을 향하는 상기 제1 방향으로 제1 단차를 갖도록 배열되며, 상기 기판의 표면과 수평하며 상기 제1 방향과 수직한 제2 방향으로 상기 제1 단차 보다 작은 제2 단차를 갖도록 배열되고,
    상기 워드 라인들 중에서, 서로 다른 높이에 위치하는 워드 라인들은 상기 메모리 셀 영역으로부터 상기 제1 방향으로 서로 다른 길이로 연장되고,
    상기 워드라인 패드 영역들은 제1 패드 영역 및 제2 패드 영역을 포함하고,
    상기 워드라인들은,
    상기 제1 패드 영역을 포함하는 제1 상부 워드라인;
    상기 제1 상부 워드라인 상에서 상기 제1 패드 영역을 노출시키는 제2 하부 워드라인; 및
    상기 제2 하부 워드라인 상에서 상기 제2 패드 영역을 포함하는 제2 상부 워드라인을 포함하고,
    상기 제1 방향에서, 상기 제2 하부 워드라인은 상기 제2 상부 워드라인 보다 상기 워드라인 패드 영역들 각각의 길이 보다 짧은 길이로 더 연장되고,
    상기 콘택 플러그들은 상기 제1 방향에서 서로 인접하는 제1 콘택 플러그 및 제2 콘택 플러그를 포함하고,
    상기 제1 콘택 플러그는 상기 제1 패드 영역 상에서 상기 제1 패드 영역과 접촉하고,
    상기 제2 콘택 플러그는 상기 제2 패드 영역 상에서 상기 제2 패드 영역과 접촉하는 반도체 소자.
  7. 제 6항에 있어서,
    상기 메모리 셀 영역 상에 배치되며 상기 게이트 전극들을 관통하는 셀 수직 구조체들을 더 포함하고, 각각의 상기 셀 수직 구조체들은 채널 반도체 층을 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 셀 수직 구조체들의 하부를 연결하는 연결 부를 더 포함하되, 상기 셀 수직 구조체들 내의 상기 채널 반도체 층은 상기 연결 부 내로 연장되는 반도체 소자.
  9. 제 6 항에 있어서,
    상기 워드 라인들은,
    상기 제1 상부 워드라인 아래의 제1 하부 워드라인;
    상기 제1 하부 워드라인과 상기 제1 상부 워드라인 사이에 배치되는 하나 또는 복수의 제1 중간 워드라인; 및
    상기 제2 하부 워드라인과 상기 제2 상부 워드라인 사이에 배치되는 하나 또는 복수의 제2 중간 워드라인을 더 포함하고,
    상기 제1 하부 워드라인은 상기 제1 상부 워드라인 보다 상기 제1 방향으로 제1 길이만큼 더 연장된 제1 연장 부분을 포함하고,
    상기 제2 하부 워드라인은 상기 제2 상부 워드라인 보다 상기 제1 방향으로 상기 제1 길이와 다른 제2 길이 만큼 연장된 제2 연장 부분을 포함하고,
    상기 제1 방향에서, 각각의 상기 제1 및 제2 패드 영역들의 길이는 각각의 상기 제1 및 제2 길이들 보다 크고,
    상기 제2 길이는 상기 제1 길이 보다 큰 반도체 소자.
  10. 제 9 항에 있어서,
    상기 제1 패드 영역 상의 제1 콘택 플러그; 및
    상기 제2 패드 영역 상의 제2 콘택 플러그를 더 포함하고,
    상기 제1 및 제2 콘택 플러그들 각각의 폭은 각각의 상기 제1 및 제2 길이들 보다 큰 반도체 소자.
  11. 삭제
  12. 제1 방향으로 연장되며 차례로 적층되는 제1 게이트 전극들을 포함하는 제1 게이트 그룹;
    상기 제1 게이트 그룹 상에 배치되고, 상기 제1 방향으로 연장되며 차례로 적층되는 제2 게이트 전극들을 포함하는 제2 게이트 그룹; 및
    콘택 플러그들을 포함하되,
    상기 콘택 플러그들은 제1 방향으로 서로 인접하는 제1 콘택 플러그 및 제2 콘택 플러그를 포함하고,
    상기 제1 게이트 전극들은 제1 하부 전극 및 상기 제1 하부 전극 상의 제1 상부 전극을 포함하고,
    상기 제1 상부 전극은 제1 패드 영역을 포함하고,
    상기 제2 게이트 전극들은 제2 하부 전극 및 상기 제2 하부 전극 상의 제2 상부 전극을 포함하고,
    상기 제2 상부 전극은 제2 패드 영역을 포함하고,
    상기 제1 하부 전극은 상기 제1 상부 전극 보다 상기 제1 방향으로 제1 길이만큼 더 연장된 제1 연장 부분을 포함하고,
    상기 제2 하부 전극은 상기 제2 상부 전극 보다 상기 제1 방향으로 상기 제1 길이와 다른 제2 길이만큼 더 연장된 제2 연장 부분을 포함하고,
    상기 제1 방향에서, 상기 제1 및 제2 패드 영역들 각각의 길이는 상기 제1 및 제2 연장 부분들 각각의 길이 보다 크고,
    상기 제1 콘택 플러그는 상기 제1 패드 영역 상에서 상기 제1 패드 영역과 접촉하고,
    상기 제2 콘택 플러그는 상기 제2 패드 영역 상에서 상기 제2 패드 영역과 접촉하고,
    상기 제1 방향에서, 상기 제1 및 제2 콘택 플러그들 각각의 길이는 각각의 상기 제1 및 제2 길이들 보다 큰 반도체 소자.
  13. 제 12 항에 있어서,
    상기 제2 길이는 상기 제1 길이 보다 큰 반도체 소자.
  14. 제 12 항에 있어서,
    상기 제1 및 제2 게이트 전극들을 관통하는 채널 반도체 층; 및
    상기 제1 및 제2 게이트 전극들과 상기 채널 반도체 층 사이의 정보 저장 층을 더 포함하는 반도체 소자.
  15. 기판 상에 적층된 게이트 그룹들;
    상기 게이트 그룹들을 관통하는 트렌치 내의 구조물; 및
    상기 게이트 그룹들의 패드 영역들 상에 배치되는 콘택 플러그들을 포함하되,
    상기 게이트 그룹들은 제1 게이트 그룹 및 상기 제1 게이트 그룹 상의 제2 게이트 그룹을 포함하고,
    상기 트렌치의 적어도 일부는 제1 방향으로 연장되고,
    상기 제1 게이트 그룹은,
    제1 하부 전극;
    상기 제1 하부 전극 상의 제1 중간 전극; 및
    상기 제1 중간 전극 상에서 제1 패드 영역을 포함하는 제1 상부 전극을 포함하고,
    상기 제2 게이트 그룹은,
    제2 하부 전극;
    상기 제2 하부 전극 상의 제2 중간 전극; 및
    상기 제2 중간 전극 상에서 제2 패드 영역을 포함하는 제2 상부 전극을 포함하고,
    상기 제1 하부 전극은,
    수직 방향에서, 상기 제1 중간 전극과 중첩하는 제1 하부 중첩 부분; 및
    상기 수직 방향에서 상기 제1 중간 전극과 중첩하지 않고, 상기 제1 하부 중첩 부분으로부터 상기 제1 방향으로 연장되는 제1 하부 연장 부분을 포함하고,
    상기 제1 중간 전극은,
    상기 수직 방향에서, 상기 제1 상부 전극과 중첩하는 제1 중간 중첩 부분; 및
    상기 수직 방향에서 상기 제1 상부 전극과 중첩하지 않고, 상기 제1 중간 중첩 부분으로부터 상기 제1 방향으로 연장되는 제1 중간 연장 부분을 포함하고,
    상기 제2 하부 전극은,
    상기 수직 방향에서, 상기 제2 중간 전극과 중첩하는 제2 하부 중첩 부분; 및
    상기 수직 방향에서 상기 제2 중간 전극과 중첩하지 않고, 상기 제2 하부 중첩 부분으로부터 상기 제1 방향으로 연장되는 제2 하부 연장 부분을 포함하고,
    상기 제2 중간 전극은,
    상기 수직 방향에서, 상기 제2 상부 전극과 중첩하는 제2 중간 중첩 부분; 및
    상기 수직 방향에서 상기 제2 상부 전극과 중첩하지 않고, 상기 제2 중간 중첩 부분으로부터 상기 제1 방향으로 연장되는 제2 중간 연장 부분을 포함하고,
    상기 콘택 플러그들은 상기 제1 패드 영역과 접촉하는 제1 콘택 플러그 및 상기 제2 패드 영역과 접촉하는 제2 콘택 플러그를 포함하고,
    상기 수직 방향에서, 상기 제1 중간 전극과 상기 제1 하부 전극 사이의 거리는 상기 제2 중간 전극과 상기 제2 하부 전극 사이의 거리와 같고,
    상기 제1 방향에서, 상기 제2 하부 연장 부분의 길이는 상기 제1 하부 연장 부분의 길이 보다 크고,
    상기 제1 방향에서, 상기 제1 및 제2 패드 영역들 각각의 길이는 상기 제2 하부 연장 부분의 길이 보다 큰 반도체 소자.
  16. 제 15 항에 있어서,
    상기 제1 방향에서, 각각의 상기 제1 및 제2 콘택 플러그들의 폭은 상기 하부 연장 부분의 길이 보다 크고,
    상기 제1 방향에서, 상기 제2 중간 연장 부분의 길이는 상기 제2 하부 연장 부분의 길이 보다 큰 반도체 소자.
  17. 제 15 항에 있어서,
    상기 제1 패드 영역은 상기 제2 하부 전극과 중첩하지 않고,
    상기 제1 콘택 플러그는 상기 제1 방향으로 서로 대향하는 제1 측면 및 제2 측면, 및 상기 제1 측면과 상기 제2 측면 사이의 중심 축을 갖고,
    상기 제1 콘택 플러그의 중심 축은 상기 제2 중간 전극의 측면으로부터 제1 거리로 이격되고,
    상기 제1 콘택 플러그의 중심 축은 상기 제1 상부 전극의 측면으로부터 제2 거리로 이격되고,
    상기 제1 거리는 상기 제2 거리 보다 큰 반도체 소자.
  18. 기판 상에 적층된 게이트 그룹들;
    상기 게이트 그룹들을 관통하는 트렌치 내의 구조물; 및
    상기 게이트 그룹들의 패드 영역들 상에 배치되는 콘택 플러그들을 포함하되,
    상기 게이트 그룹들은 제1 게이트 그룹 및 상기 제1 게이트 그룹 상의 제2 게이트 그룹을 포함하고,
    상기 트렌치의 적어도 일부는 제1 방향으로 연장되고,
    상기 제1 게이트 그룹은,
    제1 하부 전극;
    상기 제1 하부 전극 상에 배치되는 하나 또는 복수의 제1 중간 전극; 및
    상기 하나 또는 복수의 제1 중간 전극 상에서, 제1 패드 영역을 포함하는 제1 상부 전극을 포함하고,
    상기 제2 게이트 그룹은,
    제2 하부 전극;
    상기 제2 하부 전극 상의 하나 또는 복수의 제2 중간 전극; 및
    상기 하나 또는 복수의 제2 중간 전극 상에서, 제2 패드 영역을 포함하는 제2 상부 전극을 포함하고,
    상기 제1 하부 전극은,
    수직 방향에서, 상기 제1 상부 전극과 중첩하는 제1 하부 중첩 부분; 및
    상기 수직 방향에서 상기 제1 상부 전극과 중첩하지 않고, 상기 제1 하부 중첩 부분으로부터 상기 제1 방향으로 연장되는 제1 하부 연장 부분을 포함하고,
    상기 제2 하부 전극은,
    상기 수직 방향에서, 상기 제2 상부 전극과 중첩하는 제2 하부 중첩 부분; 및
    상기 수직 방향에서 상기 제2 상부 전극과 중첩하지 않고, 상기 제2 하부 중첩 부분으로부터 상기 제1 방향으로 연장되는 제2 하부 연장 부분을 포함하고,
    상기 제1 방향에서, 상기 제2 하부 연장 부분의 길이는 상기 제1 하부 연장 부분의 길이 보다 크고,
    상기 콘택 플러그들은 상기 제1 패드 영역과 접촉하는 제1 콘택 플러그 및 상기 제2 패드 영역과 접촉하는 제2 콘택 플러그를 포함하고,
    상기 제1 방향에서, 상기 제1 및 제2 콘택 플러그들 각각의 폭은 상기 제2 하부 연장 부분의 길이 보다 크고,
    상기 제1 패드 영역은 상기 제2 하부 전극과 중첩하지 않고,
    상기 제1 방향에서, 상기 제1 콘택 플러그는 서로 대향하는 제1 측면 및 제2 측면, 및 상기 제1 측면과 상기 제2 측면 사이의 중심 축을 갖고,
    상기 제1 콘택 플러그의 상기 중심 축과 상기 하나 또는 복수의 제2 중간 전극의 측면 사이의 거리는 상기 제1 콘택 플러그의 상기 중심 축과 상기 제1 상부 전극의 상기 측면 사이의 거리 보다 크고,
    상기 하나 또는 복수의 중간 전극의 상기 측면은 상기 제1 콘택 플러그의 상기 제1 측면과 마주보고,
    상기 제1 상부 전극의 상기 측면은 상기 제2 콘택 플러그의 측면과 마주보는 반도체 소자.
  19. 제 18 항에 있어서,
    상기 제1 콘택 플러그의 상기 중심 축과 상기 하나 또는 복수의 제1 중간 전극의 측면 사이의 거리는 상기 제1 콘택 플러그의 상기 중심 축과 상기 제2 하부 전극의 측면 사이의 거리 보다 큰 반도체 소자.
  20. 기판 상에 적층된 게이트 그룹들;
    상기 게이트 그룹들을 관통하는 트렌치 내의 구조물; 및
    상기 게이트 그룹들의 패드 영역들 상에 배치되는 콘택 플러그들을 포함하되,
    상기 게이트 그룹들은 제1 게이트 그룹 및 상기 제1 게이트 그룹 상의 제2 게이트 그룹을 포함하고,
    상기 트렌치의 적어도 일부는 제1 방향으로 연장되고,
    상기 제1 게이트 그룹은,
    제1 하부 전극;
    상기 제1 하부 전극 상의 제1 중간 전극; 및
    상기 제1 중간 전극 상에서 제1 패드 영역을 포함하는 제1 상부 전극을 포함하고,
    상기 제2 게이트 그룹은,
    제2 하부 전극;
    상기 제2 하부 전극 상의 제2 중간 전극; 및
    상기 제2 중간 전극 상에서 제2 패드 영역을 포함하는 제2 상부 전극을 포함하고,
    상기 제1 하부 전극은,
    수직 방향에서, 상기 제1 중간 전극과 중첩하는 제1 하부 중첩 부분; 및
    상기 수직 방향에서 상기 제1 중간 전극과 중첩하지 않고, 상기 제1 하부 중첩 부분으로부터 상기 제1 방향으로 연장되는 제1 하부 연장 부분을 포함하고,
    상기 제1 중간 전극은,
    상기 수직 방향에서, 상기 제1 상부 전극과 중첩하는 제1 중간 중첩 부분; 및
    상기 수직 방향에서 상기 제1 상부 전극과 중첩하지 않고, 상기 제1 중간 중첩 부분으로부터 상기 제1 방향으로 연장되는 제1 중간 연장 부분을 포함하고,
    상기 제2 하부 전극은,
    상기 수직 방향에서, 상기 제2 중간 전극과 중첩하는 제2 하부 중첩 부분; 및
    상기 수직 방향에서 상기 제2 중간 전극과 중첩하지 않고, 상기 제2 하부 중첩 부분으로부터 상기 제1 방향으로 연장되는 제2 하부 연장 부분을 포함하고,
    상기 제2 중간 전극은,
    상기 수직 방향에서, 상기 제2 상부 전극과 중첩하는 제2 중간 중첩 부분; 및
    상기 수직 방향에서 상기 제2 상부 전극과 중첩하지 않고, 상기 제2 중간 중첩 부분으로부터 상기 제1 방향으로 연장되는 제2 중간 연장 부분을 포함하고,
    상기 콘택 플러그들은 상기 제1 패드 영역과 접촉하는 제1 콘택 플러그 및 상기 제2 패드 영역과 접촉하는 제2 콘택 플러그를 포함하고,
    상기 수직 방향에서, 상기 제1 중간 전극과 상기 제1 하부 전극 사이의 거리는 상기 제2 중간 전극과 상기 제2 하부 전극 사이의 거리와 같고,
    상기 제1 방향에서, 상기 제1 하부 전극과 상기 제1 중간 전극은 제1 계단 구조를 갖고,
    상기 제1 방향에서, 상기 제2 하부 전극과 상기 제2 중간 전극은 제2 계단 구조를 갖고,
    상기 제1 계단 구조의 기울기와 상기 기판의 상부면 사이의 제1 각도는 상기 제2 계단 구조의 기울기와 상기 기판의 상기 상부면 사이의 제2 각도 보다 큰 반도체 소자.

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