JP2019212687A - 半導体メモリ - Google Patents

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Abstract

【課題】ＮＡＮＤストリングに接続された配線の抵抗値を簡便に見積もる。【解決手段】実施形態の半導体メモリは、第１方向に沿って並んだ第１乃至第３領域と、第１乃至第４導電体と、第１乃至第３絶縁体と、第１及び第２コンタクトとを含む。第１絶縁体及び第１導電体は、第１乃至第３領域のそれぞれの一部を含むダミー領域において、交互に積層される。第２絶縁体は、最上層の第１導電体上に設けられる。第２導電体は、第２絶縁体上に設けられる。第３導電体は、第２絶縁体上且つ第１方向と交差する第２方向において第２導電体と隣り合う。第１及び第２コンタクトは、第１領域において、第２及び第３導電体上にそれぞれ設けられる。第３絶縁体は、第１領域と第２領域とのそれぞれにおいて、第２及び第３導電体間に設けられる。第４導電体は、第３領域において第２及び第３導電体間に設けられ、第２及び第３導電体間を電気的に接続する。【選択図】図１７

Description

実施形態は、半導体メモリに関する。
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
特開２００７−２６６１４３号公報
ＮＡＮＤストリングに接続された配線の抵抗値を簡便に見積もる。
実施形態の半導体メモリは、第１方向に沿って並んだ第１乃至第３領域と、第１乃至第４導電体と、第１乃至第３絶縁体と、第１及び第２ピラーと、第１及び第２コンタクトとを含む。第１絶縁体及び第１導電体は、第１乃至第３領域のそれぞれの一部を含むダミー領域において、交互に積層される。第２絶縁体は、最上層の第１導電体上に設けられる。第２導電体は、第２絶縁体上において第１乃至第３領域に亘って連続的に設けられる。第３導電体は、第２絶縁体上において第１乃至第３領域に亘って連続的に設けられ且つ第１方向と交差する第２方向において第２導電体と隣り合う。複数の第１ピラーは、第２領域において、それぞれが第１導電体と第２導電体とを通過する。複数の第２ピラーは、第２領域において、それぞれが第１導電体と第３導電体とを通過する。第１及び第２コンタクトは、第１領域において、第２及び第３導電体上にそれぞれ設けられる。第３絶縁体は、第１領域と第２領域とのそれぞれにおいて、第２導電体と第３導電体との間に設けられる。第４導電体は、第３領域において第２導電体と第３導電体との間に設けられ、第２導電体と第３導電体との間を電気的に接続する。
第１実施形態に係る半導体メモリのブロック図。 第１実施形態に係る半導体メモリの備えるメモリセルアレイの回路構成の一例を示す回路図。 第１実施形態に係る半導体メモリの備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体メモリの備えるメモリセルアレイのより詳細な平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体メモリの備えるメモリセルアレイのセル領域における平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体メモリの備えるメモリセルアレイのセル領域におけるより詳細な平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体メモリの備えるメモリセルアレイのセル領域における断面構造の一例を示す断面図。 第１実施形態に係る半導体メモリにおけるメモリピラーの断面構造の一例を示す断面図。 第１実施形態に係る半導体メモリの備えるメモリセルアレイのセル領域における断面構造の一例を示す断面図。 第１実施形態に係る半導体メモリの備えるメモリセルアレイの引出領域における平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体メモリの備えるメモリセルアレイの引出領域における断面構造の一例を示す断面図。 第１実施形態に係る半導体メモリの備えるメモリセルアレイの引出領域における断面構造の一例を示す断面図。 第１実施形態に係る半導体メモリのプレーン分離領域近傍における平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体メモリのプレーン分離領域近傍における断面構造の一例を示す平面図。 第１実施形態に係る半導体メモリのプレーン分離領域近傍における断面構造の一例を示す平面図。 第１実施形態の比較例におけるメモリセルアレイの平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体メモリにおける配線抵抗の測定経路の一例を示すメモリセルアレイの平面図。 第２実施形態に係る半導体メモリの備えるメモリセルアレイの引出領域における平面レイアウトの一例を示す平面図。 第２実施形態に係る半導体メモリの備えるメモリセルアレイの引出領域における断面構造の一例を示す断面図。 第２実施形態に係る半導体メモリのプレーン分離領域近傍における平面レイアウトの一例を示す平面図。 第２実施形態に係る半導体メモリにおける配線抵抗の測定経路の一例を示すメモリセルアレイの平面図。 第１実施形態及び第２実施形態の組み合わせにおけるメモリセルアレイの平面レイアウトの一例を示す平面図。 第２実施形態の変形例におけるメモリセルアレイの平面レイアウトの一例を示す平面図。 第１実施形態の第１変形例に係る半導体メモリのプレーン分離領域近傍における平面レイアウトの一例を示す平面図。 第１実施形態の第１変形例に係る半導体メモリのプレーン分離領域近傍における断面構造の一例を示す断面図。 第１実施形態の第１変形例に係る半導体メモリのプレーン分離領域近傍における断面構造の一例を示す断面図。 第１実施形態の第１変形例に係る半導体メモリのプレーン分離領域近傍における断面構造の一例を示す断面図。 第１実施形態の第２変形例に係る半導体メモリのプレーン分離領域近傍における平面レイアウトの一例を示す平面図。 第１実施形態の第２変形例に係る半導体メモリのプレーン分離領域近傍における断面構造の一例を示す断面図。 第１実施形態の第３変形例におけるメモリセルアレイの断面構造の一例を示す断面図。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同様に、参照符号を構成する数字の後の文字は、同じ数字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字又は数字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字又は数字のみを含んだ参照符号により参照される。
［１］第１実施形態
以下に、第１実施形態に係る半導体メモリ１について説明する。
［１−１］半導体メモリ１の構成
［１−１−１］半導体メモリ１の全体構成
半導体メモリ１は、例えばデータを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。半導体メモリ１は、例えば外部のメモリコントローラ２によって制御される。図１は、第１実施形態に係る半導体メモリ１の構成例を示している。
図１に示すように、半導体メモリ１は、例えばメモリセルアレイ１０Ａ及び１０Ｂ、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５Ａ及び１５Ｂ、並びにセンスアンプモジュール１６Ａ及び１６Ｂを備えている。
以下では、メモリセルアレイ１０Ａ、ロウデコーダモジュール１５Ａ、及びセンスアンプモジュール１６Ａの組のことをプレーンＰＮ１と称する。メモリセルアレイ１０Ｂ、ロウデコーダモジュール１５Ｂ、及びセンスアンプモジュール１６Ｂの組のことをプレーンＰＮ２と称する。
メモリセルアレイ１０Ａ及び１０Ｂのそれぞれは、データを不揮発に記憶する。メモリセルアレイ１０Ａ及び１０Ｂのそれぞれには、複数のビット線及び複数のワード線が設けられる。メモリセルアレイ１０Ａ及び１０Ｂのそれぞれは、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、不揮発性メモリセルの集合であり、例えばデータの消去単位として使用される。各メモリセルは、１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体メモリ１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
アドレスレジスタ１２は、半導体メモリ１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含んでいる。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体メモリ１全体の動作を制御する。シーケンサ１３は、プレーンＰＮ１とプレーンＰＮ２とを独立に制御することが可能である。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４及びプレーンＰＮ１を制御して、プレーンＰＮ１に対する読み出し動作、書き込み動作、消去動作等を実行する。同様に、シーケンサ１３は、プレーンＰＮ２に対する読み出し動作、書き込み動作、消去動作等を実行することも可能である。
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、アドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、例えば選択ワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１５Ａ及び１５Ｂは、それぞれメモリセルアレイ１０Ａ及び１０Ｂに対応して設けられている。ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択ワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択ワード線に転送する。
センスアンプモジュール１６Ａ及び１６Ｂは、それぞれメモリセルアレイ１０Ａ及び１０Ｂに対応して設けられている。センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、対応するメモリセルアレイ１０に設けられたビット線のそれぞれに所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
半導体メモリ１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。例えば、半導体メモリ１とメモリコントローラ２との間の通信では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏが使用される。
コマンドラッチイネーブル信号ＣＬＥは、半導体メモリ１が受信した入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体メモリ１が受信した信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を半導体メモリ１に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を半導体メモリ１に命令する信号である。
レディビジー信号ＲＢｎは、半導体メモリ１がメモリコントローラ２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。入出力信号Ｉ／Ｏは、例えば８ビット幅の信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。
以上で説明した半導体メモリ１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
尚、第１実施形態では、２つのプレーン（プレーンＰＮ１及びＰＮ２）を有する半導体メモリ１が例示されているが、半導体メモリ１は、３つ以上のプレーンを含んでいても良い。また、プレーンの構成は上記構成に限定されず、プレーンは少なくともメモリセルアレイ１０を含んでいれば良い。
［１−１−２］半導体メモリ１の回路構成
図２は、第１実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０の回路構成の一例を、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。
図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。
ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。選択トランジスタＳＴ１は、例えば直列接続された選択トランジスタＳＴ１ａ、ＳＴ１ｂ、及びＳＴ１ｃの組である。尚、選択トランジスタＳＴ１が含むトランジスタの個数は、任意の個数に設計され得る。
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１ａのソースと選択トランジスタＳＴ２のドレインとの間に直列接続される。同一のブロックＢＬＫ内のメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１ｃのドレインは、対応するビット線ＢＬに接続される。言い換えると、選択トランジスタＳＴ１の一端が、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の一端に接続され、選択トランジスタＳＴ１の他端が、対応するビット線ＢＬに接続される。
ストリングユニットＳＵ０内の選択トランジスタＳＴ１ａ、ＳＴ１ｂ、及びＳＴ１ｃのゲートは、それぞれ選択ゲート線ＳＧＤａ０、ＳＧＤｂ０、及びＳＧＤｃ０に共通接続される。ストリングユニットＳＵ１内の選択トランジスタＳＴ１ａ、ＳＴ１ｂ、及びＳＴ１ｃのゲートは、それぞれ選択ゲート線ＳＧＤａ１、ＳＧＤｂ１、及びＳＧＤｃ１に共通接続される。
ストリングユニットＳＵ２内の選択トランジスタＳＴ１ａ、ＳＴ１ｂ、及びＳＴ１ｃのゲートは、それぞれ選択ゲート線ＳＧＤａ２、ＳＧＤｂ２、及びＳＧＤｃ２に共通接続される。ストリングユニットＳＵ３内の選択トランジスタＳＴ１ａ、ＳＴ１ｂ、及びＳＴ１ｃのゲートは、それぞれ選択ゲート線ＳＧＤａ３、ＳＧＤｂ３、及びＳＧＤｃ３に共通接続される。
同一のブロックＢＬＫ内の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続される。同一のブロックＢＬＫ内の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
以上で説明したメモリセルアレイ１０の回路構成において、複数のブロックＢＬＫ間で同一列に対応する選択トランジスタＳＴ１ｃのドレインは、同じビット線ＢＬに接続される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共通接続される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴは、例えばセルユニットＣＵと称される。各セルユニットＣＵの記憶容量は、メモリセルトランジスタＭＴが記憶するデータのビット数に基づいて変化する。
例えば、１つのセルユニットＣＵは、メモリセルトランジスタＭＴの各々が１ビットデータを記憶する場合に１ページデータを記憶することが出来、メモリセルトランジスタＭＴの各々が２ビットデータを記憶する場合に２ページデータを記憶することが出来る。
このように、「１ページデータ」は、例えば１ビットデータを記憶するメモリセルトランジスタＭＴで構成されたセルユニットＣＵが記憶するデータの総量で定義される。
尚、第１実施形態に係る半導体メモリ１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
［１−１−３］半導体メモリ１の構造
以下に、第１実施形態に係る半導体メモリ１の構造の一例について説明する。第１実施形態に係る半導体メモリ１は、半導体基板とメモリセルアレイ１０との間、すなわちメモリセルアレイ１０下にセンスアンプモジュール１６等の回路が設けられた構造を有する。
尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体メモリ１が形成される半導体基板２０の表面に対する鉛直方向に対応している。
また、以下で参照される断面図では、図を見易くするために、絶縁層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。また、平面図には、図を見易くするために、ハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。
（メモリセルアレイ１０Ａ及び１０Ｂの平面レイアウト）
図３は、第１実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０Ａ及び１０Ｂの平面レイアウトの一例を示している。
図３に示すように、プレーンＰＮ１に対応するメモリセルアレイ１０Ａの領域とプレーンＰＮ２に対応するメモリセルアレイ１０Ｂの領域とはＸ方向に隣り合っている。そして、メモリセルアレイ１０Ａの領域とメモリセルアレイ１０Ｂの領域との間には、プレーン分離領域ＰＮｄｉｖが設けられている。
メモリセルアレイ１０Ａ及び１０Ｂに対応する領域のそれぞれは、Ｘ方向に沿って、例えばセル領域ＣＡ、引出領域ＨＡ、及びＣ４接続領域Ｃ４ｔａｐに分割され得る。
セル領域ＣＡは、複数のＮＡＮＤストリングＮＳが形成される領域である。引出領域ＨＡは、ＮＡＮＤストリングＮＳに接続された選択ゲート線ＳＧＤ及びＳＧＳ並びにワード線ＷＬのそれぞれとロウデコーダモジュール１５との間を電気的に接続するためのコンタクトが形成される領域である。Ｃ４接続領域Ｃ４ｔａｐは、例えばＮＡＮＤストリングＮＳに接続されたソース線ＳＬや、メモリセルアレイ１０上に設けられた電源線や信号線等と、メモリセルアレイ１０下に設けられた回路との間を電気的に接続するためのコンタクトが形成される領域である。
メモリセルアレイ１０ＡのＣ４接続領域Ｃ４ｔａｐと、メモリセルアレイ１０ＢのＣ４接続領域Ｃ４ｔａｐとのそれぞれは、プレーン分離領域ＰＮｄｉｖに接している。メモリセルアレイ１０Ａの引出領域ＨＡと、メモリセルアレイ１０Ｂの引出領域ＨＡとのそれぞれは、プレーン分離領域ＰＮｄｉｖから離れている。メモリセルアレイ１０Ａ及び１０Ｂのそれぞれにおいて、セル領域ＣＡは、引出領域ＨＡとＣ４接続領域Ｃ４ｔａｐとの間に配置される。
また、メモリセルアレイ１０Ａ及び１０Ｂのそれぞれは、例えばブロック群ＢＬＫＧ０〜ＢＬＫＧ３を含んでいる。各ブロック群ＢＬＫＧは、Ｘ方向に沿って延伸しており、ブロック群ＢＬＫＧ０〜ＢＬＫＧ３はＹ方向に配列している。各メモリセルアレイ１０が含むブロック群ＢＬＫＧの個数は、任意の個数に設計され得る。ブロック群ＢＬＫＧは、複数のブロックＢＬＫを含んでいる。セル領域ＣＡにおいて隣り合うブロック群ＢＬＫＧ間には、例えばＢＬ接続領域ＢＬｔａｐが設けられている。
ＢＬ接続領域ＢＬｔａｐは、ＮＡＮＤストリングＮＳに接続されたビット線ＢＬと、メモリセルアレイ１０下に配置されたセンスアンプモジュール１６との間を電気的に接続するためのコンタクトが形成される領域である。
図４は、第１実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０のより詳細な平面レイアウトの一例を、メモリセルアレイ１０Ａに設けられた１つのブロック群ＢＬＫＧを抽出して示している。
図４に示すように、ブロック群ＢＬＫＧは、例えば４つのアクティブブロックＡＢＬＫと、２つのダミーブロックＤＢＬＫとを含んでいる。
アクティブブロックＡＢＬＫは、データの記憶に使用されるブロックＢＬＫである。各メモリセルアレイ１０に含まれたアクティブブロックＡＢＬＫの総数は、各メモリセルアレイ１０に含まれたブロックＢＬＫの総数に対応している。
ダミーブロックＤＢＬＫは、データの記憶に使用されないブロックＢＬＫである。ダミーブロックＤＢＬＫは、後述するスリットＳＬＴやメモリピラーＭＰの形状を保証するために設けられる。
アクティブブロックＡＢＬＫ及びダミーブロックＤＢＬＫのそれぞれは、Ｘ方向に沿って延伸している。４つのアクティブブロックＡＢＬＫはＹ方向に配列し、２つのダミーブロックＤＢＬＫ間に配置される。
また、アクティブブロックＡＢＬＫ及びダミーブロックＤＢＬＫのそれぞれは、例えばＸ方向に沿って延伸したスリットＳＬＴ（以下、横方向スリットＳＬＴ）に２辺が接し、且つＹ方向に沿って延伸したスリットＳＬＴ（以下、縦方向スリットＳＬＴ）に１辺が接した領域に設けられる。
具体的には、ブロック群ＢＬＫＧのＸ方向における一端部分に、縦方向スリットＳＬＴが設けられる。そして、Ｙ方向に配列した複数の横方向スリットＳＬＴが、当該一端部分に設けられた縦方向スリットＳＬＴに接するように設けられる。
言い換えると、スリットＳＬＴは、例えばＸ方向の他端側が開いた櫛形に設けられる。そして、櫛形のスリットＳＬＴに含まれ、且つＹ方向に配列する複数の横方向スリットＳＬＴのうち隣り合う横方向スリットＳＬＴ間の領域に、ダミーブロックＤＢＬＫ又はアクティブブロックＡＢＬＫが設けられる。
尚、ブロック群ＢＬＫＧのＸ方向における他端部分に縦方向スリットＳＬＴが設けられても良い。この場合、Ｙ方向に配列した複数の横方向スリットＳＬＴが、当該他端部分の縦方向スリットＳＬＴに接していても良いし、離れていても良い。
アクティブブロックＡＢＬＫにおいて、隣り合う横方向スリットＳＬＴ間の領域には、例えばＸ方向に沿って引出領域ＨＡからＣ４接続領域Ｃ４ｔａｐまで延伸した横方向スリットＳＬＴが含まれている。この横方向スリットＳＬＴは、引出領域ＨＡにおいてスリット分断部ＤＪを有している。Ｙ方向に配列する横方向スリットＳＬＴ間には、例えばＸ方向に沿って延伸したスリットＳＨＥが配置される。アクティブブロックＡＢＬＫにおいて、スリットＳＨＥは、例えば引出領域ＨＡのスリット分断部ＤＪの近傍からＣ４接続領域Ｃ４ｔａｐまで延伸している。
ダミーブロックＤＢＬＫにおいて、Ｙ方向に配列する横方向スリット間には、例えばＸ方向に沿って延伸したスリットＳＨＥｓが配置される。スリットＳＨＥｓは、例えばスリットＳＨＥと同時に形成される。そして、スリットＳＨＥｓは、Ｃ４接続領域Ｃ４ｔａｐに重なっている部分の長さが、スリットＳＨＥよりも短く設けられる。
ダミーブロックＤＢＬＫは、図４に示すようにスリットＳＨＥを含んでいても良く、スリットＳＨＥｓは、少なくともブロック群ＢＬＫＧに含まれたダミーブロックＤＢＬＫに少なくとも１つ含まれていれば良い。
尚、各ブロック群ＢＬＫＧが含むアクティブブロックＡＢＬＫ及びダミーブロックＤＢＬＫのそれぞれの個数は、任意の個数に設計され得る。ダミーブロックＤＢＬＫは、Ｙ方向に配列するアクティブブロックＡＢＬＫ間に配置されても良い。
また、アクティブブロックＡＢＬＫ及びダミーブロックＤＢＬＫのそれぞれの領域に含まれる横方向スリットＳＬＴの個数は、アクティブブロックＡＢＬＫ及びダミーブロックＤＢＬＫ間で異なっていても良い。
（セル領域ＣＡにおけるメモリセルアレイ１０の構造）
図５は、第１実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０のセル領域ＣＡにおける平面レイアウトの一例を、アクティブブロックＡＢＬＫ及びダミーブロックＤＢＬＫをそれぞれ１つずつ抽出して示している。
図５に示すように、セル領域ＣＡにおいてメモリセルアレイ１０は、複数のメモリピラーＭＰと、複数のダミーピラーＤＭＰとを含んでいる。具体的には、アクティブブロックＡＢＬＫにおいて、スリットＳＬＴ及びＳＨＥ間には、複数のメモリピラーＭＰが千鳥状に配置されている。例えばダミーピラーＤＭＰは、スリットＳＨＥと重なるように配置されている。
メモリピラーＭＰは、例えば１つのＮＡＮＤストリングＮＳとして機能する。ダミーピラーＤＭＰは、例えばメモリピラーＭＰと同様の構造を有するが、データの記憶に使用されない構造体である。
例えば、アクティブブロックＡＢＬＫにおいて隣り合うスリットＳＬＴ及びＳＨＥ間に設けられた複数のメモリピラーＭＰの集合が、１つのストリングユニットＳＵに相当する。つまり、アクティブブロックＡＢＬＫにおいてストリングユニットＳＵは、Ｘ方向に沿って延伸している。そして、例えばストリングユニットＳＵ０〜ＳＵ３は、Ｙ方向に配列している。
ダミーブロックＤＢＬＫにおいて隣り合うスリットＳＬＴ及びＳＨＥｓ間には、スリットＳＬＴ及びＳＨＥ間と同様に複数のメモリピラーＭＰが配置される。セル領域ＣＡにおけるダミーブロックＤＢＬＫのその他の平面レイアウトは、例えばアクティブブロックＡＢＬＫの平面レイアウトと同様のため、説明を省略する。
図６は、第１実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０のセル領域ＣＡにおけるより詳細な平面レイアウトの一例を、アクティブブロックＡＢＬＫのストリングユニットＳＵ０及びＳＵ１を抽出して示している。
図６に示すように、メモリセルアレイ１０には、図５を用いて説明したメモリピラーＭＰの配置に対応して、複数のビット線ＢＬと、複数のコンタクトＣＨとが配置される。
具体的には、複数のビット線ＢＬのそれぞれはＹ方向に延伸しており、複数のビット線ＢＬはＸ方向に配列している。複数のコンタクトＣＨは、各ビット線ＢＬと、当該ビット線ＢＬに対応するメモリピラーＭＰとの間にそれぞれ設けられる。
例えば、各メモリピラーＭＰには、２本のビット線ＢＬが重なっている。そして、各メモリピラーＭＰは、柱状のコンタクトＣＨを介して、重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと電気的に接続される。
尚、メモリピラーＭＰに重なっているビット線ＢＬの本数は、任意の本数に設計され得る。各メモリピラーＭＰには、重なっているビット線ＢＬのうち１本のビット線ＢＬがコンタクトＣＨを介して電気的に接続されれていれば良い。
図７は、図６のＶＩＩ−ＶＩＩ線に沿った断面図であり、セル領域ＣＡ内のアクティブブロックＡＢＬＫに対応する領域におけるメモリセルアレイ１０の断面構造の一例を示している。
図７に示すように、セル領域ＣＡ内のアクティブブロックＡＢＬＫに対応する領域には、例えば導電体２１〜２５、メモリピラーＭＰ、ダミーピラーＤＭＰ、コンタクトＣＨ、並びにスリットＳＬＴ及びＳＨＥが含まれている。
半導体基板２０の上方には、絶縁層を介して導電体２１が設けられる。導電体２１は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体２１は、例えばリンがドープされたポリシリコン（Ｓｉ）である。尚、半導体基板２０と導電体２１との間の領域、すなわちメモリセルアレイ１０下には、例えばロウデコーダモジュール１５やセンスアンプモジュール１６等の回路が設けられる（図示せず）。
導電体２１上には、絶縁層を介して導電体２２が設けられる。導電体２２は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。導電体２２は、例えばリンがドープされたポリシリコン（Ｓｉ）である。
導電体２２上には、絶縁層と導電体２３とが交互に積層される。導電体２３は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０〜ＷＬ７として使用される。導電体２３は、例えばタングステン（Ｗ）を含んでいる。
導電体２３上には、絶縁層と導電体２４とが交互に積層される。導電体２４は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体２４は、半導体基板２０側から順に、それぞれ選択ゲート線ＳＧＤａ〜ＳＧＤｃとして使用される。導電体２４は、例えばタングステン（Ｗ）を含んでいる。
導電体２４上には、絶縁層を介して導電体２５が設けられる。導電体２５は、例えばＹ方向に沿って延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域では、複数の導電体２５がＸ方向に配列している。導電体２５は、例えば銅（Ｃｕ）を含んでいる。
メモリピラーＭＰは、Ｚ方向に沿って延伸した柱状に形成され、例えば導電体２２〜２４を貫通している。具体的には、例えばメモリピラーＭＰの上端は、導電体２４が設けられた層と導電体２５が設けられた層との間の層に含まれている。メモリピラーＭＰの下端は、例えば導電体２１が設けられた層に含まれている。言い換えると、メモリピラーＭＰの下端は、導電体２１を貫通せずに導電体２１に接触している。
また、メモリピラーＭＰは、例えばコア部材３０、導電体３１、及び積層膜３２を含んでいる。コア部材３０は、Ｚ方向に沿って延伸した柱状に形成される。例えばコア部材３０の上端は、例えば最上層の導電体２４が設けられた層とメモリピラーＭＰの上端との間の層に含まれている。コア部材３０の下端は、例えば導電体２１が設けられた層に含まれている。コア部材３０は、例えば二酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。
コア部材３０は、導電体３１によって覆われている。導電体３１は、導電体２１が設けられた層において導電体２１と接触した部分を有し、導電体２１と電気的に接続される。導電体３１は、例えばポリシリコン（Ｓｉ）である。導電体３１の側面と下面とは、導電体２１及び３１間が接触する部分を除いて、積層膜３２によって覆われている。
図８は、ワード線ＷＬとして使用される導電体２３を含み且つ半導体基板２０の表面に平行な断面におけるメモリピラーＭＰの断面構造の一例を示している。
図８に示すように、導電体２３を含む層においてコア部材３０は、メモリピラーＭＰの中央部に設けられている。導電体３１は、コア部材３０の側面を覆っている。積層膜３２は、導電体３１の側面を覆っている。積層膜３２は、例えばトンネル酸化膜３３、絶縁膜３４、及びブロック絶縁膜３５を含んでいる。
トンネル酸化膜３３は、導電体３１の側面を覆っている。絶縁膜３４は、トンネル酸化膜３３の側面を覆っている。ブロック絶縁膜３５は、絶縁膜３４の側面を覆っている。導電体２３は、ブロック絶縁膜３５の側面を覆っている。
図７に戻り、メモリピラーＭＰの上面、すなわち導電体３１上には、柱状のコンタクトＣＨが設けられる。コンタクトＣＨの上面には、１個の導電体２５、すなわち１本のビット線ＢＬが接触している。
ダミーピラーＤＭＰは、Ｚ方向に沿って延伸した柱状に形成され、例えば導電体２２〜２４を貫通している。ダミーピラーＤＭＰの構成は、例えばメモリピラーＭＰの構成と同様のため、説明を省略する。
スリットＳＬＴは、ＸＺ平面に沿って広がった板状に形成され、例えば導電体２２〜２４を分断している。具体的には、スリットＳＬＴの上端は、例えばメモリピラーＭＰの上端を含む層と導電体２５が設けられた層との間の層に含まれている。スリットＳＬＴの下端は、例えば導電体２１が設けられた層に含まれている。言い換えると、スリットＳＬＴの下端は、例えば導電体２１を貫通せずに導電体２１に接触している。スリットＳＬＴは、例えば二酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。
スリットＳＨＥは、ＸＺ平面に沿って広がった板状に形成され、例えば導電体２４と、ダミーピラーＤＭＰの一部とをそれぞれ分断している。具体的には、例えばスリットＳＨＥの上端は、メモリピラーＭＰの上端を含む層と導電体２５が設けられた層との間の層に含まれている。スリットＳＬＴの下端は、例えば最上層の導電体２３が設けられた層と最下層の導電体２４が設けられた層との間に含まれている。スリットＳＨＥは、少なくとも当該領域に設けられた全ての導電体２４を分断していれば良い。スリットＳＨＥは、例えば二酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。
以上で説明したメモリピラーＭＰの構成では、例えば、メモリピラーＭＰと導電体２２とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと複数の導電体２３のそれぞれとが交差する部分が、それぞれメモリセルトランジスタＭＴ０〜ＭＴ７として機能する。メモリピラーＭＰと複数の導電体２４のそれぞれとが交差する部分が、それぞれ選択トランジスタＳＴ１ａ〜ＳＴ１ｃとして機能する。
つまり、メモリピラーＭＰに含まれた導電体３１は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして機能する。絶縁膜３４は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。
図９は、セル領域ＣＡ内のダミーブロックＤＢＬＫに対応する領域におけるメモリセルアレイ１０の断面構造の一例を示している。
図９に示すように、セル領域ＣＡ内のダミーブロックＤＢＬＫに対応する領域には、例えば導電体２１〜２５、メモリピラーＭＰ、ダミーピラーＤＭＰ、並びにスリットＳＬＴ及びＳＨＥが含まれている。図示されていないセル領域ＣＡにおけるスリットＳＨＥｓの構造は、スリットＳＨＥの構造と同様である。このダミーブロックＤＢＬＫの構造は、例えばアクティブブロックＡＢＬＫからコンタクトＣＨが省略された構造と同様である。
セル領域ＣＡにおいてダミーブロックＤＢＬＫは、例えばアクティブブロックＡＢＬＫにおいてコンタクトＣＨが設けられない構造が好ましいが、コンタクトＣＨが設けられていても良い。すなわち、ダミーブロックＤＢＬＫでは、メモリピラーＭＰと導電体２５との間が電気的に接続されていても良いし、接続されていなくても良い。
尚、アクティブブロックＡＢＬＫにおいて、メモリピラーＭＰと導電体２５との間は、２つ以上のコンタクトを介して電気的に接続されても良いし、その他の配線を介して電気的に接続されても良い。このような場合にダミーブロックＤＢＬＫでは、メモリピラーＭＰと導電体２５との間にアクティブブロックＡＢＬＫと同様のコンタクト及び配線が形成されていても良いし、アクティブブロックＡＢＬＫに設けられたコンタクト及び配線のうちの一部が省略された構造が形成されていても良い。また、ダミーブロックＤＢＬＫには、アクティブブロックＡＢＬＫと同様にメモリピラーＭＰが設けられていても良いし、設けられていなくても良い。
（引出領域ＨＡにおけるメモリセルアレイ１０の構造）
図１０は、第１実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０の引出領域ＨＡにおける平面レイアウトの一例を、アクティブブロックＡＢＬＫ及びダミーブロックＤＢＬＫをそれぞれ１つずつ抽出して示している。
図１０に示すように、引出領域ＨＡ内のアクティブブロックＡＢＬＫの領域において、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤにそれぞれ対応する複数の導電体は、上層の導電体と重ならない部分（テラス部分）を有している。
例えば、選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃにそれぞれ対応する複数の導電体２４は、Ｘ方向に段差が形成された階段状に設けられる。引出領域ＨＡにおいて、アクティブブロックＡＢＬＫ内の横方向スリットＳＬＴは、選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃを分断している。スリットＳＨＥも同様に、選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃを分断している。
本例では、アクティブブロックＡＢＬＫにおいて選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃのそれぞれが、スリットＳＬＴ及びＳＨＥによって４つに分離される。この４つに分離された選択ゲート線ＳＧＤ（ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃの組）が、それぞれストリングユニットＳＵ０〜ＳＵ３に対応している。
ワード線ＷＬ０〜ＷＬ７にそれぞれ対応する複数の導電体２３は、例えばＹ方向に１段の段差を有し且つＸ方向に段差が形成された２列の階段状に設けられる。アクティブブロックＡＢＬＫ内の横方向スリットに設けられたスリット分断部ＤＪは、例えばワード線ＷＬ７のテラス部分に配置される。同一のアクティブブロックＡＢＬＫ内で同じ層に設けられたワード線ＷＬは、スリット分断部ＤＪを介して短絡している。
選択ゲート線ＳＧＳに対応する導電体２２は、例えばワード線ＷＬ０及びＷＬ１の端部領域からＸ方向に引き出されている。アクティブブロックＡＢＬＫ内の横方向スリットＳＬＴは、選択ゲート線ＳＧＳを分断していても良いし、分断していなくても良い。
また、アクティブブロックＡＢＬＫにおいて、例えば選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、並びに選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃのテラス部分には、それぞれコンタクトＣＣが設けられる。
それぞれがアクティブブロックＡＢＬＫに接する２つの横方向スリットＳＬＴ間の領域のうち、Ｘ方向における端部領域には、例えばＣ３接続領域Ｃ３ｔａｐが設けられる。Ｃ３接続領域Ｃ３ｔａｐは、メモリセルアレイ１０上に設けられた配線と、メモリセルアレイ１０下に設けられた配線との間を接続するためのコンタクト（図示せず）が設けられる領域である。
選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤのそれぞれは、例えば対応するコンタクトＣＣと、Ｃ３接続領域Ｃ３ｔａｐを通過するコンタクトとのそれぞれを介して、メモリセルアレイ１０下に設けられたロウデコーダモジュール１５に電気的に接続される。
尚、Ｃ３接続領域Ｃ３ｔａｐは、横方向スリットＳＬＴによって挟まれる領域よりも外側に設けられても良い。また、引出領域ＨＡにおいて、隣り合うブロックＢＬＫ間に設けられる横方向スリットＳＬＴは、少なくとも選択ゲート線ＳＧＳに対応する導電体２２を分断していれば良い。このため、メモリセルアレイ１０のレイアウトに依っては、横方向スリットＳＬＴによって挟まれるＣ３接続領域Ｃ３ｔａｐが設けられない場合もある。
引出領域ＨＡにおいて、ダミーブロックＤＢＬＫ内のスリットＳＨＥｓは、スリットＳＨＥと同様に選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃを分断している。引出領域ＨＡにおけるダミーブロックＤＢＬＫのその他の平面レイアウトは、例えば隣接しているアクティブブロックＡＢＬＫの平面レイアウトを反転したものと同様のため、説明を省略する。
図１１は、図１０のＩＸ−ＩＸ線に沿った断面図であり、引出領域ＨＡ内のアクティブブロックＡＢＬＫに対応する領域におけるメモリセルアレイ１０の断面構造の一例を示している。
図１１に示すように、引出領域ＨＡ内のアクティブブロックＡＢＬＫに対応する領域には、例えば導電体２１〜２４と、導電体４０〜４４と、コンタクトＣＣ、Ｖ１、及びＣ３とが含まれている。
選択ゲート線ＳＧＳ、ワード線ＷＬ、及び選択ゲート線ＳＧＤにそれぞれ対応する導電体２２、導電体２３、及び導電体２４のそれぞれの端部は、上述したように階段状に設けられる。つまり、引出領域ＨＡにおいて、導電体２２〜２４のそれぞれの端部は、少なくとも上層に設けられた導電体２３又は２４と重ならない部分を有している。尚、導電体２１の端部は、引出領域ＨＡにおいて導電体２２よりも外側まで引き出されなくても良い。
各コンタクトＣＣは、Ｚ方向に沿って延伸した柱状に形成される。コンタクトＣＣは、例えば柱状に形成された導電体を含んでいる。コンタクトＣＣ内に設けられた柱状の導電体の側面には、スペーサが設けられていても良い。コンタクトＣＣ内の導電体は例えばタングステン（Ｗ）を含み、スペーサは例えば二酸化シリコン（ＳｉＯ２）を含んでいる。
導電体４０〜４４のそれぞれは、セル領域ＣＲから引出領域ＨＡに引き出された導電体２２〜２４と、ロウデコーダモジュール１５との間を接続するための配線である。複数の導電体４０は、それぞれ複数のコンタクトＣＣ上に設けられる。複数の導電体４０上には、それぞれ複数のコンタクトＶ１が設けられる。複数のコンタクトＶ１上には、それぞれ複数の導電体４１が設けられる。
導電体４１は、例えば対応する導電体４２に電気的に接続される。導電体４２は、例えばコンタクトＶ１を介して、Ｃ３接続領域Ｃ３ｔａｐ内且つ導電体４０と同じ層に設けられた導電体４３に電気的に接続される。導電体４３は、例えばコンタクトＣ３を介して、Ｃ３接続領域Ｃ３ｔａｐ内且つ導電体２１よりも下層に設けられた導電体４４に電気的に接続される。導電体４４は、図示されないコンタクト及び配線を介して、ロウデコーダモジュール１５に電気的に接続される。
尚、導電体４０及び４３がそれぞれ形成される層は、同じであっても良いし、異なっていても良い。導電体４１及び４２がそれぞれ形成される層は、同じであっても良いし、異なっていても良い。対応する導電体４０及び４１間は、複数のコンタクトを介して接続されていても良く、複数のコンタクト間に異なる配線が接続されていても良い。
また、図１１には、当該断面図の奥行き方向に設けられるスリットＳＨＥの配置が破線で表示されている。図１１に示すように、アクティブブロックＡＢＬＫ内のスリットＳＨＥは、引出領域ＨＡにおいて、選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃにそれぞれ対応する複数の導電体２４を分断するように設けられる。
図１２は、引出領域ＨＡ内のダミーブロックＤＢＬＫに対応する領域におけるメモリセルアレイ１０の断面構造の一例を示している。
図１２に示すように、引出領域ＨＡ内のダミーブロックＤＢＬＫに対応する領域には、例えば導電体２１〜２４と、導電体４０〜４５と、コンタクトＣＣ、Ｖ１、Ｖ２及びＣ３とが含まれている。
導電体４５は、例えばマイクロパッドとして使用される。マイクロパッドは、例えば検査工程で使用されるパッドである。導電体４５は、コンタクトＶ２を介して対応する導電体４２に電気的に接続される。つまり、ダミーブロックＤＢＬＫにおいて引き出された各種配線は、例えばマイクロパッドに電気的に接続される。
また、図１２には、当該断面図の奥行き方向に設けられるスリットＳＨＥｓの配置が破線で表示されている。図１２に示すように、引出領域ＨＡにおいて、ダミーブロックＤＢＬＫ内のスリットＳＨＥｓは、選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃにそれぞれ対応する複数の導電体２４を分断するように設けられる。
引出領域ＨＡにおけるダミーブロックＤＢＬＫのその他の構造は、例えば引出領域ＨＡにおけるアクティブブロックＡＢＬＫの構造と同様のため、説明を省略する。
尚、導電体４５と導電体４２との間は、複数のコンタクトと配線とを介して接続されていても良い。導電体４５は、半導体メモリ１のチップ表面に露出していても良い。また、ダミーブロックＤＢＬＫにおいて引き出された各種配線は、導電体２１よりも下層に設けられた回路に接続されていても良いし、接続されていなくても良い。つまり、ダミーブロックＤＢＬＫでは、導電体４３及び４４並びにコンタクトＣ３は省略されても良い。
また、以上の説明では、例えばアクティブブロックＡＢＬＫのワード線ＷＬがＣ３接続領域Ｃ３ｔａｐを介してメモリセルアレイ１０下のロウデコーダモジュール１５に接続される場合について例示したが、これに限定されない。例えば、導電体２３（ワード線ＷＬ）の端部に接続されたコンタクトＣＣが、引出領域ＨＡにおいて、ダミーブロックＤＢＬＫ内の積層配線（複数の導電体２３等）を貫通するコンタクトを介して、メモリセルアレイ１０下のロウデコーダモジュール１５に電気的に接続されても良い。
また、導電体２３の端部に接続されたコンタクトＣＣが、引出領域ＨＡにおいて、アクティブブロックＡＢＬＫ内の積層配線（複数の導電体２３等）を貫通するコンタクトを介して、メモリセルアレイ１０下のロウデコーダモジュール１５に電気的に接続されても良い。ブロック群ＢＬＫＧのＸ方向における他端部分に縦方向スリットＳＬＴが設けられた場合に、Ｃ３接続領域Ｃ３ｔａｐは、縦方向スリットと横方向スリットによって囲まれた領域よりも外側の領域に配置されても良い。
（プレーン分離領域ＰＮｄｉｖ近傍におけるメモリセルアレイ１０の構造）
図１３は、第１実施形態に係る半導体メモリ１のプレーン分離領域ＰＮｄｉｖ近傍における平面レイアウトの一例を、アクティブブロックＡＢＬＫ及びダミーブロックＤＢＬＫをそれぞれ１つずつ抽出して示している。以下では、プレーンＰＮ１のＣ４接続領域Ｃ４ｔａｐに注目して説明する。
図１３に示すように、Ｃ４接続領域Ｃ４ｔａｐにおいて、選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃにそれぞれ対応する複数の導電体２４と、最上層のワード線ＷＬに対応する導電体２３とは、例えば上層の導電体と重ならない部分（テラス部分）を有している。
例えば、アクティブブロックＡＢＬＫにおいて、選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃにそれぞれ対応する複数の導電体２４は、Ｘ方向に段差が形成された階段状に設けられる。Ｃ４接続領域Ｃ４ｔａｐにおいて、アクティブブロックＡＢＬＫ内の横方向スリットＳＬＴは、選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃを分断している。スリットＳＨＥも同様に、選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃを分断している。
また、アクティブブロックＡＢＬＫ内に配置された横方向スリットＳＬＴは、縦方向スリットＳＬＴに接していない。つまり、Ｃ４接続領域Ｃ４ｔａｐにおいて同じ層に設けられたワード線ＷＬは、ストリングユニットＳＵ０〜ＳＵ３間で短絡している。
ダミーブロックＤＢＬＫにおいて、スリットＳＨＥｓの端部は、選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃの階段部分まで延伸していない。言い換えると、Ｃ４接続領域Ｃ４ｔａｐにおいてスリットＳＨＥｓは、隣り合うストリングユニットＳＵ且つ同じ層に設けられた選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃのそれぞれを分断していない。つまり、ダミーブロックＤＢＬＫ内でスリットＳＨＥｓを介して隣り合うストリングユニットＳＵにおいて、同じ層に設けられた選択ゲート線ＳＧＤは、Ｃ４接続領域Ｃ４ｔａｐにおいて短絡している。
Ｃ４接続領域Ｃ４ｔａｐにおけるダミーブロックＤＢＬＫのその他の平面レイアウトは、例えば隣接しているアクティブブロックＡＢＬＫの平面レイアウトを反転したものと同様のため、説明を省略する。
図１４は、図１３のＸＩＶ−ＸＩＶ線に沿った断面図であり、プレーン分離領域ＰＮｄｉｖ近傍でアクティブブロックＡＢＬＫに対応する領域を含むメモリセルアレイ１０の断面構造の一例を示している。
まず、プレーンＰＮ１のＣ４接続領域Ｃ４ｔａｐに注目して説明する。
図１４に示すように、Ｃ４接続領域Ｃ４ｔａｐ内のアクティブブロックＡＢＬＫに対応する領域には、例えば導電体２１〜２４と、導電体４７、４８、及び５０と、コンタクトＣＳ及びＣ４とが含まれている。
プレーンＰＮ１において導電体２１の端部は、例えばセル領域ＣＡからＣ４接続領域Ｃ４ｔａｐの途中まで延伸している。導電体２２及び２３は、それぞれ縦方向スリットＳＬＴによって分断され、縦方向スリットＳＬＴに接触している。選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃにそれぞれ対応する複数の導電体２４は、例えば引出領域ＨＡと同様に階段状に設けられる。これに限定されず、Ｃ４接続領域Ｃ４ｔａｐにおいて選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃにそれぞれ対応する複数の導電体２４は、階段状に形成されていなくても良い。
Ｃ４接続領域Ｃ４ｔａｐにおいて、導電体２１上には、柱状のコンタクトＣＳが設けられているコンタクトＣＳは、導電体４６及びスペーサＳＰを含んでいる。導電体４６は、柱状に設けられ、下端が導電体２１に接触している。スペーサＳＰは、導電体４６の側面に設けられる。
コンタクトＣＳ上、すなわち導電体４６上には、導電体４７が設けられる。導電体４７は、例えばＣ４接続領域Ｃ４ｔａｐにおいて同じ層に設けられた導電体４８に電気的に接続される。
導電体４８は、コンタクトＣ４を介して導電体２１よりも下層に設けられた導電体５０に電気的に接続される。コンタクトＣ４は、導電体４９及びスペーサＳＰを含んでいる。導電体４９は、柱状に設けられ、下端が導電体５０に接触し、上端が導電体４８に接触している。スペーサＳＰは、導電体４９の側面に設けられている。導電体５０は、メモリセルアレイ１０下に設けられた回路に電気的に接続される。
尚、図１４には、１組のコンタクトＣＳ及びＣ４が表示されているが、Ｃ４接続領域Ｃ４ｔａｐには、複数のコンタクトＣＳ及びＣ４が含まれていても良いし、複数の導電体４７、４８、及び５０が含まれていても良い。この場合に、導電体２１は、コンタクトＣＳ及びＣ４と導電体４７及び４８との組み合わせによって、対応する導電体５０に電気的に接続される。
プレーンＰＮ１に対応する縦方向スリットとプレーンＰＮ２に対応する縦方向スリットとの間の領域（プレーン分離領域ＰＮｄｉｖ）において、導電体２３が設けられた配線層には、絶縁体５１が設けられた領域（ＯＮ領域）が含まれている。絶縁体５１は、スリットＳＬＴから離れた部分に形成され得る。絶縁体５１は、例えば窒化シリコン（ＳｉＮ）を含んでいる。
また、図１４には、当該断面図の奥行き方向に設けられるスリットＳＨＥの配置が破線で表示されている。図１４に示すように、Ｃ４接続領域Ｃ４ｔａｐにおいて、アクティブブロックＡＢＬＫ内のスリットＳＨＥは、選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃにそれぞれ対応する複数の導電体２４を分断するように設けられる。
図１５は、Ｃ４接続領域Ｃ４ｔａｐ内のダミーブロックＤＢＬＫに対応する領域におけるメモリセルアレイ１０の断面構造の一例を示している。また、図１５には、当該断面図の奥行き方向に設けられるスリットＳＨＥｓの配置が破線で表示されている。
図１５に示すように、ダミーブロックＤＢＬＫ内のスリットＳＨＥｓは、Ｃ４接続領域Ｃ４ｔａｐにおいて、選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃにそれぞれ対応する複数の導電体２４を分断していない。Ｃ４接続領域Ｃ４ｔａｐにおけるダミーブロックＤＢＬＫのその他の構造は、例えばＣ４接続領域Ｃ４ｔａｐにおけるアクティブブロックＡＢＬＫの構造と同様のため、説明を省略する。
以上の説明では、プレーンＰＮ１に対応するメモリセルアレイ１０Ａの構造について詳述したが、プレーンＰＮ２の構造は、例えばプレーンＰＮ１の構造をＹ方向を対称軸として反転したものと同様のため、説明を省略する。
尚、以上で説明したメモリセルアレイ１０の構造において、導電体２３の個数は、ワード線ＷＬの本数に基づいて設計される。選択ゲート線ＳＧＳには、複数層に設けられた複数の導電体２２が割り当てられても良い。選択ゲート線ＳＧＳが複数層に設けられる場合に、導電体２２と異なる導電体が使用されても良い。
［１−２］第１実施形態の効果
以上で説明した第１実施形態に係る半導体メモリ１に依れば、選択ゲート線ＳＧＤの抵抗値を見積もることが出来る。以下に、本効果の詳細について説明する。
図１６は、第１実施形態の比較例におけるメモリセルアレイ（プレーン）の平面レイアウトの一例を示している。
図１６に示すように、比較例におけるメモリセルアレイでは、Ｘ方向の両側に引出領域が設けられている。具体的には、Ｘ方向の一方側及び他方側にそれぞれ引出領域ＨＡ１及びＨＡ２が配置され、引出領域ＨＡ１及びＨＡ２間にセル領域ＣＡが配置されている。
例えば、比較例の引出領域ＨＡ１における平面レイアウトは、第１実施形態における引出領域ＨＡにおける平面レイアウトと同様である。比較例の引出領域ＨＡ２における平面レイアウトは、第１実施形態における引出領域ＨＡの平面レイアウトを、Ｙ方向を対称軸として反転させたレイアウトと同様である。
このように、セル領域ＣＡを挟むように引出領域ＨＡが配置される場合、セル領域ＣＡから引き出された各種配線には、例えば引出領域ＨＡ１と引出領域ＨＡ２とのそれぞれにコンタクトＣＣが接続される。
尚、比較例において、選択ゲート線ＳＧＤ及びＳＧＳ並びにワード線ＷＬのそれぞれは、Ｘ方向の両側から電圧が印加されても良いし、Ｘ方向の片側から電圧が印加されても良い。つまり、比較例では、各配線のＸ方向の一方側及び他方側にそれぞれ接続された２つのコンタクトＣＣのうち、一方のコンタクトＣＣのみがロウデコーダモジュールに接続されても良いし、両方のコンタクトＣＣがロウデコーダモジュールに接続されても良い。
これに対して、第１実施形態に係る半導体メモリ１では、Ｘ方向に２つのプレーンＰＮ１及びＰＮ２（メモリセルアレイ１０Ａ及び１０Ｂ）が隣り合う構造を有している。そして、プレーンＰＮ１及びＰＮ２のそれぞれにおいて、２つのプレーンＰＮ１及びＰＮ２間のプレーン分離領域ＰＮｄｉｖに接する部分に、Ｃ４接続領域Ｃ４ｔａｐが設けられている。
このように、第１実施形態に係る半導体メモリ１では、比較例と異なり、プレーンＰＮ１及びＰＮ２のそれぞれの引出領域ＨＡが、Ｘ方向の一方側のみに設けられている。
その結果、第１実施形態に係る半導体メモリ１では、比較例のようにＸ方向の両側に引出領域ＨＡの階段構造を有する２つのプレーンを隣接させる場合よりも、引出領域ＨＡが占める面積を抑制することが出来る。従って、第１実施形態に係る半導体メモリ１は、複数のプレーンを有する半導体メモリ１のチップ面積の増大を抑制することが出来る。
また、図１６に示された比較例におけるダミーブロックＤＢＬＫでは、引出領域ＨＡ１に設けられたコンタクトＣＣに接続されたマイクロパッドと、引出領域ＨＡ２に設けられたコンタクトＣＣに接続されたマイクロパッドとを用いることによって、対応する配線の抵抗値を容易に計測することが出来る。
ダミーブロックＤＢＬＫの構造は、アクティブブロックＡＢＬＫの構造と類似しているため、ダミーブロックＤＢＬＫにおける配線抵抗は、アクティブブロックＡＢＬＫにおいて同じ層に形成された配線の抵抗と同様になる。つまり、比較例では、ダミーブロックＤＢＬＫに設けられた配線の抵抗値を測定することによって、アクティブブロックＡＢＬＫに設けられた配線の抵抗値を見積もることが出来る。
一方で、第１実施形態に係る半導体メモリ１では、ダミーブロックＤＢＬＫの領域に設けられたスリットＳＨＥのうち少なくとも１つのスリットＳＨＥをスリットＳＨＥｓに置き換えることによって、アクティブブロックＡＢＬＫの選択ゲート線ＳＧＤの抵抗値を見積もることを可能としている。
図１７は、第１実施形態に係る半導体メモリ１において選択ゲート線ＳＧＤの抵抗値を測定する方法の一例を示している。
図１７に示すように、第１実施形態に係る半導体メモリ１において、スリットＳＨＥは、隣り合うストリングユニットＳＵに設けられた選択ゲート線ＳＧＤ間を分断している。このため、スリットＳＨＥを介して隣り合う２つのコンタクトＣＣ間は絶縁されている。
一方で、ダミーブロックＤＢＬＫに設けられたスリットＳＨＥｓは、引出領域ＨＡ及びセル領域ＣＡで選択ゲート線ＳＧＤを分断している一方で、Ｃ４接続領域Ｃ４ｔａｐで選択ゲート線ＳＧＤを分断していない。
このため、スリットＳＨＥｓを介して隣り合う２つのコンタクトＣＣ間はＣ４接続領域Ｃ４ｔａｐを介して電気的に接続されている。具体的には、スリットＳＨＥｓを介して隣り合う２つのコンタクトＣＣ間の電流経路は、図１７の矢印“Ｒｓｇ”で示されたように、セル領域ＣＡを２回通過する。
このように、第１実施形態に係る半導体メモリ１では、スリットＳＨＥｓを介して隣り合う２つのコンタクトＣＣ間の抵抗を、スリットＳＨＥｓの端部領域を介して測定することが出来る。スリットＳＨＥｓを介して隣り合う２つのコンタクトＣＣ間の抵抗値は、当該コンタクトＣＣが接続された配線の抵抗値を２倍にしたものと略同一になる。
従って、第１実施形態に係る半導体メモリ１では、ダミーブロックＤＢＬＫにおいてスリットＳＨＥｓに隣接する選択ゲート線ＳＧＤ間の抵抗を測定することによって、アクティブブロックＡＢＬＫにおける選択ゲート線ＳＧＤの抵抗値を見積もることが出来る。
また、以上のように第１実施形態に係る半導体メモリ１では、大幅な設計変更を施すこと無くアクティブブロックＡＢＬＫ内の選択ゲート線ＳＧＤの抵抗値を見積もることが可能となるため、半導体メモリ１の開発コストを抑制することが出来る。
［２］第２実施形態
第２実施形態に係る半導体メモリ１は、第１実施形態におけるダミーブロックＤＢＬＫ内の選択ゲート線ＳＧＤと同様の構造を、ダミーブロックＤＢＬＫ内のワード線ＷＬに形成する。以下に、第２実施形態に係る半導体メモリ１について、第１実施形態と異なる点を説明する。
［２−１］半導体メモリ１の構造
図１８は、第２実施形態に係る半導体メモリ１の備えるメモリセルアレイ１０の引出領域ＨＡにおける平面レイアウトの一例を、アクティブブロックＡＢＬＫ及びダミーブロックＤＢＬＫをそれぞれ１つずつ抽出して示している。
図１８に示すように、第２実施形態における引出領域ＨＡの平面レイアウトは、第１実施形態における引出領域ＨＡの平面レイアウトに対して、ダミーブロックＤＢＬＫにおけるワード線ＷＬの階段部分のレイアウト及び構成が異なっている。
具体的には、第２実施形態におけるダミーブロックＤＢＬＫ内に形成される横方向スリットＳＬＴから、スリット分断部ＤＪが省略されている。つまり、引出領域ＨＡにおいて、ダミーブロックＤＢＬＫ内の横方向スリットＳＬＴは連続的に形成され、ワード線ＷＬを分断している。
また、第２実施形態におけるダミーブロックＤＢＬＫでは、ワード線ＷＬの２列階段において、Ｙ方向に形成される段差部分の位置が異なっている。例えば、当該段差部分が、ワード線ＷＬ１、ＷＬ３、ＷＬ５、及びＷＬ７側にずれて配置される。そして、ダミーブロックＤＢＬＫ内に形成される横方向スリットＳＬＴは、ワード線ＷＬ０、ＷＬ２、ＷＬ４、及びＷＬ６のテラス部分を分断している。
それから、２つに分断されたワード線ＷＬ０、ＷＬ２、ＷＬ４、及びＷＬ６のテラス部分には、それぞれコンタクトＣＣが設けられる。スリットＳＬＴを介して隣り合い且つ同じワード線ＷＬのテラス部分に接続された２つコンタクトＣＣのそれぞれは、第１実施形態と同様に、マイクロパッドに接続される。
尚、第２実施形態におけるダミーブロックＤＢＬＫでは、第１実施形態においてダミーブロックＤＢＬＫに設けられていたスリットＳＨＥｓが、スリットＳＨＥに置き換えられている場合が例示されている。第２実施形態におけるアクティブブロックＡＢＬＫの平面レイアウトは、第１実施形態に係る半導体メモリ１と同様であっても良い。また、ワード線ＷＬの２列階段においてＹ方向に形成される段差部分の位置が、ダミーブロックＤＢＬＫと同様にずれていても良い。
以下に、第２実施形態におけるダミーブロックＤＢＬＫの断面構造の具体例について、図１９を用いて説明する。図１９は、図１８のＸＩＸ−ＸＩＸ線に沿った断面図であり、ワード線ＷＬ２及びＷＬ３のそれぞれのテラス部分とワード線ＷＬ２及びＷＬ３間の段差部分とが含まれたメモリセルアレイ１０の断面構造を示している。
図１９に示すように、ダミーブロックＤＢＬＫ内に設けられた横方向スリットＳＬＴは、導電体２２と、ワード線ＷＬ０〜ＷＬ２としてそれぞれ使用される複数の導電体２３とを分断している。同様に、アクティブブロックＡＢＬＫ内に設けられた横方向スリットＳＬＴは、導電体２２と、ワード線ＷＬ０〜ＷＬ２としてそれぞれ使用される複数の導電体２３とを分断している。ダミーブロックＤＢＬＫとアクティブブロックＡＢＬＫとの間に設けられた横方向スリットＳＬＴは、導電体２２と、ワード線ＷＬ０〜ＷＬ３としてそれぞれ使用される複数の導電体２３とを分断している。
ダミーブロックＤＢＬＫに形成されたワード線ＷＬ２及びＷＬ３の段差部分は、アクティブブロックＡＢＬＫ側にずれて配置されている。このため、ダミーブロックＤＢＬＫにおいてワード線ＷＬ２に対応する導電体２３には、２箇所のテラス部分ＴＰ１及びＴＰ２が形成される。そして、テラス部分ＴＰ１及びＴＰ２のそれぞれの上に、コンタクトＣＣが形成される。テラス部分ＴＰ１に接続されたコンタクトＣＣとテラス部分ＴＰ２に接続されたコンタクトＣＣとは、図示せぬ領域において、異なるマイクロパッドに電気的に接続される。
図２０は、第２実施形態に係る半導体メモリ１のプレーン分離領域ＰＮｄｉｖ近傍における平面レイアウトの一例を、アクティブブロックＡＢＬＫ及びダミーブロックＤＢＬＫをそれぞれ１つずつ抽出して示している。
図２０に示すように、第２実施形態に係る半導体メモリ１は、ダミーブロックＤＢＬＫ内にスリットＳＨＥｓの代わりにスリットＳＨＥが設けられている。つまり、第２実施形態では、Ｃ４接続領域Ｃ４ｔａｐにおける平面レイアウトが、アクティブブロックＡＢＬＫとダミーブロックＤＢＬＫと同様になっている。
以上で説明した第２実施形態に係る半導体メモリ１のその他の構成は、例えば第１実施形態に係る半導体メモリ１の構成と同様のため、説明を省略する。
［２−２］第２実施形態の効果
以上で説明した第２実施形態に係る半導体メモリ１に依れば、引出領域ＨＡが１つだけ設けられるメモリセルアレイ１０において、アクティブブロックＡＢＬＫのワード線ＷＬの抵抗値を見積もることが可能となる。
図２１は、第２実施形態に係る半導体メモリ１においてワード線ＷＬの抵抗値を測定する方法の一例を示している。
図２１に示すように、第２実施形態に係る半導体メモリ１において、アクティブブロックＡＢＬＫ内に設けられた横方向スリットＳＬＴはスリット分断部ＤＪを有し、アクティブブロックＡＢＬＫ内で同じ層に設けられたワード線ＷＬは、スリット分断部ＤＪを介して電気的に接続されている。
一方で、ダミーブロックＤＢＬＫ内に設けられた横方向スリットＳＬＴは、連続的に設けられている。ダミーブロックＤＢＬＫにおいて同じ層に設けられたワード線ＷＬ０、ＷＬ２、ＷＬ４、及びＷＬ６のそれぞれは、スリットＳＬＴを挟むように配置された２つのコンタクトＣＣに接続される。そして、この２つのコンタクトＣＣがそれぞれ異なるマイクロパッドに接続される。
このため、ダミーブロックＤＢＬＫ内で同じワード線ＷＬに対応し且つスリットＳＬＴを介して隣り合う２つのコンタクトＣＣ間は、Ｃ４接続領域Ｃ４ｔａｐを介して電気的に接続されている。
具体的には、ダミーブロックＤＢＬＫ内で同じワード線ＷＬに対応し且つスリットＳＬＴを介して隣り合う２つのコンタクトＣＣ間の電流経路は、図２１の矢印“Ｒｗｌ”で示されたように、セル領域ＣＡを２回通過する。
このように、第２実施形態に係る半導体メモリ１では、ダミーブロックＤＢＬＫ内で同じワード線ＷＬに対応し且つスリットＳＬＴを介して隣り合う２つのコンタクトＣＣ間の抵抗を、Ｃ４接続領域Ｃ４ｔａｐに含まれたスリットＳＬＴの端部領域を介して測定することが出来る。当該２つのコンタクトＣＣ間の抵抗値は、当該２つのコンタクトＣＣが接続された配線の抵抗値を２倍にしたものと略同一になる。
従って、第２実施形態に係る半導体メモリ１では、ダミーブロックＤＢＬＫにおいてスリットＳＬＴに隣接するワード線ＷＬ間の抵抗を測定することによって、アクティブブロックＡＢＬＫにおけるワード線ＷＬの抵抗値を見積もることが出来る。
また、以上のように第２実施形態に係る半導体メモリ１では、大幅な設計変更を施すこと無くアクティブブロックＡＢＬＫ内のワード線ＷＬの抵抗値を見積もることが可能となるため、半導体メモリ１の開発コストを抑制することが出来る。
尚、第２実施形態では、ワード線ＷＬが２列の階段で形成され、且つテラス部分を通過する横方向スリットＳＬＴの本数が１本であることから、抵抗値を測定することが可能なワード線ＷＬの本数は、ダミーブロックＤＢＬＫに設けられたワード線ＷＬの本数の１／２となる。
このように、第２実施形態を適用して測定することが可能なワード線ＷＬの本数は、引出領域ＨＡにおけるワード線ＷＬの階段部分のレイアウトと、ダミーブロックＤＢＬＫ内に形成される横方向スリットＳＬＴの本数に基づいて変化する。
［３］変形例等
実施形態の半導体メモリは、第１方向に沿って並んだ第１乃至第３領域＜例えば、ＨＡ、ＣＡ、及びＣ４ｔａｐ＞と、第１乃至第３領域のそれぞれの一部を含むダミー領域＜例えば、ＤＢＬＫ＞と、第１乃至第４導電体と、第１乃至第３絶縁体と、第１及び第２ピラーと、第１及び第２コンタクトとを含む。第１絶縁体及び第１導電体＜例えば、導電体２３＞は、ダミー領域において、交互に積層される。第２絶縁体は、最上層の第１導電体上に設けられる。第２導電体＜例えば、導電体２４＞は、第２絶縁体上において第１乃至第３領域に亘って連続的に設けられる。第３導電体＜例えば、導電体２４＞は、第２絶縁体上において第１乃至第３領域に亘って連続的に設けられ且つ第１方向と交差する第２方向において第２導電体と隣り合う。複数の第１ピラー＜例えば、ＭＰ＞は、第２領域において、それぞれが第１導電体と第２導電体とを通過する。複数の第２ピラー＜例えば、ＭＰ＞は、第２領域において、それぞれが第１導電体と第３導電体とを通過する。第１及び第２コンタクト＜例えば、ＣＣ＞は、第１領域において、第２及び第３導電体上にそれぞれ設けられる。第３絶縁体＜例えば、ＳＬＴ＞は、第１領域と第２領域とのそれぞれにおいて、第２導電体と第３導電体との間に設けられる。第４導電体＜例えば、Ｃ４接続領域Ｃ４ｔａｐ内の導電体２３＞は、第３領域において第２導電体と第３導電体との間に設けられ、第２導電体と第３導電体との間を電気的に接続する。これにより、ＮＡＮＤストリングに接続された配線の抵抗値を簡便に見積もることが出来る。
上記実施形態で説明したメモリセルアレイ１０の構造において、メモリピラーＭＰは、複数のピラーがＺ方向に連結された構造であっても良い。例えば、メモリピラーＭＰは、それぞれが複数の導電体２３を貫通する複数のピラーがＺ方向に連結された構造を有していても良い。また、メモリピラーＭＰは、導電体２２及び２３を貫通するピラーと、導電体２４を貫通するピラーとが連結された構造を有していても良い。この場合、スリットＳＬＴは例えば導電体２４を分断しない構造となり、導電体２４は、スリットＳＬＴと異なるスリットによって分断される。
尚、上記実施形態では、メモリセルアレイ１０の領域が１つのＣ４接続領域Ｃ４ｔａｐを含む場合について例示したが、セル領域ＣＡ内に複数のＣ４接続領域Ｃ４ｔａｐが含まれていても良い。セル領域ＣＡ内に挿入されるＣ４接続領域Ｃ４ｔａｐの個数は、任意の個数に設計され得る。
また、上記実施形態では、プレーン分割領域ＰＮdivと隣り合うＣ４接続領域Ｃ４tapにコンタクトＣＳ及びＣ４が設けられる場合について例示したが、プレーン分割領域ＰＮdivと隣り合うＣ４接続領域Ｃ４tapには、コンタクトＣＳ及びＣ４が設けられなくても良い。プレーン分割領域ＰＮdivと隣り合うＣ４接続領域Ｃ４tapには、少なくとも各選択ゲート線ＳＧＤのテラス部分が形成されていれば良い。
尚、第１実施形態と第２実施形態とは、組み合わせることが可能である。図２２は、第１実施形態及び第２実施形態の組み合わせた場合のメモリセルアレイ１０の平面レイアウトの一例を示している。
図２２に示すように、ダミーブロックＤＢＬＫには、スリットＳＨＥｓが設けられている。また、ダミーブロックＤＢＬＫに設けられた横方向スリットＳＬＴには、スリット分断部ＤＪが省略され、ワード線ＷＬのＹ方向の段差部分がずれて配置されている。そして、同じワード線ＷＬにおいて、横方向スリットＳＬＴによって形成された２つのテラス部分のそれぞれにコンタクトＣＣが設けられ、これらのコンタクトＣＣのそれぞれにマイクロパッドが接続される。
このように、半導体メモリ１は、第１実施形態と第２実施形態の特徴を有するダミーブロックＤＢＬＫを有する場合、ダミーブロックＤＢＬＫを用いてワード線ＷＬと選択ゲート線ＳＧＤの抵抗値を測定することが可能となる。
尚、上記実施形態では、引出領域ＨＡにおいてワード線ＷＬが２列の階段を形成する場合を例に説明したが、これに限定されない。例えば、引出領域ＨＡにおいて、ワード線ＷＬの端部は、１列の階段で形成されても良いし、３列以上の階段で形成されても良い。
図２３は、第２実施形態の変形例に係る半導体メモリ１におけるメモリセルアレイ１０の引出領域ＨＡの平面レイアウトの一例を示している。尚、図２３では、ワード線ＷＬの本数が１２本（ワード線ＷＬ０〜ＷＬ１１）である場合を例示している。
図２３に示すように、アクティブブロックＡＢＬＫ及びダミーブロックＤＢＬＫのそれぞれにおいて、ワード線ＷＬの端部が３列の階段を形成している。具体的には、アクティブブロックＡＢＬＫにおいて、ワード線ＷＬ０〜ＷＬ１１にそれぞれ対応する複数の導電体２３は、例えばＹ方向に２段の段差を有し且つＸ方向に段差が形成された３列の階段状に設けられる。
このような場合にも、アクティブブロックＡＢＬＫ内の横方向スリットＳＬＴは、スリット分断部ＤＪを有している。そして、スリット分断部ＤＪは、例えばワード線ＷＬ１０のテラス部分近傍に設けられている。このように、ワード線ＷＬは、３列の階段を形成する場合にも、例えばアクティブブロックＡＢＬＫ内且つ引出領域ＨＡ内で短絡した部分を有している。
上述したアクティブブロックＡＢＬＫに隣り合うダミーブロックＤＢＬＫにおけるワード線ＷＬのレイアウトは、Ｘ方向を対称軸として反転したレイアウトと同様になる。そして、第２実施形態で説明したように、ダミーブロックＤＢＬＫ内の横方向スリットＳＬＴは、スリット分断部ＤＪを有さず、連続的に形成される。
図２３に示すようなレイアウトである場合、ダミーブロックＤＢＬＫ内の横方向スリットＳＬＴは、引出領域ＨＡにおいてワード線ＷＬ１、ＷＬ４、ＷＬ７、及びＷＬ１０を分断している。このため、ワード線ＷＬ１、ＷＬ４、ＷＬ７、及びＷＬ１０は２つのテラス部分を有している。そして、ダミーブロックＤＢＬＫでは、この２つのテラス部分のそれぞれにコンタクトＣＣが設けられ、異なるマイクロパッドに電気的に接続される。
これにより、図２３に示す一例では、２つのマイクロパッドが接続されたワード線ＷＬ１、ＷＬ４、ＷＬ７、ＷＬ１０のそれぞれの抵抗値を測定することが可能となる。第２実施形態の変形例における半導体メモリ１のその他の構成は、第２実施形態に係る半導体メモリ１の構成と同様であっても良いし、ダミーブロックＤＢＬＫ内に第１実施形態のようにスリットＳＨＥｓが設けられても良い。
尚、第１実施形態では、プレーン分割領域ＰＮdivと隣り合うＣ４接続領域Ｃ４tapに各選択ゲート線ＳＧＤのテラス部分が形成されている場合について例示したが、これに限定されない。例えば、プレーン分割領域ＰＮdiv近傍の選択ゲート線ＳＧＤの構造を、当該領域におけるワード線ＷＬと同様の構造にしても良い。
図２４は、第１実施形態の第１変形例に係る半導体メモリ１のプレーン分割領域ＰＮｄｉｖ近傍における平面レイアウトの一例を示している。
図２４に示すように、第１変形例におけるメモリセルアレイ１０の平面レイアウトでは、図１３を用いて説明した第１実施形態におけるメモリセルアレイ１０の平面レイアウトに対して、テラス部分の構成と、スリットＳＨＥの配置とが異なっている。
具体的には、Ｃ４接続領域Ｃ４ｔａｐには、最上層の導電体２４に対応する選択ゲート線ＳＧＤｃのテラス部分のみが含まれている。スリットＳＨＥの端部が、第１実施形態よりもプレーン分割領域ＰＮｄｉｖ側に延伸し、横方向スリットＳＬＴと交差している。
そして、第１変形例におけるメモリセルアレイ１０では、Ｘ方向に延伸したスリットＳＨＥｐが、アクティブブロックＡＢＬＫ内に配置された横方向スリットＳＬＴの端部と、縦方向スリットＳＬＴとのそれぞれに重なるように設けられている。例えば、スリットＳＨＥｐは、縦方向スリットＳＬＴと交差するように配置される。
図２５〜図２７のそれぞれは、図２４に示されたメモリセルアレイ１０のＸ方向に沿った断面構造の一例を示している。図２５は、スリットＳＨＥの配置を示し、図２６は、横方向スリットＳＬＴ及びスリットＳＨＥｐの配置を示し、図２７は、スリットＳＨＥｓの配置を示している。尚、図２５〜図２７では、コンタクトＣＳ及びＣ４に関連する構成要素の図示が省略されている。
図２５に示すように、第１変形例において、選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃにそれぞれ対応する複数の導電体２４は、プレーン分割領域ＰＮｄｉｖの途中まで延伸しており、縦方向スリットＳＬＴによって分断されている。
プレーン分割領域ＰＮｄｉｖにおける選択ゲート線ＳＧＤに対応する配線層の構造は、例えば当該領域におけるワード線ＷＬに対応する配線層の構造と同様である。具体的には、選択ゲート線ＳＧＤに対応する配線層は、プレーン分割領域ＰＮｄｉｖにおいてＯＮ領域が形成される。言い換えると、プレーン分割領域ＰＮｄｉｖにおいて、プレーンＰＮ１の縦方向スリットＳＬＴに接する導電体２４と、プレーンＰＮ２の縦方向スリットＳＬＴに接する導電体２４との間には、絶縁体５１が設けられている。
図２５において破線で示されたスリットＳＨＥは、縦方向スリットＳＬＴと交差するように設けられ、且つＣ４接続領域Ｃ４ｔａｐ内において全ての導電体２４を分断している。言い換えると、Ｃ４接続領域Ｃ４ｔａｐにおいて、選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃは、スリットＳＨＥによって分断されている。
図２６に示すように、破線で示されたスリットＳＨＥｐは、横方向スリットＳＬＴと縦方向スリットＳＬＴとのそれぞれと重なるように設けられ、且つＣ４接続領域Ｃ４ｔａｐ内において全ての導電体２４を分断している。言い換えると、Ｃ４接続領域Ｃ４ｔａｐにおいて、選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃは、スリットＳＬＴ及びＳＨＥｐによって分断されている。図２６におけるメモリセルアレイ１０のその他の構造は、例えば図２５を用いて説明したメモリセルアレイ１０の構造と同様である。
図２７に示すように、破線で示されたスリットＳＨＥｓの端部は、Ｃ４接続領域Ｃ４ｔａｐ内に設けられ、縦方向スリットＳＬＴから離れている。このため、スリットＳＨＥｓを介して隣り合う導電体２４は、スリットＳＨＥｓと縦方向スリットＳＬＴとの間に設けられた導電体２４を介して電気的に接続されている。図２７におけるメモリセルアレイ１０のその他の構造は、例えば図２５を用いて説明したメモリセルアレイ１０の構造と同様である。
尚、図２４〜図２７には、スリットＳＨＥ及びＳＨＥｐのそれぞれと、縦方向スリットＳＬＴが交差する場合が例示されているが、スリットＳＨＥ及びＳＨＥｐのそれぞれの端部は、少なくとも縦方向スリットＳＬＴまで延伸していれば良い。
また、プレーンＰＮ１内のスリットＳＨＥと、プレーンＰＮ２内のスリットＳＨＥとは、プレーン分割領域ＰＮｄｉｖを介して連続的に設けられても良い。同様に、プレーンＰＮ１内のスリットＳＨＥｐと、プレーンＰＮ２内のスリットＳＨＥｐとは、プレーン分割領域ＰＮｄｉｖを介して連続的に設けられても良い。
以上で説明した第１実施形態の第１変形例に係る半導体メモリ１においても、ダミーブロックＤＢＬＫが使用されることによって、第１実施形態と同様に選択ゲート線ＳＧＤの抵抗値を見積もることが出来る。
図２８は、第１実施形態の第２変形例に係る半導体メモリ１のプレーン分割領域ＰＮｄｉｖ近傍における平面レイアウトの一例を示している。
図２８に示すように、第２変形例におけるメモリセルアレイ１０の平面レイアウトでは、図２４を用いて説明した第１変形例におけるメモリセルアレイ１０の平面レイアウトに対して、スリットＳＨＥｐが省略され、横方向スリットＳＬＴの配置が異なっている。
具体的には、第２変形例におけるメモリセルアレイ１０では、アクティブブロックＡＢＬＫ又はダミーブロックＤＢＬＫ内に配置された横方向スリットＳＬＴが、対応するプレーンの縦方向スリットＳＬＴまで延伸している。
図２９は、図２８に示されたメモリセルアレイ１０のＸ方向に沿った断面構造の一例を示している。図２９には、ブロックＢＬＫ内に設けられた横方向スリットＳＬＴの配置が一点鎖線で示されている。
図２９に示すように、第２変形例において、Ｃ４接続領域Ｃ４ｔａｐ内に設けられた横方向スリットＳＬＴは、プレーン分割領域ＰＮｄｉｖと隣り合う縦方向スリットＳＬＴに接している。つまり、当該横方向スリットＳＬＴは、選択ゲート線ＳＧＤａ、ＳＧＤｂ、及びＳＧＤｃ、並びにワード線ＷＬ０〜ＷＬ７をそれぞれ分断している。図２９におけるメモリセルアレイ１０のその他の構造は、例えば図２５を用いて説明したメモリセルアレイ１０構造と同様である。
以上で説明した第１実施形態の第２変形例に係る半導体メモリ１においても、ダミーブロックＤＢＬＫが使用されることによって、第１実施形態と同様に選択ゲート線ＳＧＤの抵抗値を見積もることが出来る。
尚、第１及び第２変形例のそれぞれは、第２実施形態と組み合わせることも可能である。第２変形例と第２実施形態を組み合わせる場合、第２実施形態で説明したワード線ＷＬの抵抗測定が実行されるダミーブロックＤＢＬＫには、例えば縦方向スリットＳＬＴと接しない横方向スリットＳＬＴが含まれるように設計される。
尚、上記実施形態では、メモリセルアレイ１０下にロウデコーダモジュール１５等の回路が形成される場合を例に説明したが、これに限定されない。図３０は、第１実施形態の第３変形例におけるメモリセルアレイ１０の断面構造の一例を示している。
図３０に示すように、メモリセルアレイ１０は、半導体基板２０上に形成されても良い。具体的には、半導体基板２０上に絶縁層を介して導電体２２が積層される。導電体２２上に、絶縁層と導電体２３が交互に積層される。最上層の導電体２３上に、絶縁層と導電体２４が交互に積層される。セル領域ＣＡにおいて、メモリピラーＭＰは、導電体２２〜２４を貫通し、メモリピラーＭＰの底部が半導体基板２０上の図示せぬウェル領域に接続される。図示せぬソース線ＳＬは、このウェル領域に電気的に接続される。
本変形例において、引出領域ＨＡに形成される各配線の階段構造は、第１実施形態で説明したメモリセルアレイ１０の構造と同様である。導電体２２〜２４のそれぞれの端部から引き出された配線は、図示せぬ領域において、半導体基板２０上に設けられたロウデコーダモジュール１５に電気的に接続される。
また、本変形例では、Ｃ４接続領域Ｃ４ｔａｐにおいて例えばメモリセルアレイ１０の積層配線を貫通するコンタクトは形成されず、セル領域ＣＡ内にＣ４接続領域Ｃ４ｔａｐは設けられない。つまり、本変形例では、隣り合うプレーンＰＮ１及びＰＮ２間のＣ４接続領域Ｃ４ｔａｐのみが設けられ、当該Ｃ４接続領域Ｃ４ｔａｐは、上記実施形態で説明した積層配線の構造とスリットＳＬＴの構造とを形成するための領域となる。本変形例における半導体メモリ１のその他の構造は、例えば第１実施形態に係る半導体メモリ１の構造と同様である。
上記実施形態において、メモリセルアレイ１０内に設けられているブロックＢＬＫがダミーブロックＤＢＬＫであるかアクティブブロックＡＢＬＫであるかは、ブロックアドレスＢＡが割り当てられているかどうかによって判断され得る。
具体的には、ダミーブロックＤＢＬＫにはブロックアドレスＢＡが割り当てられず、アクティブブロックＡＢＬＫにはブロックアドレスＢＡが割り当てられる。例えば、ブロックアドレスＢＡを１ずつ増やしながら順にアクセスされた場合に一度もアクセスされないブロックＢＬＫは、ダミーブロックＤＢＬＫであると判断され得る。
尚、メモリセルアレイ１０の構造は、その他の構造であってもよい。その他のメモリセルアレイ１０の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号に記載されている。“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体メモリ、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１〜２６，２９…導電体、３０…コア部材、３１…導電体、３２…積層膜、３３…トンネル酸化膜、３４…絶縁膜、３５…ブロック絶縁膜、４０〜５１…導電体、ＣＣ，Ｃ３，Ｃ４，Ｖ１，Ｖ２…コンタクト、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＢＬＫ…ブロック、ＢＬＫＧ…ブロック群、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ

Claims (11)

  1. 第１方向の一方側に順に並んだ第１乃至第３領域と、
    前記第１乃至第３領域のそれぞれの一部を含むダミー領域と、
    前記ダミー領域において、交互に積層された第１絶縁体及び第１導電体と、
    最上層の前記第１導電体上の第２絶縁体と、
    前記第２絶縁体上において前記第１乃至第３領域に亘って連続的に設けられた第２導電体と、
    前記第２絶縁体上において前記第１乃至第３領域に亘って連続的に設けられ且つ前記第１方向と交差する第２方向において前記第２導電体と隣り合う第３導電体と、
    前記第２領域において、それぞれが前記第１導電体と前記第２導電体とを通過した複数の第１ピラーと、
    前記第２領域において、それぞれが前記第１導電体と前記第３導電体とを通過した複数の第２ピラーと、
    前記第１領域において、前記第２及び第３導電体上にそれぞれ設けられた柱状の第１及び第２コンタクトと、
    前記第１領域と前記第２領域とのそれぞれにおいて、前記第２導電体と前記第３導電体との間に設けられた第３絶縁体と、
    前記第３領域において前記第２導電体と前記第３導電体との間に設けられ、前記第２導電体と前記第３導電体との間を電気的に接続する第４導電体と、
    を備える半導体メモリ。
  2. 前記第１乃至第３領域を含み且つ前記第２方向において前記ダミー領域と隣り合う第１アクティブ領域と、
    前記第１アクティブ領域において交互に積層された第４絶縁体及び第５導電体と、
    最上層の前記第５導電体上の第５絶縁体と、
    前記第５絶縁体上において前記第１乃至第３領域に亘って連続的に設けられた第６導電体と、
    前記第５絶縁体上において前記第１乃至第３領域に亘って連続的に設けられ且つ前記第６導電体と隣り合う第７導電体と、
    前記第２領域において、それぞれが前記第５導電体と前記第６導電体とを通過し、前記第５導電体との交差部分がメモリセルとして機能する複数の第３ピラーと、
    前記第２領域において、それぞれが前記第５導電体と前記第７導電体とを通過し、前記第５導電体との交差部分がメモリセルとして機能する複数の第４ピラーと、
    前記第１領域において、前記第６及び第７導電体上にそれぞれ設けられた柱状の第３及び第４コンタクトと、
    前記第６導電体と前記第７導電体との間に設けられ、前記第６導電体と前記第７導電体との間を電気的に絶縁する第６絶縁体と、
    をさらに備える、請求項１に記載の半導体メモリ。
  3. 前記第１領域において、積層された前記第５導電体のそれぞれの上に柱状の第５コンタクトが接続され、
    前記第３領域において、積層された前記第５導電体のそれぞれの上に柱状のコンタクトが接続されない、
    請求項２に記載の半導体メモリ。
  4. 前記第３領域の前記第１方向の前記一方側に順に並んだ第４乃至第６領域と、
    前記第４乃至第６領域を含み且つ前記第１アクティブ領域と前記第１方向において隣り合う第２アクティブ領域と、
    前記第２アクティブ領域において交互に積層された第７絶縁体及び第８導電体と、
    最上層の前記第８導電体上の第８絶縁体と、
    前記第８絶縁体上において前記第４乃至第６領域に亘って連続的に設けられた第９導電体と、
    前記第８絶縁体上において前記第４乃至第６領域に亘って連続的に設けられ且つ前記第９導電体と前記第２方向において隣り合う第１０導電体と、
    前記第５領域において、それぞれが前記第８導電体と前記第９導電体とを通過し、前記第８導電体との交差部分がメモリセルとして機能する複数の第５ピラーと、
    前記第２領域において、それぞれが前記第８導電体と前記第１０導電体とを通過し、前記第８導電体との交差部分がメモリセルとして機能する複数の第６ピラーと、
    前記第６領域において、前記第９及び第１０導電体上にそれぞれ設けられた柱状の第６及び第７コンタクトと、
    前記第４領域と前記第５領域とのそれぞれにおいて、前記第９導電体と前記第１０導電体との間に設けられ、前記第９導電体と前記第１０導電体との間を電気的に絶縁する第９絶縁体と、
    をさらに備える、
    請求項３に記載の半導体メモリ。
  5. 前記第６領域において、積層された前記第８導電体のそれぞれの上に柱状の第８コンタクトが接続され、
    前記第４領域において、積層された前記第８導電体のそれぞれの上に柱状のコンタクトが接続されない、
    請求項４に記載の半導体メモリ。
  6. それぞれが前記第２方向に延伸し且つ前記第１方向に配列する複数の第１１導電体をさらに備え、
    前記複数の第１ピラーと前記複数の第２ピラーとのそれぞれは、前記複数の第１１導電体から絶縁され、
    前記複数の第３ピラーのそれぞれは、前記複数の第１１導電体のうちいずれか１つの第１１導電体に電気的に接続され、
    前記複数の第４ピラーのそれぞれは、前記複数の第１１導電体のうちいずれか１つの第１１導電体に電気的に接続される、
    請求項１に記載の半導体メモリ。
  7. 第１方向の一方側に順に並んだ第１乃至第３領域と、
    前記第１乃至第３領域のそれぞれの一部を含む第１アクティブ領域と、
    前記第１アクティブ領域において前記第１領域から前記第３領域に亘って設けられ、交互に積層された第１絶縁体及び第１導電体とを含む第１積層体と、
    前記第１アクティブ領域において前記第１領域から前記第３領域に亘って設けられ、前記第１方向と交差する第２方向において前記第１積層体と隣り合い、交互に積層された第２絶縁体及び第２導電体とを含む第２積層体と、
    前記第２領域において、それぞれが積層された前記第１導電体を通過し、前記第１導電体との交差部分がメモリセルとして機能する複数の第１ピラーと、
    前記第２領域において、それぞれが積層された前記第２導電体を通過し、前記第２導電体との交差部分がメモリセルとして機能する複数の第２ピラーと、
    前記第１領域において、積層された前記第１導電体のうち第１層内の第１導電体と、積層された前記第２導電体のうち前記第１層内の第２導電体との間に設けられ、前記第１層内の前記第１導電体と前記第２導電体との間を電気的に接続する第３導電体と、
    前記第２領域内且つ前記第１層内において、前記第１導電体と前記第２導電体との間に設けられた第３絶縁体と、
    前記第３領域内且つ前記第１層内において、前記第１導電体と前記第２導電体との間に設けられ、前記第１層内の前記第１導電体と前記第２導電体との間を電気的に接続する第４導電体と、
    前記第１領域において、前記第１層内の前記第１導電体上又は前記第１層内の前記第２導電体上に設けられた柱状の第１コンタクトと、
    前記第１乃至第３領域のそれぞれの一部を含み、前記第２方向において前記第１アクティブ領域と隣り合うダミー領域と、
    前記ダミー領域において前記第１領域から前記第３領域に亘って設けられ、交互に積層された第４絶縁体及び第５導電体とを含む第３積層体と、
    前記ダミー領域において前記第１領域から前記第３領域に亘って設けられ、前記第２方向において前記第３積層体と隣り合い、交互に積層された第５絶縁体及び第６導電体とを含む第４積層体と、
    前記第２領域において、それぞれが積層された前記第５導電体を通過する複数の第３ピラーと、
    前記第２領域において、それぞれが積層された前記第６導電体を通過する複数の第４ピラーと、
    前記第１領域と前記第２領域とのそれぞれにおいて、積層された前記第５導電体のうち前記第１層内の第５導電体と、積層された前記第６導電体のうち前記第１層内の第６導電体との間に設けられた第６絶縁体と、
    前記第３領域内且つ前記第１層内において、前記第５導電体と前記第６導電体との間に設けられ、前記第１層内の前記第５導電体と前記第６導電体との間を電気的に接続する第７導電体と、
    前記第１領域において、前記第１層内の前記第１導電体上と前記第１層内の前記第２導電体上とのそれぞれに設けられた柱状の第２及び第３コンタクトと、
    を備える半導体メモリ。
  8. 前記第３領域において、積層された前記第１導電体と積層された前記第２導電体とのそれぞれの上に柱状のコンタクトが接続されない、
    請求項７に記載の半導体メモリ。
  9. 前記第３領域の前記第１方向の前記一方側に順に並んだ第４乃至第６領域と、
    前記第４乃至第６領域を含み且つ前記第１アクティブ領域と前記第１方向において隣り合う第２アクティブ領域と、
    前記第２アクティブ領域において前記第４領域から前記第６領域に亘って設けられ、交互に積層された第７絶縁体及び第８導電体とを含む第５積層体と、
    前記第２アクティブ領域において前記第４領域から前記第６領域に亘って設けられ、前記第２方向において前記第５積層体と隣り合い、交互に積層された第８絶縁体及び第９導電体とを含む第６積層体と、
    前記第５領域において、それぞれが積層された前記第８導電体を通過し、前記第８導電体との交差部分がメモリセルとして機能する複数の第５ピラーと、
    前記第２領域において、それぞれが積層された前記第９導電体を通過し、前記第９導電体との交差部分がメモリセルとして機能する複数の第６ピラーと、
    前記第６領域において、積層された前記第８導電体のうち前記第１層内の第８導電体と、積層された前記第９導電体のうち前記第１層内の第９導電体との間に設けられ、前記第１層内の前記第８導電体と前記第９導電体との間を電気的に接続する第１０導電体と、
    前記第５領域内且つ前記第１層内において、前記第８導電体と前記第９導電体との間に設けられた第９絶縁体と、
    前記第４領域内且つ前記第１層内において、前記第８導電体と前記第９導電体との間に設けられ、前記第１層内の前記第８導電体と前記第９導電体との間を電気的に接続する第１１導電体と、
    前記第６領域において、前記第１層内の前記第８導電体上又は前記第１層内の前記第９導電体上に設けられた柱状の第４コンタクトと、
    をさらに備える、
    請求項８に記載の半導体メモリ。
  10. 前記第４領域において、積層された前記第８導電体のそれぞれの上に柱状のコンタクトが接続されない、
    請求項９に記載の半導体メモリ。
  11. それぞれが前記第２方向に延伸し且つ前記第１方向に配列する複数の第１２導電体をさらに備え、
    前記複数の第１ピラーのそれぞれは、前記複数の第１２導電体のうちいずれか１つの第１２導電体に電気的に接続され、
    前記複数の第２ピラーのそれぞれは、前記複数の第１２導電体のうちいずれか１つの第１２導電体に電気的に接続され、
    前記複数の第３ピラーと前記複数の第４ピラーとのそれぞれは、前記複数の第１２導電体から絶縁される、
    請求項７に記載の半導体メモリ。
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