KR102378431B1 - 반도체 장치 - Google Patents

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Abstract

본 발명의 실시예들에 따른 반도체 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판, 상기 기판 상에 적층된 도전 패턴들을 포함하는 적층 구조체, 및 상기 연결 영역 상에 제공되어 상기 적층 구조체의 계단식 구조를 관통하는 지지 구조체를 포함한다. 횡단면적 관점에서, 상기 지지 구조체의 상부는 제1 방향으로 연장되는 제1 부분 및 상기 제1 부분으로부터 상기 제1 방향과 교차하는 제2 방향으로 돌출되는 제2 부분을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 3차원 반도체 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 장치들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른 반도체 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판; 상기 기판 상에 적층된 도전 패턴들을 포함하는 적층 구조체, 상기 도전 패턴들은 상기 연결 영역 상에서 계단식 구조를 이루는 것; 및 상기 연결 영역 상에 제공되어 상기 계단식 구조를 관통하는 지지 구조체를 포함할 수 있다. 횡단면적 관점에서, 상기 지지 구조체의 상부는 제1 방향으로 연장되는 제1 부분 및 상기 제1 부분으로부터 상기 제1 방향과 교차하는 제2 방향으로 돌출되는 제2 부분을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판; 상기 기판 상에 적층된 복수의 도전 패턴들을 포함하는 적층 구조체, 상기 복수의 도전 패턴들 중의 하나는 상기 연결 영역 상에서 그 위의 도전 패턴들에 의해 노출되는 패드부를 갖는 것; 상기 셀 어레이 영역 상에 제공되어 상기 적층 구조체를 관통하는 수직 구조체; 및 상기 패드부를 관통하는 지지 구조체를 포함할 수 있다. 횡단면적 관점에서, 상기 지지 구조체의 상부는 오목부를 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판; 상기 기판 상에 적층된 도전 패턴들을 포함하는 적층 구조체, 상기 도전 패턴들은 상기 연결 영역 상에서 계단식 구조를 이루는 것; 및 상기 연결 영역 상에 제공되어 상기 계단식 구조를 관통하는 지지 구조체를 포함할 수 있다. 상기 지지 구조체는: 상기 기판과 접하는 더미 하부 반도체 패턴; 및 상기 더미 하부 반도체 패턴 상의 더미 도전 패드를 포함할 수 있다. 횡단면적 관점에서, 상기 더미 도전 패드는 제1 방향으로 연장되는 제1 부분 및 상기 제1 부분으로부터 상기 제1 방향과 교차하는 제2 방향으로 돌출되는 제2 부분을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 횡단면적 관점에서, 제1 홀은 제2 홀보다 큰 넓이를 가질 수 있다. 이에 따라, 제1 홀이 충분히 깊게 형성되지 않는 것이 방지될 수 있다.
본 발명의 실시예들에 따르면, 횡단면적 관점에서, 지지 구조체(혹은, 제2 홀)의 중간부 및 하부는 자신이 관통하는 패드부(혹은, 예비 패드부)의 중앙을 향하지 않는 제3 방향으로 연장되는 형상을 가질 수 있다. 이에 따라, 콘택 플러그들과 지지 구조체들 사이에 충분한 간격이 확보될 수 있으며, 콘택 플러그들과 지지 구조체들이 서로 연결되는 것이 억제될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 2a, 도 2b, 및 도 2c는 각각 도 1의 I-I' 선, II-II' 선, 및 III-III' 선에 따른 단면도들이다.
도 3a 및 도 3b는 각각 도 2a의 A 부분과 B 부분의 확대도들이다.
도 3c, 도 3d, 및 도 3e는 각각 도 2a의 C-C' 선, D-D' 선, 및 E-E' 선에 따른 횡단면도들이다.
도 4a 내지 도 9a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 4b 내지 도 9b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 5c, 도 5d, 및 도 5e는 각각 도 5a의 C-C' 선, D-D' 선, 및 E-E' 선에 따른 횡단면도들이다.
도 8c 및 도 9c는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다. 명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 평면도이다. 도 2a, 도 2b, 및 도 2c는 각각 도 1의 I-I' 선, II-II' 선, 및 III-III' 선에 따른 단면도들이다. 도 3a 및 도 3b는 각각 도 2a의 A 부분과 B 부분의 확대도들이다. 도 3c, 도 3d, 및 도 3e는 각각 도 2a의 C-C' 선, D-D' 선, 및 E-E' 선에 따른 횡단면도들이다.
도 1 및 도 2a 내지 도 2c를 참조하면, 반도체 장치는 기판(100), 적층 구조체들(STS), 수직 구조체들(VS), 지지 구조체들(SS)을 포함할 수 있다.
기판(100)은 반도체 기판일 수 있다. 예를 들어, 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, SOI(silicon-on-insulator) 기판, 또는 GOI(germanium-on-insulator) 기판일 수 있다. 예를 들어, 기판(100)은 제1 도전형(예를 들어, p형)을 갖는 실리콘 웨이퍼일 수 있다.
기판(100)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함할 수 있다. 셀 어레이 영역(CAR) 및 연결 영역(CNR)은 서로 인접할 수 있다.
기판(100) 상에, 적층 구조체들(STS)이 배치될 수 있다. 적층 구조체들(STS)의 각각은 X 방향(X)으로 나란히 연장될 수 있다. 적층 구조체들(STS) X 방향(X)에 교차하는(예를 들어, 직교하는) Y 방향(Y)으로 서로 이격될 수 있다. X 방향(X) 및 Y 방향(Y)은 각각 기판(100)의 상면에 평행할 수 있다.
적층 구조체들(STS)의 각각은 교대로 그리고 반복적으로 적층된 복수의 도전 패턴들(110) 및 복수의 절연 패턴들(120)을 포함할 수 있다. 도전 패턴들(110)은 절연 패턴들(120)에 의해 서로 전기적으로 절연될 수 있다. 적층 구조체들(STS)과 기판(100) 사이에 버퍼 패턴(102)이 제공될 수 있다. 버퍼 패턴(102)은 절연 패턴들(120)보다 얇은 두께를 가질 수 있다. 최하 층의 절연 패턴(120) 및 최상 층의 절연 패턴(120)은 그 사이의 절연 패턴들(120)보다 큰 두께를 가질 수 있다. 도전 패턴들(110) 도전 물질(예를 들어, 텅스텐)을 포함할 수 있고, 절연 패턴들(120) 및 버퍼 패턴(102)은 절연 물질(예를 들어, 실리콘 산화물)을 포함할 수 있다.
적층 구조체들(STS)의 각각은 기판(100)의 셀 어레이 영역(CAR) 상에서 연결 영역(CNR) 상으로 연장될 수 있으며, 연결 영역(CNR) 상에서 계단식 구조(STW)를 이룰 수 있다. 예를 들어, 적층 구조체들(STS)의 각각은 셀 어레이 영역(CAR)에서 멀어질수록 내려가는 형태의 계단식 구조(STW)를 가질 수 있다. 이에 따라, 최상 층의 도전 패턴(110)을 제외한 도전 패턴들(110)의 각각은 그 위의 도전 패턴(110)에 의해 노출되는 패드부(110p)를 가질 수 있다. 최상 층의 도전 패턴(110)의 경우, 연결 영역(CNR) 상의 도전 패턴(110)의 끝 부분이 패드부(110p)로 정의될 수 있다.
공통 소스 영역들(CSR)이 적층 구조체들(STS)의 각각의 양 측에 노출된 기판(100) 내에 제공될 수 있다. 예를 들어, Y 방향(Y)으로 이격하는 적층 구조체들(STS) 사이의 셀 어레이 영역(CAR) 내에 공통 소스 영역들(CSR)이 제공될 수 있다. 공통 소스 영역들(CSR)의 각각은 X 방향(X)을 따라 연장될 수 있다. 공통 소스 영역들(CSR)은 제1 도전형과 다른 제2 도전형(예를 들어, n형)의 불순물로 도핑된 영역들일 수 있다.
공통 소스 영역들(CSR) 상에, 공통 소스 플러그들(CSP)이 제공될 수 있다. 공통 소스 플러그들(CSP)은 공통 소스 영역들(CSR)에 각각 접속될 수 있다. 공통 소스 플러그들(CSP)의 각각은 X 방향(X)을 따라 연장될 수 있다. 공통 소스 플러그들(CSP)은 도전 물질(예를 들어, 금속)을 포함할 수 있다.
공통 소스 플러그들(CSP)의 각각과 그에 인접하는 적층 구조체(STS)들 사이에 절연 스페이서들(SP)이 제공될 수 있다. 절연 스페이서들(SP)은 절연 물질을 포함할 수 있다. 예를 들어, 절연 스페이서들(SP)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
적층 구조체들(STS)을 덮는 제1 층간 절연막(130)이 제공될 수 있다. 연결 영역(CNR) 상에서, 제1 층간 절연막(130)은 계단식 구조(STW)를 덮을 수 있다. 몇몇 실시예들에 따르면, 도 2a 내지 도 2c에 도시된 바와 같이, 제1 층간 절연막(130)은 셀 어레이 영역(CAR) 상으로 연장되어 적층 구조체들(STS)을 덮을 수 있다. 다른 실시예들에 따르면, 도 2a 내지 도 2c에 도시된 바와 달리, 제1 층간 절연막(130)은 연결 영역(CNR) 상에만 제공될 수 있다. 제1 층간 절연막(130)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 층간 절연막(130)은 실리콘 산화물을 포함할 수 있다.
연결 영역(CNR) 상에, 지지 구조체들(SS)이 제공될 수 있다. 지지 구조체들(SS)의 각각은 제1 층간 절연막(130), 적층 구조체(STS)의 계단식 구조(STW), 및 버퍼 패턴(102)을 차례로 관통할 수 있다.
도 2a 및 도 3a를 참조하면, 지지 구조체들(SS)의 각각은 더미 하부 반도체 패턴(DLS), 더미 상부 반도체 패턴(DUS), 더미 매립 절연 패턴(DVI), 더미 수직 절연 패턴(DVP), 및 더미 도전 패드(DCP)를 포함할 수 있다.
더미 하부 반도체 패턴(DLS)은 지지 구조체(SS)의 하부에 제공될 수 있으며, 기판(100)과 접할 수 있다. 더미 하부 반도체 패턴(DLS)은 기판(100)의 상면에 수직한 Z 방향(Z)으로 연장되는 필라 형태를 가질 수 있다. 더미 하부 반도체 패턴(DLS)은 기판(100)의 상면에 형성된 리세스 영역(100r)을 채울 수 있으며, 최하 층의 도전 패턴(110)을 관통할 수 있다. 더미 하부 반도체 패턴(DLS)의 상면의 레벨은 최하 층의 절연 패턴(120)의 하면의 레벨보다 높을 수 있고, 최하 층의 절연 패턴(120)의 상면의 레벨보다는 낮을 수 있다. 더미 하부 반도체 패턴(DLS)은 기판(100)을 시드(seed)로 하여 선택적 에피택시얼 성장(Selective Epitaxial Growth)된 실리콘을 포함할 수 있다. 더미 하부 반도체 패턴(DLS)은 기판(100)과 동일한 도전형을 가질 수 있다.
더미 하부 반도체 패턴(DLS)과 최하 층의 도전 패턴(110) 사이에 더미 게이트 절연막(DGI)이 제공될 수 있다. 더미 게이트 절연막(DGI)은, 예를 들어, 실리콘 산화물을 포함할 수 있다.
더미 상부 반도체 패턴(DUS)은 더미 하부 반도체 패턴(DLS) 상에 배치될 수 있다. 더미 상부 반도체 패턴(DUS)은 Z 방향(Z)으로 연장될 수 있다. 더미 상부 반도체 패턴(DUS)의 하부는 더미 하부 반도체 패턴(DLS)에 연결될 수 있고, 더미 상부 반도체 패턴(DUS)의 상부는 더미 도전 패드(DCP)에 연결될 수 있다.
더미 상부 반도체 패턴(DUS)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)를 가질 수 있다. 더미 상부 반도체 패턴(DUS)의 하단은 닫힌 상태(closed state)일 수 있다. 더미 상부 반도체 패턴(DUS)의 내부는 더미 매립 절연 패턴(DVI)에 의해 채워질 수 있다. 더미 상부 반도체 패턴(DUS)의 바닥 면은 더미 하부 반도체 패턴(DLS)의 최상면보다 낮은 레벨에 위치할 수 있다.
더미 상부 반도체 패턴(DUS)은 제1 더미 반도체 패턴(DSP1) 및 제2 더미 반도체 패턴(DSP2)을 포함할 수 있다. 제1 더미 반도체 패턴(DSP1)은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 제1 더미 반도체 패턴(DSP1)의 내부는 더미 매립 절연 패턴(DVI)으로 채워질 수 있다. 제1 더미 반도체 패턴(DSP1)의 일부는 더미 하부 반도체 패턴(DLS)의 내부로 삽입될 수 있으며, 더미 하부 반도체 패턴(DLS)과 접속될 수 있다. 제2 더미 반도체 패턴(DSP2)은 제1 더미 반도체 패턴(DSP1)의 외벽 상에 위치할 수 있다. 제1 더미 반도체 패턴(DSP1)은 제2 더미 반도체 패턴(DSP2)과 더미 하부 반도체 패턴(DLS)을 연결할 수 있다. 제2 더미 반도체 패턴(DSP2)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 제2 더미 반도체 패턴(DSP2)은 더미 하부 반도체 패턴(DLS)으로부터 이격될 수 있다.
더미 상부 반도체 패턴(DUS)은 기판(100)과 동일한 도전형을 갖거나, 혹은 도핑되지 않은(un-doped) 상태일 수 있다. 예를 들어, 더미 상부 반도체 패턴(DUS)은 실리콘, 게르마늄, 또는 이들의 혼합물을 포함할 수 있다.
더미 도전 패드(DCP)는 더미 상부 반도체 패턴(DUS) 상에 배치될 수 있다. 이에 따라, 더미 상부 반도체 패턴(DUS)은 더미 하부 반도체 패턴(DLS)과 더미 도전 패드(DCP) 사이에 배치될 수 있다. 더미 도전 패드(DCP)는 불순물이 도핑된 반도체 물질 또는 금속을 포함할 수 있다.
더미 수직 절연 패턴(DVP)은 더미 상부 반도체 패턴(DUS)과 도전 패턴들(110) 사이에 배치될 수 있다. 더미 수직 절연 패턴(DVP)은 도전 패턴들(110)에 인접한 블로킹 절연막(미도시), 상부 반도체 패턴(US)에 인접한 터널 절연막(미도시), 및 이들 사이의 전하 저장막(미도시)을 포함할 수 있다. 상기 터널 절연막은, 예를 들어, 실리콘 산화물을 포함할 수 있다. 상기 전하 저장막은, 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘-풍부 질화물(Si-rich nitride), 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막, 또는 박층화된 트랩막(laminated trap layer)을 포함할 수 있다. 상기 블록킹 절연막은, 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막일 수 있다.
지지 구조체들(SS)과 도전 패턴들(110)의 사이에 수평 절연 패턴들(HP)이 제공될 수 있다. 수평 절연 패턴들(HP)의 각각은 그에 인접하는 도전 패턴(110)의 상면 및 하면 상으로 연장될 수 있다. 수평 절연 패턴들(HP)의 각각은 후술할 수직 구조체들(VS)과 도전 패턴들(110)의 사이로도 연장될 수 있다. 수평 절연 패턴(HP)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 금속 산화물, 또는 금속 질화물을 포함할 수 있다.
하나의 패드부(110p)를 복수의 지지 구조체들(SS)이 관통할 수 있다. 몇몇 실시예들에 따르면, 도 1에 도시된 바와 같이, 하나의 도전 패턴(110)의 패드부(110p)를 4개의 지지 구조체들(SS)이 관통할 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다.
지지 구조체들(SS)의 각각의 횡단면의 형상은 레벨(혹은, 기판(100)의 상면으로부터의 높이)에 따라 달라질 수 있다. 본 명세서에서, "횡단면"은 기판(100)의 상면에 실질적으로 평행한 면에 따른 단면을 의미한다.
도 3c 내지 도 3e의 횡단면도들에서, 원칙적으로 패드부(110p)는 보이지 않을 수 있다. 하지만, 설명의 편의을 위하여 도 3c 내지 도 3e에 수직적으로 투사된 패드부(110p)가 도시되어 있다.
도 3c를 더 참조하면, 횡단면적 관점에서, 지지 구조체들(SS)의 각각의 상부(혹은, 더미 도전 패드(DCP))는 제1 방향(D1)으로 연장되는 제1 부분(P1) 및 제1 부분(P1)으로부터 제1 방향(D1)과 교차하는 제2 방향(D2)으로 돌출된 제2 부분(P2)을 포함할 수 있다. 제2 부분(P2)은 제1 부분(P1)의 끝 부분(end portion)에서 돌출될 수 있다. 이에 따라, 지지 구조체들(SS)의 각각의 상부(혹은, 더미 도전 패드(DCP))는 L자 형상을 가질 수 있다. 몇몇 실시예들에 따르면, 제1 방향(D1)은 Y 방향(Y)과 실질적으로 동일할 수 있고, 제2 방향(D2)은 X 방향(X)과 실질적으로 동일할 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다.
동일한 패드부(110p)를 관통하는 지지 구조체들(SS)에 있어서, 제1 방향(D1)으로 인접하는 한 쌍의 지지 구조체들(SS)의 제2 부분들(P2)은 제1 부분들(P1)의 반대쪽 끝에서 돌출될 수 있다. 예를 들어, 동일한 패드부(110p)를 관통하며 제1 방향(D1)으로 인접하는 한 쌍의 지지 구조체들(SS)에 있어서, 위쪽에 위치하는 지지 구조체(SS)의 제2 부분(P2)은 제1 부분(P1)의 위쪽 끝 부분에서 돌출될 수 있으며, 아래쪽에 위치하는 지지 구조체(SS)의 제2 부분(P2)은 제1 부분(P1)의 아래쪽 끝 부분에서 돌출될 수 있다.
동일한 패드부(110p)를 관통하는 지지 구조체들(SS)에 있어서, 제2 방향(D2)으로 인접하는 한 쌍의 지지 구조체들(SS)의 제2 부분들(P2)은 서로 마주보도록 돌출될 수 있다.
횡단면적 관점에서, 지지 구조체들(SS)의 각각의 상부(혹은, 더미 도전 패드(DCP))는 제1 부분(P1)과 제2 부분(P2)이 연결되는 부분에 의해 정의되는 오목부(CC)를 포함할 수 있다. 지지 구조체들(SS)의 각각의 오목부(CC)는 자신이 관통하는 패드부(110p)의 중앙을 향하도록 위치할 수 있다.
도 3d를 더 참조하면, 횡단면적 관점에서, 지지 구조체들(SS)의 각각의 하부(혹은, 더미 하부 반도체 패턴(DLS))는 제1 방향(D1) 및 제2 방향(D2)과 교차하는 제3 방향(D3) 또는 제4 방향(D4)으로 연장되는 형상을 가질 수 있다. 예를 들어, 횡단면적 관점에서, 지지 구조체들(SS)의 각각의 하부(혹은, 더미 하부 반도체 패턴(DLS))는 제3 방향(D3) 또는 제4 방향(D4)으로 장축을 갖는 타원 형상 또는 제3 방향(D3) 또는 제4 방향(D4)으로 연장되는 막대기 형상을 가질 수 있다. 지지 구조체들(SS)의 각각의 하부(혹은, 더미 하부 반도체 패턴(DLS))가 연장되는 제3 방향(D3) 또는 제4 방향(D4)은 자신이 관통하는 패드부(110p)의 중앙을 향하지 않을 수 있다.
도 3e를 더 참조하면, 횡단면적 관점에서, 지지 구조체들(SS)의 각각의 중간부는 지지 구조체들(SS)의 각각의 하부(혹은, 더미 하부 반도체 패턴(DLS))와 유사한 형상을 가질 수 있다. 구체적으로, 지지 구조체들(SS)의 각각의 중간부는 제3 방향(D3) 또는 제4 방향(D4)으로 연장되는 형상을 가질 수 있다. 예를 들어, 횡단면적 관점에서, 지지 구조체들(SS)의 각각의 중간부는 제3 방향(D3) 또는 제4 방향(D4)으로 장축을 갖는 타원 형상 또는 제3 방향(D3) 또는 제4 방향(D4)으로 연장되는 막대기 형상을 가질 수 있다. 지지 구조체들(SS)의 각각의 중간부가 연장되는 제3 방향(D3) 또는 제4 방향(D4)은 자신이 관통하는 패드부(110p)의 중앙을 향하지 않을 수 있다.
셀 어레이 영역(CAR) 상에, 수직 구조체들(VS)이 제공될 수 있다. 수직 구조체들(VS)의 각각은 제1 층간 절연막(130), 적층 구조체(STS), 및 버퍼 패턴(102)을 차례로 관통할 수 있다.
도 2a 및 도 3b를 참조하면, 수직 구조체들(VS)의 각각은 하부 반도체 패턴(LS), 상부 반도체 패턴(US), 매립 절연 패턴(VI), 수직 절연 패턴(VP), 및 도전 패드(CP)를 포함할 수 있다. 횡단면적 형상을 제외하고, 수직 구조체(VS)는 지지 구조체(SS)와 실질적으로 동일할 수 있다. 예를 들어, 횡단면적 형상을 제외하고, 하부 반도체 패턴(LS), 상부 반도체 패턴(US), 매립 절연 패턴(VI), 수직 절연 패턴(VP), 및 도전 패드(CP)은 각각 더미 하부 반도체 패턴(DLS), 더미 상부 반도체 패턴(DUS), 더미 매립 절연 패턴(DVI), 더미 수직 절연 패턴(DVP), 및 더미 도전 패드(DCP)와 실질적으로 동일할 수 있다. 상부 반도체 패턴(US)은 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)을 포함할 수 있다. 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)은 각각 제1 더미 반도체 패턴(DSP1) 및 제2 더미 반도체 패턴(DSP2)과 실질적으로 동일할 수 있다.
수직 구조체들(VS)의 각각의 횡단면적 형상은 원형일 수 있다. 동일한 레벨에서, 수직 구조체들(VS)의 각각의 횡단면적 크기는 지지 구조체들(SS)의 각각의 횡단면적 크기보다 작을 수 있다.
제1 층간 절연막(130) 상에, 제2 층간 절연막(132)이 제공될 수 있다. 제2 층간 절연막(132)은 수직 구조체들(VS) 및 지지 구조체들(SS)을 덮을 수 있다. 제2 층간 절연막(132)은 절연 물질을 포함할 수 있다. 예를 들어, 제2 층간 절연막(132)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
연결 영역(CNR) 상에, 콘택 플러그들(140)이 제공될 수 있다. 콘택 플러그들(140)은 제1 층간 절연막(130) 및 제2 층간 절연막(132)을 관통하여 도전 패턴들(110)의 패드부들(110p)에 각각 접속될 수 있다. 콘택 플러그들(140)의 각각은 패드부(110p)의 각각의 중앙에 접속될 수 있다. 콘택 플러그들(140)은 도전 물질을 포함할 수 있다.
도 3c를 참조하면, 횡단면적 관점에서, 지지 구조체들(SS)의 각각의 상부의 오목부(CC)는 자신이 관통하는 패드부(110p)에 접속되는 콘택 플러그(140)를 향하도록 위치할 수 있다. 도 3e를 참조하면, 횡단면적 관점에서, 지지 구조체들(SS)의 각각의 중간부가 연장되는 방향은 자신이 관통하는 패드부(110p)에 접속되는 콘택 플러그(140)를 향하지 않을 수 있다.
셀 어레이 영역(CAR) 상에, 상부 콘택들(142)이 제공될 수 있다. 상부 콘택들(142)은 제2 층간 절연막(132)을 관통하여 수직 구조체들(VS)에 각각 접속될 수 있다. 상부 콘택들(142)은 도전 물질을 포함할 수 있다.
제2 층간 절연막(132) 상에, 제1 상부 배선들(150) 및 제2 상부 배선들(152)이 제공될 수 있다. 제1 상부 배선들(150)은 연결 영역(CNR) 상에 제공되어 콘택 플러그들(140)에 연결될 수 있다. 제2 상부 배선들(152)은 셀 어레이 영역(CAR) 상에 제공되어 상부 콘택들(142)에 연결될 수 있다. 제1 상부 배선들(150) 및 제2 상부 배선들(152)은 도전 물질을 포함할 수 있다.
도 4a 내지 도 9a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다. 예를 들어, 도 4a 내지 도 9a는 도 1의 I-I' 선에 해당하는 단면도들일 수 있다. 도 4b 내지 도 9b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다. 예를 들어, 도 4b 내지 도 9b는 도 1의 II-II' 선에 해당하는 단면도들일 수 있다. 도 5c, 도 5d, 및 도 5e는 각각 도 5a의 C-C' 선, D-D' 선, 및 E-E' 선에 따른 횡단면도들이다. 도 8c 및 도 9c는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다. 예를 들어, 도 8c 및 도 9c는 도 1의 III-III' 선에 해당하는 단면도들일 수 있다. 도 3c 및 도 3e는 각각 도 9a의 C-C' 선, D-D' 선, 및 E-E' 선에 따른 횡단면도들이다.
도 1, 도 2a 내지 도 2c, 및 도 3a 내지 도 3e를 참조하여 설명한 구성과 실질적으로 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있으며, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다.
도 1, 도 4a, 및 도 4b를 참조하면, 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함하는 기판(100)이 제공될 수 있다. 셀 어레이 영역(CAR) 및 연결 영역(CNR)은 서로 인접할 수 있다. 기판(100)은 반도체 기판일 수 있다. 예를 들어, 기판(100)은 제1 도전형(예를 들어, p형)을 갖는 실리콘 웨이퍼일 수 있다.
기판(100) 상에, 버퍼막(105)이 형성될 수 있다. 버퍼막(105)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 덮을 수 있다. 버퍼막(105)은 절연 물질을 포함할 수 있다. 예를 들어, 버퍼막(105)은 실리콘 산화물을 포함할 수 있다.
버퍼막(105) 상에, 몰드 구조체(MS)가 형성될 수 있다. 몰드 구조체(MS)는 교대로 그리고 반복적으로 적층된 희생막들(115) 및 절연막들(125)을 포함할 수 있다. 최하 층의 절연막(125) 및 최상 층의 절연막(125)은 그 사이의 절연막들(125)보다 큰 두께를 가질 수 있다. 절연막들(125)은, 예를 들어, 실리콘 산화물을 포함할 수 있다. 희생막들(115)은 버퍼막(105) 및 절연막들(125)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 희생막들(115)은 실리콘 질화물을 포함할 수 있다.
몰드 구조체(MS)는 셀 어레이 영역(CAR)에서 연결 영역(CNR) 상으로 연장되도록 형성될 수 있다. 연결 영역(CNR) 상에서, 몰드 구조체(MS)는 계단식 구조(STW)를 가질 수 있다. 예를 들어, 몰드 구조체(MS)는 셀 어레이 영역(CAR)에서 멀어질수록 내려가는 형태의 계단식 구조(STW)를 가질 수 있다. 이에 따라, 최상 층의 희생막(115)을 제외한 희생막들(115)의 각각은 그 위의 희생막(115)에 의해 노출되는 예비 패드부(115p)를 가질 수 있다. 최상 층의 희생막(115)의 경우, 연결 영역(CNR) 상의 희생막(115)의 끝 부분이 예비 패드부(115p)로 정의될 수 있다.
몰드 구조체(MS)를 덮는 제1 층간 절연막(130)이 형성될 수 있다. 제1 층간 절연막(130)은 연결 영역(CNR) 상에서 몰드 구조체(MS)의 계단식 구조(STW)를 덮을 수 있다. 제1 층간 절연막(130)은 희생막들(115)에 대하여 식각 선택성을 갖는 절연 물질을 포함할 수 있다. 예를 들어, 제1 층간 절연막(130)은 실리콘 산화물을 포함할 수 있다.
도 1, 도 5a, 및 도 5b를 참조하면, 연결 영역(CNR) 상의 제1 홀들(H1) 및 셀 어레이 영역(CAR) 상의 제2 홀들(H2)이 형성될 수 있다. 제1 홀들(H1) 및 제2 홀들(H2)은 동시에 형성될 수 있다. 제1 홀들(H1)은 제1 층간 절연막(130), 몰드 구조체(MS)의 계단식 구조(STW), 및 버퍼막(105)을 관통하여 기판(100)의 상면을 노출할 수 있다. 제2 홀들(H2)은 제1 층간 절연막(130), 몰드 구조체(MS), 및 버퍼막(105)을 관통하여 기판(100)의 상면을 노출할 수 있다. 제1 홀들(H1) 및 제2 홀들(H2)을 형성하는 공정에 의해 기판(100)의 상면이 식각되어 리세스 영역들(100r)이 형성될 수 있다.
하나의 예비 패드부(115p)를 관통하는 복수의 제1 홀들(H1)이 형성될 수 있다. 몇몇 실시예들에 따르면, 도 5c에 도시된 바와 같이, 하나의 예비 패드부(115p)를 관통하는 4개의 제1 홀들(H1)이 형성될 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다.
제1 홀들(H1)의 각각의 횡단면의 형상은 레벨(혹은, 기판(100)의 상면으로부터의 높이)에 따라 달라질 수 있다.
도 3c 내지 도 3e의 횡단면도들에서, 원칙적으로 예비 패드부(115p)는 보이지 않을 수 있다. 하지만, 설명의 편의을 위하여 도 3c 내지 도 3e에 수직적으로 투사된 예비 패드부(115p)가 도시되어 있다.
도 5c를 더 참조하면, 횡단면적 관점에서, 제1 홀들(H1)의 각각의 상부는 제1 방향(D1)으로 연장되는 제1 부분(R1) 및 제1 부분(R1)으로부터 제1 방향(D1)과 교차하는 제2 방향(D2)으로 돌출된 제2 부분(R2)을 포함할 수 있다. 제2 부분(R2)은 제1 부분(R1)의 끝 부분에서 돌출될 수 있다. 이에 따라, 제1 홀들(H1)의 각각의 상부는 L자 형상을 가질 수 있다.
동일한 예비 패드부(115p)를 관통하는 제1 홀들(H1)에 있어서, 제1 방향(D1)으로 인접하는 한 쌍의 제1 홀들(H1)의 제2 부분들(R2)은 제1 부분들(R1)의 반대쪽 끝에서 돌출될 수 있다. 예를 들어, 동일한 예비 패드부(115p)를 관통하며 제1 방향(D1)으로 인접하는 한 쌍의 제1 홀들(H1)에 있어서, 위쪽에 위치하는 제1 홀(H1)의 제2 부분(R2)은 제1 부분(R1)의 위쪽 끝 부분에서 돌출될 수 있으며, 아래쪽에 위치하는 제1 홀(H1)의 제2 부분(R2)은 제1 부분(R1)의 아래쪽 끝 부분에서 돌출될 수 있다.
동일한 예비 패드부(115p)를 관통하는 제1 홀들(H1)에 있어서, 제2 방향(D2)으로 인접하는 한 쌍의 제1 홀들(H1)의 제2 부분들(R2)은 서로 마주보도록 돌출될 수 있다.
횡단면적 관점에서, 제1 홀들(H1)의 각각의 상부는 제1 부분(R1)과 제2 부분(R2)이 연결되는 부분에 의해 정의되는 오목부(RC)를 포함할 수 있다. 횡단면적 관점에서, 제1 홀들(H1)의 각각의 상부의 오목부(RC)는 자신이 관통하는 예비 패드부(115p)의 중앙을 향하도록 위치할 수 있다.
도 5d 및 도 5e를 더 참조하면, 횡단면적 관점에서, 제1 홀들(H1)의 각각의 하부 및 중간부는 제1 방향(D1) 및 제2 방향(D2)과 교차하는 제3 방향(D3) 또는 제4 방향(D4)으로 연장되는 형상을 가질 수 있다. 예를 들어, 횡단면적 관점에서, 제1 홀들(H1)의 각각의 하부 및 중간부는 제3 방향(D3) 또는 제4 방향(D4)으로 장축을 갖는 타원 형상 또는 제3 방향(D3) 또는 제4 방향(D4)으로 연장되는 막대기 형상을 가질 수 있다. 제1 홀들(H1)의 각각의 하부 및 중간부가 연장되는 제3 방향(D3) 또는 제4 방향(D4)은 자신이 관통하는 예비 패드부(115p)의 중앙을 향하지 않을 수 있다. 이는, 제1 홀들(H1)의 각각의 상부의 오목부(RC)가 자신이 관통하는 예비 패드부(115p)의 중앙을 향하도록 위치하기 때문일 수 있다. 다시 말해, 제1 홀들(H1)의 각각의 상부의 횡단면적 형상에 의해, 제1 홀들(H1)의 각각의 중앙부 및 하부의 횡단면적 형상이 제어될 수 있다.
제2 홀들(H2)의 각각의 횡단면적 형상은 원형일 수 있다. 동일한 레벨에서, 제2 홀들(H2)의 각각의 횡단면적 크기는 제1 홀들(H1)의 각각의 횡단면적 크기보다 클 수 있다.
단위 면적당 제1 홀들(H1)의 개수는 단위 면적당 제2 홀들(H2)의 개수보다 적을 수 있다. 이에 따라, 제1 홀들(H1) 및 제2 홀들(H2)을 동시에 형성하면, 제1 홀들(H1)이 형성되는 속도는 제2 홀들(H2)이 형성되는 속도보다 느릴 수 있다. 이에 따라, 제1 홀들(H1)의 일부가 기판(100)의 상면을 노출할 정도로 충분히 깊게 형성되지 않는 문제가 발생할 수 있다.
본 발명의 실시예들에 따르면, 횡단면적 관점에서, 제1 홀들(H1)은 제2 홀들(H2)보다 큰 넓이를 가질 수 있다. 이에 따라, 제1 홀들(H1)의 일부가 충분히 깊게 형성되지 않는 것이 방지될 수 있다.
제1 홀(H1)을 형성하는 공정에서, 제1 홀(H1)의 깊이가 커짐에 따라 제1 홀(H1)의 횡단면적 형상의 왜곡이 발생할 수 있다. 이에 따라, 횡단면적 관점에서, 제1 홀(H1)의 중간부 및 하부는 제1 홀(H1)의 상부와 다른 형상을 가질 수 있다. 제1 홀(H1)의 상부의 횡단면이 원형인 경우, 제1 홀(H1)의 중간부 및 하부의 횡단면적 형상이 왜곡되는 방향이 제어되기 어려울 수 있다.
본 발명의 실시예들에 따르면, 횡단면적 관점에서, 제1 홀(H1)의 상부는 자신이 관통하는 예비 패드부(115p)의 중앙을 향하는 오목부(RC)를 포함할 수 있다. 이에 따라, 횡단면적 관점에서, 제1 홀(H1)의 중간부 및 하부는 자신이 관통하는 예비 패드부(115p)의 중앙을 향하지 않는 제3 방향(D3) 또는 제4 방향(D4)으로 연장되는 형상을 가질 수 있다. 즉, 제1 홀(H1)의 중간부 및 하부의 횡단면적 형상이 왜곡되는 방향이 제어될 수 있다.
도 1, 도 6a, 및 도 6b를 참조하면, 제1 홀들(H1) 내에 지지 구조체들(SS)이 각각 형성될 수 있고, 제2 홀들(H2) 내에 수직 구조체들(VS)이 각각 형성될 수 있다. 지지 구조체들(SS) 및 수직 구조체들(VS)은 도 1, 도 2a 내지 도 2c, 및 도 3a 내지 도 3e를 참조하여 설명한 바와 실질적으로 동일할 수 있다.
제1 층간 절연막(130), 몰드 구조체(MS), 및 버퍼막(105)을 차례로 패터닝하여, 기판(100)의 상면을 노출하는 트렌치들(T)이 형성될 수 있다. 트렌치들(T)의 각각은 X 방향(X)으로 연장될 수 있다. 이에 따라, X 방향(X)으로 연장되고 X 방향(X)과 교차하는 Y 방향(Y)으로 서로 이격하는 예비 적층 구조체들(pST)이 형성될 수 있다. 예비 적층 구조체들(pST)의 각각은 희생막들(115)로부터 형성된 희생 패턴들(112) 및 절연막들(125)로부터 형성된 절연 패턴들(120)을 포함할 수 있다. 또한, 버퍼막(105)으로부터 버퍼 패턴(102)이 형성될 수 있다.
도 1, 도 7a, 및 도 7b를 참조하면, 희생 패턴들(112)이 제거될 수 있다. 희생 패턴들(112)이 제거된 영역들은 갭 영역들(GR)로 정의될 수 있다. 갭 영역들(GR)에 의해, 지지 구조체들(SS)의 측벽들 및 수직 구조체들(VS) 측벽들이 노출될 수 있다. 희생 패턴들(112)을 제거하는 것은 기판(100), 버퍼 패턴(102), 절연 패턴들(120), 및 제1 층간 절연막(130)에 대하여 식각 선택성을 갖는 습식 식각 공정을 이용하여 수행될 수 있다.
갭 영역들(GR)에 의해 노출된 더미 하부 반도체 패턴들(DLS)의 측벽들 상에 더미 게이트 절연막들(DGI)이 각각 형성될 수 있다. 또한, 갭 영역들(GR)에 의해 노출된 하부 반도체 패턴들(LS)의 측벽들 상에 게이트 절연막들(GI)이 각각 형성될 수 있다. 더미 게이트 절연막들(DGI) 및 게이트 절연막들(GI)은, 예를 들어, 열산화 공정을 이용하여 형성될 수 있다.
도 1, 및 도 8a 내지 도 8c를 참조하면, 갭 영역들(GR)의 내벽들을 각각 컨포말하게 덮는 수평 절연 패턴들(HP)이 형성될 수 있다. 또한, 갭 영역들(GR) 내에 도전 패턴들(110)이 각각 형성될 수 있다. 수평 절연 패턴들(HP) 및 도전 패턴들(110)을 형성하는 것은 갭 영역들(GR)의 내벽을 컨포말하게 덮는 절연막(미도시)을 형성하는 것, 갭 영역들(GR)을 채우는 도전막(미도시)을 형성하는 것, 및 갭 영역들(GR) 외부에 형성된 상기 절연막 및 상기 도전막을 제거하는 것을 포함할 수 있다.
도전 패턴들(110)이 형성됨에 따라, 교대로 그리고 반복적으로 적층된 도전 패턴들(110) 및 절연 패턴들(120)을 포함하는 적층 구조체들(STS)이 정의될 수 있다. 적층 구조체들(STS)의 각각은 연결 영역(CNR) 상에서 계단식 구조(STW)를 이룰 수 있다. 예를 들어, 적층 구조체들(STS)의 각각은 셀 어레이 영역(CAR)에서 멀어질수록 내려가는 형태의 계단식 구조를 가질 수 있다. 이에 따라, 최상 층의 도전 패턴(110)을 제외한 도전 패턴들(110)의 각각은 그 위의 도전 패턴(110)에 의해 노출되는 패드부(110p)를 가질 수 있다. 최상 층의 도전 패턴(110)의 경우, 연결 영역(CNR) 상에서 계단식 구조(STW)를 이루는 최상 층의 도전 패턴(110)의 끝 부분이 패드부(110p)로 정의될 수 있다.
트렌치들(T)에 의해 노출된 기판(100) 내에, 공통 소스 영역들(CSR)이 형성될 수 있다. 공통 소스 영역들(CSR)을 형성하는 것은 트렌치들(T)에 의해 노출된 기판(100)에 제1 도전형과 다른 제2 도전형(예를 들어, n형)의 불순물을 도핑하는 것을 포함할 수 있다.
도 1 및 도 9a 내지 도 9c를 참조하면, 트렌치들(T)의 각각 내에 절연 스페이서들(SP) 및 공통 소스 플러그(CSP)가 형성될 수 있다. 절연 스페이서들(SP)을 형성하는 것은 트렌치들(T)을 콘포멀하게 덮는 절연 스페이서막(미도시)을 형성하는 것 및 상기 절연 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 이방성 식각 공정에 의해, 공통 소스 영역들(CSR)이 노출될 수 있다. 이후, 트렌치들(T)의 각각 내에 공통 소스 플러그(CSP)가 형성될 수 있다. 공통 소스 플러그(CSP)를 형성하는 것은 트렌치들(T)을 채우는 도전막(미도시)을 형성하는 것, 및 상기 도전막을 평탄화하는 것을 포함할 수 있다.
제1 층간 절연막(130)을 덮는 제2 층간 절연막(132)이 형성될 수 있다. 제2 층간 절연막(132)은 수직 구조체들(VS) 및 지지 구조체들(SS)을 덮도록 형성될 수 있다. 제2 층간 절연막(132)은 절연 물질을 포함할 수 있다.
연결 영역(CNR) 상에, 제1 층간 절연막(130) 및 제2 층간 절연막(132)을 관통하여 도전 패턴들(110)의 패드부들(110p)에 각각 접속되는 콘택 플러그들(140)이 형성될 수 있다.
도 3c 내지 도 3e를 더 참조하면, 콘택 플러그들(140)의 각각은 패드부(110p)의 각각의 중앙에 접속되도록 형성될 수 있다. 상술한 바와 같이, 횡단면적 관점에서, 지지 구조체(SS)(혹은, 제2 홀(H2))의 중간부 및 하부는 자신이 관통하는 패드부(110p)(혹은, 예비 패드부(115p))의 중앙을 향하지 않는 제3 방향(D3) 또는 제4 방향(D4)으로 연장되는 형상을 가질 수 있다. 이에 따라, 콘택 플러그들(140)과 지지 구조체들(SS) 사이에 충분한 간격이 확보될 수 있으며, 콘택 플러그들(140)과 지지 구조체들(SS)이 서로 연결되는 것이 억제될 수 있다.
셀 어레이 영역(CAR) 상에, 제2 층간 절연막(132)을 관통하여 수직 구조체(VS)에 각각 접속되는 상부 콘택들(142)이 형성될 수 있다. 상부 콘택들(142)은 도전 물질을 포함할 수 있다.
도 1, 및 도 2a 내지 도 2c를 다시 참조하면, 제2 층간 절연막(132) 상에, 제1 상부 배선들(150) 및 제2 상부 배선들(152)이 형성될 수 있다. 제1 상부 배선들(150)은 연결 영역(CNR) 상에 제공되어 콘택 플러그들(140)에 연결될 수 있으며, 제2 상부 배선들(152)은 셀 어레이 영역(CAR) 상에 제공되어 상부 콘택들(142)에 연결될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판;
    상기 기판 상에 적층된 도전 패턴들을 포함하는 적층 구조체; 및
    상기 기판의 계단 영역을 관통하는 더미 구조체를 포함하되,
    상기 더미 구조체의 상부는:
    상기 기판의 상면에 평행한 제1 평면 상에서 제1 방향으로 연장되는 제1 부분; 및
    상기 제1 부분으로부터 상기 제1 평면에서 상기 제1 방향과 교차하는 제2 방향으로 돌출되는 제2 부분을 포함하고,
    상기 더미 구조체의 하부는 상기 제1 평면에 평행하고, 상기 제1 평면과 상기 기판 사이에 위치하는 제2 평면에서 제1 형상을 갖고,
    상기 제1 형상은 상기 제1 평면 상에서 상기 더미 구조체의 상부의 제2 형상과 다른 반도체 장치.
  2. 제1 항에 있어서,
    상기 더미 구조체의 상기 상부의 상기 제2 형상은 L자 형상을 포함하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 더미 구조체의 상기 하부는 상기 제2 평면에서 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향으로 연장되는 반도체 장치.
  4. 제3 항에 있어서,
    상기 더미 구조체의 상기 하부는:
    상기 제2 평면에서 상기 제3 방향으로 장축을 갖는 타원 형상; 혹은
    상기 제2 평면에서 상기 제3 방향으로 연장되는 막대기 형상을 갖는 반도체 장치.
  5. 제1 항에 있어서,
    상기 더미 구조체의 상기 상부는 상기 제1 부분과 상기 제2 부분이 연결되는 부분에서 오목부를 갖는 반도체 장치.
  6. 제1 항에 있어서,
    상기 더미 구조체의 최하면은 상기 기판과 접하는 반도체 장치.
  7. 셀 어레이 영역 및 연결 영역을 포함하는 기판;
    상기 기판 상에 적층된 복수의 도전 패턴들을 포함하는 적층 구조체, 상기 복수의 도전 패턴들 중 제1 도전 패턴은 상기 연결 영역 상에서 그 위의 도전 패턴들 중 제2 도전 패턴에 대해 돌출되는 패드 영역을 갖고;
    상기 셀 어레이 영역 상에 제공되어 상기 적층 구조체의 수직 메모리 영역을 관통하는 수직 구조체;
    상기 패드 영역을 관통하는 복수의 지지 구조체들; 및
    상기 패드 영역의 중심부에 있는 전도성 재료를 포함하는 콘택 플러그를 포함하되,
    횡단면적 관점에서, 상기 지지 구조체들 각각의 일부는 오목부를 포함하고, 상기 오목부는 상기 콘택 플러그를 향하도록 위치하는 반도체 장치.
  8. 삭제
  9. 삭제
  10. 제7 항에 있어서,
    상기 지지 구조체들 각각의 상기 일부는:
    횡단면적 관점에서 제1 방향으로 연장되는 제1 부분; 및
    횡단면적 관점에서 상기 제1 부분으로부터 상기 제1 방향과 교차하는 제2 방향으로 돌출되는 제2 부분을 포함하되,
    상기 오목부는 상기 제1 부분과 상기 제2 부분이 연결되는 부분에 위치하는 반도체 장치.
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