TWI640063B - 三維堆疊半導體裝置及其製造方法 - Google Patents

三維堆疊半導體裝置及其製造方法 Download PDF

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Abstract

一種三維堆疊半導體裝置及其製造方法。此方法包括：使用N個蝕刻遮罩之組合以於接觸區域中的此些導電層和此些絕緣層中產生出O種不同的移除層數，以形成複數個著陸區域（landing area）於接觸區域中的此些導電層上，此些著陸區域上方沒有疊加此些導電層，各遮罩包括複數個遮罩區域及複數個開口蝕刻區域，N為大於或等於2的整數，O為大於2的整數，2 N-1＜O≦2 N；以及移除接觸區域中的部分此些導電層及此些絕緣層，以產生從一表面層延伸至此些導電層的複數個蝕刻深度，各蝕刻深度延伸至對應的著陸區域，其中，各個蝕刻遮罩步驟對應的蝕刻深度等於1P層堆疊結構、2P層堆疊結構及nP層堆疊結構，n為大於或等於3的整數，P為大於或等於1的整數。

Description

三維堆疊半導體裝置及其製造方法
本發明是有關於一種半導體裝置及其製造方法，且特別是有關於一種三維堆疊半導體裝置及其製造方法。
隨著半導體技術的發展，各式半導體元件不斷推陳出新。半導體元件可以經過適當地安排後可以實現各種電性功能。現今各種電子產品皆已大量應用各種半導體元件。
其中隨著電子產品追求「輕、薄、短、小」的趨勢下，如何將半導體元件的體積縮小，或者在固定體積下增加線路密集度，已成為半導體產業一項重要研究發展方向。
本發明係有關於一種三維堆疊半導體裝置及其製造方法。
根據本發明之一方面，提出一種三維堆疊半導體裝置之製造方法。三維堆疊半導體裝置包括複數層堆疊結構並具有一陣列區域和一接觸區域，各堆疊結構包括一導電層及一絕緣層，此些導電層及此些絕緣層交錯堆疊，此方法用以在一接觸區域中形成複數個中間連接件（interlayer connector），各中間連接件連接至對應的各導電層。此方法包括：使用N個蝕刻遮罩之組合以於接觸區域中的此些導電層和此些絕緣層中產生出O種不同的移除層數，以形成複數個著陸區域（landing area）於接觸區域中的此些導電層上，此些著陸區域上方沒有疊加此些導電層，各遮罩包括複數個遮罩區域及複數個開口蝕刻區域，N為大於或等於2的整數，O為大於2的整數，2 N-1＜O≦2 N，m為用於此些遮罩的一序列號碼，以使其中之一遮罩之m等於1，另一遮罩之m等於2，直到m等於N；以及移除接觸區域中的部分此些導電層及此些絕緣層，包括：以所選擇的順序使用此些遮罩蝕刻接觸區域中的部分此些導電層及此些絕緣層N次，以產生從一表面層延伸至此些導電層的複數個蝕刻深度，各蝕刻深度延伸至對應的著陸區域，其中，m=1時，對應的蝕刻深度係等於1P層堆疊結構；及m=2時，對應的蝕刻深度係等於2P層堆疊結構，P為大於或等於1的整數。
根據本發明之另一方面，提出一種三維堆疊半導體裝置。三維堆疊半導體裝置包括複數層堆疊結構以及複數個中間連接件（interlayer connector），各堆疊結構包括一導電層及一絕緣層，此些導電層及此些絕緣層交錯堆疊，其中此些堆疊結構係形成三維堆疊半導體裝置的一陣列區域、一接觸區域和一虛擬區域，虛擬區域鄰接陣列區域和接觸區域且位於陣列區域和接觸區域的同一側，中間連接件形成於接觸區域中，各中間連接件連接至對應的各導電層。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
以下係提出各種實施例進行詳細說明，實施例僅用以作為範例說明，並不會限縮本發明欲保護之範圍。此外，實施例中之圖式係省略部份元件，以清楚顯示本發明之技術特點。
第1A圖繪示一實施例之三維堆疊半導體裝置之上視圖。如第1A圖所示，三維堆疊半導體裝置100包括複數層堆疊結構110以及複數個中間連接件（interlayer connector）140，各堆疊結構110包括一導電層111及一絕緣層112，此些導電層111及此些絕緣層112交錯堆疊（請參照第5A～5B圖）。此些堆疊結構110係形成三維堆疊半導體裝置100的一陣列區域100A、一接觸區域100B和一虛擬區域100C，虛擬區域100C鄰接陣列區域100A和接觸區域100B、且位於陣列區域100A和接觸區域100B的同一側，中間連接件140形成於接觸區域100B中，各中間連接件140連接至對應的各導電層。
第1A圖中，Y0～Y21表示Y方向的座標，C表示X方向的中心點，L1～L18及R1～R18表示X方向從中心點C向兩側延伸的座標，座標Y0～Y21搭配C、L1～L18及R1～R18可定義出三維堆疊半導體裝置100的多個子區域。第1A圖中，各個子區域中所標示的數字表示該子區域的堆疊結構110的層數，且均以堆疊結構110的導電層111為該子區域的上表面。例如，陣列區域100A內的所有子區域均具有56層堆疊結構110，接觸區域100B則具有56種層數（1~56層），而虛擬區域100C則具有5種層數（2～6層）。本文後續的圖式均以相同方式表示，之後不再贅述。
如第1A圖所示，虛擬區域100C中和接觸區域100B中的堆疊結構110均具有階梯結構，且虛擬區域100C中的階梯數目小於接觸區域100B中的階梯數目。舉例而言，如第1A圖所示，虛擬區域100C中的階梯數目是5階層，接觸區域100B中的階梯數目是56階層。
實施例中，虛擬區域100C中的階梯高度小於或等於接觸區域100B中的階梯高度。舉例而言，如第1A圖所示，虛擬區域100C中的階梯高度為6層堆疊結構110，而接觸區域100B中的階梯高度為56層堆疊結構110。
如第1A圖所示，陣列區域100A和接觸區域100B之間具有一高度差，此高度差於陣列區域100A和接觸區域100B的介面處沿著朝向遠離虛擬區域100C的方向遞減。舉例而言，最靠近虛擬區域100C處的高度差為49層（56-7），而逐漸遞減，至最遠離虛擬區域100C處的高度差為0層（56-56）。
一些實施例中，此高低差係以P層堆疊結構為單位遞減，P為大於或等於1的整數。舉例而言，如第1A圖所示，實施例中，P等於7，則高度差以7層堆疊結構為單位遞減，從49、42、35、28、21、14、7遞減至0層。
如第1A圖所示，三維堆疊半導體裝置100更包括至少一字元線解碼器120，字元線解碼器120連接至陣列區域100A，且字元線解碼器120和虛擬區域100C分別位於陣列區域100A的相鄰兩側。
第1B圖繪示另一實施例之三維堆疊半導體裝置之上視圖。本實施例中與前述實施例相同或相似之元件係沿用同樣或相似的元件標號，且相同或相似元件之相關說明請參考前述，在此不再贅述。
如第1B圖所示，三維堆疊半導體裝置200中，堆疊結構110更可包括間隔的複數個堆疊區塊，各堆疊區塊具有一個陣列區域100A和至少一個接觸區域100B，且三維堆疊半導體裝置200具有兩個虛擬區域100C，兩個虛擬區域100C分別位於堆疊區塊的相對兩側。
根據一些實施例，本發明提供三維堆疊半導體裝置之製造方法。此方法用以在三維堆疊半導體裝置的接觸區域中形成複數個中間連接件（interlayer connector），各中間連接件連接至對應的各導電層。根據一些實施例，此方法包括：使用N個蝕刻遮罩之組合以於接觸區域中的此些導電層和此些絕緣層中產生出O種不同的移除層數，以形成複數個著陸區域（landing area）於接觸區域中的此些導電層上，此些著陸區域上方沒有疊加此些導電層，各遮罩包括複數個遮罩區域及複數個開口蝕刻區域，N為大於或等於2的整數，O為大於2的整數，2 N-1＜O≦2 N，m為用於此些遮罩的一序列號碼，以使其中之一遮罩之m等於1，另一遮罩之m等於2，直到m等於N；以及移除接觸區域中的部分此些導電層及此些絕緣層，包括：以所選擇的順序使用此些遮罩蝕刻接觸區域中的部分此些導電層及此些絕緣層N次，以產生從一表面層延伸至此些導電層的複數個蝕刻深度，各蝕刻深度延伸至對應的著陸區域，其中，m=1時，對應的蝕刻深度係等於1P層堆疊結構；及m=2時，對應的蝕刻深度係等於2P層堆疊結構，P為大於或等於1的整數。
一些實施例中，m大於或等於3時，對應的蝕刻深度係等於nP層堆疊結構，n為大於或等於3的整數。實施例中，n包括不等於2 m-1的整數，且n小於或等於2 N-1。
以下係以多個實施例說明前述之三維堆疊半導體裝置之製造方法。
第2A～2E圖繪示一實施例之三維堆疊半導體裝置之製造方法的流程圖。本實施例中與前述實施例相同或相似之元件係沿用同樣或相似的元件標號，且相同或相似元件之相關說明請參考前述，在此不再贅述。
如第2A圖所示，提供堆疊結構110（第2A圖僅繪示接觸區域中的堆疊結構110），各個堆疊結構110包括一導電層111及一絕緣層112，導電層111及絕緣層112交錯堆疊。此時，提供第一個遮罩PR1（m=1），遮罩PR1包括複數個遮罩區域PR1a及複數個開口蝕刻區域PR1b。
如第2B圖所示，移除接觸區域中的部分導電層111及絕緣層112。此第一次蝕刻步驟中（N=1），使用第一個遮罩PR1蝕刻部分導電層111及絕緣層112，以產生從一表面層延伸至導電層111的一個蝕刻深度D1，此蝕刻深度D1等於7層（P=7）堆疊結構110。
接著，如第2C～2D圖所示，移除遮罩PR1，接著進行第2次蝕刻步驟中（N=2），使用第2個遮罩PR2蝕刻部分導電層111及絕緣層112，以產生從一表面層延伸至導電層111的另一個蝕刻深度D2，此蝕刻深度D2等於14層（2P=14）堆疊結構110。
接著，如第2E圖所示，經由使用多個蝕刻遮罩的組合而在接觸區域中的導電層111和絕緣層112中產生出多種不同的移除層數後，複數個著陸區域（landing area）R形成於接觸區域中的此些導電層111上，且此些著陸區域R上方沒有疊加導電層111，各個蝕刻深度延伸至對應的著陸區域R。
如第2E圖所示，接著，形成一介質填充物180於著陸區域R上，形成複數個接觸開口180a貫穿介質填充物180，各接觸開口180a連接至對應的各著陸區域R，然後以一導電材料填充此些接觸開口180a，以形成多個中間連接件140。
以下進一步以實施例說明三維堆疊半導體裝置之製造方法。以下實施例中，以4個蝕刻遮罩之組合（N=4，m=1～4）對接觸區域中的導電層和絕緣層中產生出12種（O=12）不同的移除層數，而可以產生12個具有不同堆疊結構層數的子區域。表1中，「PR」表示該次蝕刻遮罩使用遮罩區域於該子區域，「X」則表示該次蝕刻遮罩使用開口蝕刻區域於該子區域。其中，m=1對應的蝕刻深度為1層堆疊結構（P=1），m=2對應的蝕刻深度為2層堆疊結構（P=1），m=3對應的蝕刻深度為3層堆疊結構（n=3，P=1），m=4對應的蝕刻深度為6層堆疊結構（n=6，P=1）。
表1 <TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> 子區域 </td><td> 蝕刻層數 </td><td> m=1 </td><td> m=2 </td><td> m=3 </td><td> m=4 </td></tr><tr><td> 1 </td><td> 0 </td><td> PR </td><td> PR </td><td> PR </td><td> PR </td></tr><tr><td> 2 </td><td> 1 </td><td> X </td><td> PR </td><td> PR </td><td> PR </td></tr><tr><td> 3 </td><td> 2 </td><td> PR </td><td> X </td><td> PR </td><td> PR </td></tr><tr><td> 4 </td><td> 3 </td><td> PR </td><td> PR </td><td> X </td><td> PR </td></tr><tr><td> 5 </td><td> 4 </td><td> X </td><td> PR </td><td> X </td><td> PR </td></tr><tr><td> 6 </td><td> 5 </td><td> PR </td><td> X </td><td> X </td><td> PR </td></tr><tr><td> 7 </td><td> 6 </td><td> PR </td><td> PR </td><td> PR </td><td> X </td></tr><tr><td> 8 </td><td> 7 </td><td> X </td><td> PR </td><td> PR </td><td> X </td></tr><tr><td> 9 </td><td> 8 </td><td> PR </td><td> X </td><td> PR </td><td> X </td></tr><tr><td> 10 </td><td> 9 </td><td> PR </td><td> PR </td><td> X </td><td> X </td></tr><tr><td> 11 </td><td> 10 </td><td> X </td><td> PR </td><td> X </td><td> X </td></tr><tr><td> 12 </td><td> 11 </td><td> PR </td><td> X </td><td> X </td><td> X </td></tr></TBODY></TABLE>
從表1可看出，一些實施例中，m大於或等於3時，n可包括不等於2 m-1的整數（例如3和6），且n小於2 N-1（3和6均小於2 3）。
根據一些實施例，使用N個蝕刻遮罩之組合以於接觸區域中的導電層111和絕緣層112中產生出O種不同的移除層數之前，可以透過光阻層搭配削減（trim）技術來製造三維堆疊半導體裝置。舉例而言，可提供一光阻層，光阻層覆蓋陣列區域和接觸區域中的堆疊結構之部分表面，接著以此光阻層為遮罩蝕刻堆疊結構，並削減（trim）光阻層之寬度，直到接觸區域中的堆疊結構暴露於削減後的光阻層之外，其中光阻層於接觸區域中係朝一第一方向削減寬度。
舉例而言，一些實施例中，可以以光阻層為遮罩，蝕刻M-1次堆疊結構，在此步驟之每次蝕刻中，堆疊結構被蝕刻1Q層的厚度，且在第1次～第M-2次蝕刻堆疊結構後，皆削減（trim）光阻層之寬度一次，M為大於或等於3的整數，Q為大於或等於1的整數。
以下係以實施例說明前述之三維堆疊半導體裝置之製造方法。
第3A～3F圖繪示另一實施例之三維堆疊半導體裝置之製造方法的流程圖。本實施例中與前述實施例相同或相似之元件係沿用同樣或相似的元件標號，且相同或相似元件之相關說明請參考前述，在此不再贅述。
如第3A圖所示，提供堆疊結構110。此時，4層堆疊結構110皆未被蝕刻，4層導電層111與4層絕緣層112密集地交錯堆疊。
在第3A圖中，更提供光阻層810。光阻層810覆蓋4層堆疊結構110之部分表面。
在第3B圖中，以光阻層810為遮罩，蝕刻（etch）堆疊結構110。在此次蝕刻中，此些堆疊結構110之暴露的部份被蝕刻一層的厚度（Q=1）。
在第3C圖中，朝一第一方向DR1削減（trim）光阻層810之寬度，以暴露此些堆疊結構110之其中2層。
在第3D圖中，以已削減之光阻層810為遮罩，蝕刻此些堆疊結構110。在此次蝕刻中，此些堆疊結構110之暴露的部份被蝕刻1層的厚度。也就是說，第一層及第二層之堆疊結構110的一部份被同時蝕刻1層之厚度。
在第3E～3F圖中，重複前述第3C～3D圖之削減光阻層810及蝕刻此些堆疊結構110的步驟，最後移除光阻層810後，可形成4個階層。
在第3A～3F圖之步驟中，共蝕刻3（即M-1）次堆疊結構110。在每次蝕刻中，堆疊結構110被蝕刻1層的厚度，且在第1次～第2（即M-2）次蝕刻堆疊結構110後，皆削減（trim）光阻層810之寬度一次，本實施例之M為4，Q為1。
第4A～4D圖繪示一實施例之光阻層在蝕刻及削減過程中的變化示意圖。本實施例中與前述實施例相同或相似之元件係沿用同樣或相似的元件標號，且相同或相似元件之相關說明請參考前述，在此不再贅述。
如第4A～4B圖所示，在蝕刻堆疊結構110過程中，光阻層910將會被消耗厚度h1（約500埃）。如第4B～4C圖所示，在削減光阻層910之寬度tx過程中，光阻層910將會被消耗厚度t1（約4000埃）。所以上述製造過程必須考量到光阻層910在蝕刻及削減過程的消耗量。
並且，由於光阻層910的削減蝕刻為均向性（isotropic），因此消耗的寬度至少是雙向（bi-directional）的。如第4D圖所示，即使預定製作的階梯構造是位於X 1方向，但於X 2、Y 1和Y 2方向都會形成階梯構造。
第5A～5B圖及第6A～6U圖繪示又一實施例之三維堆疊半導體裝置之製造方法的流程圖。本實施例中與前述實施例相同或相似之元件係沿用同樣或相似的元件標號，且相同或相似元件之相關說明請參考前述，在此不再贅述。
第5A～5B圖係用以說明後續第6A～6U圖之上視圖所表示的剖面高度特徵。第5A圖係為一堆疊結構的上視圖，第5B圖繪示沿第5A圖之剖面線5B-5B’之剖面示意圖。第5A圖中，各個子區域中所標示的數字表示該子區域的堆疊結構110的層數，均以堆疊結構110的導電層111為該子區域的上表面，且如第5A～5B圖所示，遮罩PR覆蓋堆疊結構110的部分表面（具有30層和29層堆疊結構110的子區域上），且如第5B圖所示，堆疊結構110的層數由左側向右側由30層遞減至1層而具有階梯結構。
如第6A圖所示，提供堆疊結構110。此時，56層堆疊結構110皆未被蝕刻。
如第6B圖所示，提供光阻層710。光阻層710覆蓋56層堆疊結構110之部分表面。
一些實施例中，如第6B圖所示，可亦以設置另一個光阻層610於堆疊結構110的部分表面上，且光阻層610和光阻層710相對於中心點（C）係為鏡像對稱。
如第6C圖所示，以光阻層710為遮罩，蝕刻堆疊結構110。在此次蝕刻中，此些堆疊結構110之暴露的部份被蝕刻一層的厚度（Q=1），也就是剩下55層堆疊結構110。一些實施例中，如第6C圖所示，以光阻層610為遮罩，亦蝕刻此些堆疊結構110之1層的厚度。
如第6D圖所示，削減（trim）光阻層710之寬度，以暴露此些堆疊結構110之其中2層。實施例中，於預定的接觸區域100B中，光阻層710之寬度朝向第一方向DR1削減，於預定的虛擬區域100C中，光阻層710之寬度朝向第三方向DR3削減，第三方向DR3不同於第一方向DR1。一些實施例中，於削減光阻層710之寬度的步驟中，也同時削減光阻層610之寬度，光阻層610之寬度朝向第一方向DR1的相反方向削減。
如第6E圖所示，以已削減之光阻層710為遮罩，蝕刻此些堆疊結構110。在此次蝕刻中，此些堆疊結構110之暴露的部份被蝕刻1層的厚度。也就是說，第一層及第二層（原本55層和56層的部分）之堆疊結構110的一部份被同時蝕刻1層之厚度。
一些實施例中，請參照第6E圖所示的上視圖，以已削減之光阻層610為遮罩，亦蝕刻此些堆疊結構110之1層的厚度。
在第6F～6M圖中，重複前述第6D～6E圖之削減光阻層710及蝕刻此些堆疊結構110的步驟，可形成7個階層。如第6M圖所示，削減光阻層710及蝕刻此些堆疊結構110的步驟係重複直到接觸區域100B中的些堆疊結構110和虛擬區域100C中的堆疊結構110暴露於削減後的光阻層710之外。
在第6A～6M圖之步驟中，共蝕刻6（即M-1）次堆疊結構110。在每次蝕刻中，堆疊結構110被蝕刻1層的厚度，且在第1次～第5（即M-2）次蝕刻堆疊結構110後，皆削減光阻層710之寬度一次，本實施例之M為7，Q為1。
接著，如第6N圖所示，提供第一個遮罩PR1（m=1），遮罩PR1包括複數個遮罩區域PR1a及複數個開口蝕刻區域PR1b。
如第6O圖所示，移除預定的接觸區域100B中的部分導電層及絕緣層。實施例中，此步驟亦移除除了預定的接觸區域100B之外未被光阻層及遮罩所覆蓋的部分導電層及絕緣層。進行此第一次蝕刻步驟中（N=1），使用第一個遮罩PR1蝕刻部分導電層及絕緣層，以產生從一表面層延伸至導電層的一個蝕刻深度，此蝕刻深度等於7層（P=7）堆疊結構110。
接著，如第6P～6Q圖所示，移除遮罩PR1，接著進行第2次蝕刻步驟中（N=2），使用第2個遮罩PR2蝕刻部分導電層及絕緣層，以產生從一表面層延伸至導電層的另一個蝕刻深度，此蝕刻深度等於14層（2P=14）堆疊結構110。遮罩PR2包括複數個遮罩區域PR2a及複數個開口蝕刻區域PR2b。
接著，如第6R～6S圖所示，移除遮罩PR2，接著進行第3次蝕刻步驟中（N=3），使用第3個遮罩PR3蝕刻部分導電層及絕緣層，以產生從一表面層延伸至導電層的另一個蝕刻深度，此蝕刻深度等於28層（4P=28）堆疊結構110。遮罩PR3包括遮罩區域PR3a及開口蝕刻區域PR3b。如第6N～6S圖所示，實施例中，3個遮罩PR1、PR2和PR3（N=3）均鄰接於光阻層710。
接著，如第6T圖所示，移除光阻層及遮罩。至此，經由使用3（N=3）個蝕刻遮罩的組合而在接觸區域中的導電層和絕緣層中產生出8（O=8）種不同的移除層數（0層、7層、14層、21層、28層、35層、42層和49層）後，搭配採用光阻層所形成的7個階層，共有56個著陸區域分別形成於接觸區域中的此些不同導電層上，且此些著陸區域R上方沒有疊加導電層，各個蝕刻深度延伸至對應的著陸區域。
如第6T圖所示，使用N個蝕刻遮罩之組合於接觸區域100B中產生出的8（O=8）種移除層數係朝第二方向DR2遞增，第一方向DR1不同於第二方向DR2。
接著，請同時參考第2E圖，可形成介質填充物於56個著陸區域上，形成56個接觸開口貫穿介質填充物，各接觸開口連接至對應的各著陸區域，然後以一導電材料填充此些接觸開口，以形成56個中間連接件（未繪示於圖中）（P×O=7×8=56）。實施例中，中間連接件沿著第一方向DR1和第二方向DR2陣列式排列，第一方向DR1實質上垂直於第二方向DR2。
如第6U圖所示，設置至少一字元線解碼器120，字元線解碼器120連接至陣列區域100A，且字元線解碼器120和虛擬區域100C分別位於陣列區域100A的相鄰兩側。
實施例中，如第6A～6U圖所示，採用光阻層進行削減（trim）技術的蝕刻方向為第一方向DR1，而使用N個蝕刻遮罩之組合產生出多種移除層數的蝕刻方向為第二方向DR2，此兩方向彼此垂直，因此可以最小化虛擬區域100C的面積，而可以降低製程成本。
第7A～7T圖繪示再一實施例之三維堆疊半導體裝置之製造方法的流程圖。本實施例中與前述實施例相同或相似之元件係沿用同樣或相似的元件標號，且相同或相似元件之相關說明請參考前述，在此不再贅述。需注意的是，本實施例僅繪示接觸區域中的堆疊結構110。
如第7A圖所示，提供堆疊結構110。此時，56層堆疊結構110皆未被蝕刻。
如第7B圖所示，提供光阻層710。光阻層710覆蓋56層堆疊結構110之部分表面。
如第7C圖所示，以光阻層710為遮罩，蝕刻堆疊結構110。在此次蝕刻中，此些堆疊結構110之暴露的部份被蝕刻8層的厚度（Q=8），也就是剩下48層堆疊結構110。
如第7D圖所示，削減（trim）光阻層710之寬度，以暴露此些堆疊結構110之其中2層（第48層和第56層）。實施例中，於預定的接觸區域中，光阻層710之寬度朝向第一方向DR1削減。事實上，光阻層910的削減蝕刻為均向性（isotropic），因此於預定的虛擬區域中（未繪示），光阻層710之寬度朝向第三方向DR3削減。
如第7E圖所示，以已削減之光阻層710為遮罩，蝕刻此些堆疊結構110。在此次蝕刻中，此些堆疊結構110之暴露的部份被蝕刻8層的厚度。也就是說，第一層及第二層（原本48層和56層的部分）之堆疊結構110的一部份被同時蝕刻8層之厚度。
在第7F～7M圖中，重複前述第7D～7E圖之削減光阻層710及蝕刻此些堆疊結構110的步驟，可形成7個階層。如第7M圖所示，削減光阻層710及蝕刻此些堆疊結構110的步驟係重複直到接觸區域中的些堆疊結構110暴露於削減後的光阻層710之外。
在第7A～7M圖之步驟中，共蝕刻6（即M-1）次堆疊結構110。在每次蝕刻中，堆疊結構110被蝕刻8層的厚度，且在第1次～第5（即M-2）次蝕刻堆疊結構110後，皆削減光阻層710之寬度一次，本實施例之M為7，Q為8。
接著，如第7N圖所示，提供第一個遮罩PR1（m=1），遮罩PR1包括複數個遮罩區域PR1a及複數個開口蝕刻區域PR1b。
如第7O圖所示，移除預定的接觸區域中的部分導電層111及絕緣層112。進行此第一次蝕刻步驟中（N=1），使用第一個遮罩PR1蝕刻部分導電層及絕緣層，以產生從一表面層延伸至導電層的一個蝕刻深度，此蝕刻深度等於1層（P=1）堆疊結構110。
接著，如第7P～7Q圖所示，移除遮罩PR1，接著進行第2次蝕刻步驟中（N=2），使用第2個遮罩PR2蝕刻部分導電層及絕緣層，以產生從一表面層延伸至導電層的另一個蝕刻深度，此蝕刻深度等於2層（2P=2）堆疊結構110。遮罩PR2包括複數個遮罩區域PR2a及複數個開口蝕刻區域PR2b。
接著，如第7R～7S圖所示，移除遮罩PR2，接著進行第3次蝕刻步驟中（N=3），使用第3個遮罩PR3蝕刻部分導電層及絕緣層，以產生從一表面層延伸至導電層的另一個蝕刻深度，此蝕刻深度等於4層（4P=4）堆疊結構110。遮罩PR3包括多個遮罩區域PR3a及多個開口蝕刻區域PR3b。
接著，如第7T圖所示，移除光阻層及遮罩。至此，經由使用3（N=3）個蝕刻遮罩的組合而在接觸區域中的導電層和絕緣層中產生出8（O=8）種不同的移除層數（0層、1層、2層、3層、4層、5層、6層和7層）後，搭配採用光阻層所形成的7個階層，共有56個著陸區域分別形成於接觸區域中的此些不同導電層上，且此些著陸區域上方沒有疊加導電層，各個蝕刻深度延伸至對應的著陸區域。
如第7T圖所示，使用N個蝕刻遮罩之組合於接觸區域100B中產生出的8（O=8）種移除層數係朝第二方向DR2遞增，本實施例中，第一方向DR1等於第二方向DR2。
接著，類似於前述的實施例，可形成中間連接件於各個導電層的著陸區域上，而藉此形成本發明之三維堆疊半導體裝置。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200：三維堆疊半導體裝置 100A：陣列區域 100B：接觸區域 100C：虛擬區域 110：堆疊結構 111：導電層 112：絕緣層 120：字元線解碼器 140：中間連接件 180：介質填充物 180a：接觸開口 610、710、810、910：光阻層 D1、D2：深度 DR1：第一方向 DR2：第二方向 DR3：第三方向 h1、t1：厚度 PR、PR1、PR2、PR3：遮罩 PR1a、PR2a、PR3a：遮罩區域 PR1b、PR2b、PR3b：開口蝕刻區域 R：著陸區域 tx：寬度
第1A圖繪示一實施例之三維堆疊半導體裝置之上視圖。 第1B圖繪示另一實施例之三維堆疊半導體裝置之上視圖。 第2A～2E圖繪示一實施例之三維堆疊半導體裝置之製造方法的流程圖。 第3A～3F圖繪示另一實施例之三維堆疊半導體裝置之製造方法的流程圖。 第4A～4D圖繪示一實施例之光阻層在蝕刻及削減過程中的變化示意圖。 第5A～5B圖及第6A～6U圖繪示又一實施例之三維堆疊半導體裝置之製造方法的流程圖。 第7A～7T圖繪示再一實施例之三維堆疊半導體裝置之製造方法的流程圖。

Claims (10)

  1. 一種三維堆疊半導體裝置之製造方法，該三維堆疊半導體裝置包括複數層堆疊結構並具有一虛擬區域、一陣列區域和一接觸區域，該虛擬區域鄰接該陣列區域和該接觸區域且位於該陣列區域和該接觸區域的同一側，該虛擬區域中的階梯高度係小於該接觸區域中的階梯高度，各該堆疊結構包括一導電層及一絕緣層，該些導電層及該些絕緣層交錯堆疊，該方法用以在一接觸區域中形成複數個中間連接件(interlayer connector)，各該中間連接件連接至對應的各該導電層，該方法包括：使用N個蝕刻遮罩之組合以於該接觸區域中的該些導電層和該些絕緣層中產生出O種不同的移除層數，以形成複數個著陸區域(landing area)於該接觸區域中的該些導電層上，該些著陸區域上方沒有疊加該些導電層，各該遮罩包括複數個遮罩區域及複數個開口蝕刻區域，N為大於或等於2的整數，O為大於2的整數，2N-1<O≦2N，m為用於該些遮罩的一序列號碼，以使其中之一遮罩之m等於1，另一遮罩之m等於2，直到m等於N；以及移除該接觸區域中的部分該些導電層及該些絕緣層，包括：以所選擇的順序使用該些遮罩蝕刻該接觸區域中的部分該些導電層及該些絕緣層N次，以產生從一表面層延伸至該些導電層的複數個蝕刻深度，各該蝕刻深度延伸至對應的該著陸區域，其中， m=1時，對應的該蝕刻深度係等於1P層該堆疊結構；及m=2時，對應的該蝕刻深度係等於2P層該堆疊結構，其中P為大於或等於1的整數。
  2. 如申請專利範圍第1項所述之三維堆疊半導體裝置之製造方法，其中m大於或等於3時，對應的該蝕刻深度係等於nP層該堆疊結構，n為大於或等於3的整數，且n包括不等於2m-1的整數，且n小於或等於2N-1。
  3. 如申請專利範圍第1項所述之三維堆疊半導體裝置之製造方法，其中使用N個蝕刻遮罩之組合以於該接觸區域中的該些導電層和該些絕緣層中產生出O種不同的移除層數之前，更包括：提供一光阻層，該光阻層覆蓋該陣列區域和該接觸區域中的該些堆疊結構之部分表面；以及以該光阻層為遮罩蝕刻該些堆疊結構，並削減(trim)該光阻層之寬度，直到該接觸區域中的該些堆疊結構暴露於削減後的該光阻層之外，其中該光阻層於該接觸區域中係朝一第一方向削減寬度。
  4. 如申請專利範圍第3項所述之三維堆疊半導體裝置之製造方法，其中該些中間連接件的數目係為P×O個。
  5. 如申請專利範圍第3項所述之三維堆疊半導體裝置之製造方法，其中使用N個蝕刻遮罩之組合於該接觸區域中產生出的O種移除層數係朝一第二方向遞增，該第一方向不同於該第二方向。
  6. 如申請專利範圍第3項所述之三維堆疊半導體裝置之製造方法，其中以該光阻層為遮罩蝕刻該些堆疊結構包括：以該光阻層為遮罩，蝕刻M-1次該些堆疊結構，在此步驟之每次蝕刻中，該些堆疊結構被蝕刻1Q層的厚度，且在第1次~第M-2次蝕刻該些堆疊結構後，皆削減(trim)該光阻層之寬度一次，M為大於或等於3的整數，Q為大於或等於1的整數。
  7. 如申請專利範圍第3項所述之三維堆疊半導體裝置之製造方法，其中該N個遮罩均鄰接於該光阻層。
  8. 一種三維堆疊半導體裝置，包括：複數層堆疊結構，各該堆疊結構包括一導電層及一絕緣層，該些導電層及該些絕緣層交錯堆疊，其中該些堆疊結 構係形成該三維堆疊半導體裝置的一陣列區域、一接觸區域和一虛擬區域，該虛擬區域鄰接該陣列區域和該接觸區域且位於該陣列區域和該接觸區域的同一側；以及複數個中間連接件(interlayer connector)，形成於該接觸區域中，各該中間連接件連接至對應的各該導電層；該虛擬區域中的階梯高度係小於該接觸區域中的階梯高度。
  9. 如申請專利範圍第8項所述之三維堆疊半導體裝置，其中該陣列區域和該接觸區域之間具有一高度差，該高度差於該陣列區域和該接觸區域的介面處沿著遠離該虛擬區域的方向遞減。
  10. 如申請專利範圍第9項所述之三維堆疊半導體裝置，其中該高低差係以P層該堆疊結構為單位遞減，P為大於或等於1的整數。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201428843A (zh) * 2013-01-08 2014-07-16 Macronix Int Co Ltd 連接堆疊結構之導電層之中間連接件的形成方法
TW201628130A (zh) * 2015-01-28 2016-08-01 旺宏電子股份有限公司 記憶體元件及其製作方法
CN106024786A (zh) * 2015-03-31 2016-10-12 三星电子株式会社 三维半导体器件
TW201644079A (en) * 2011-05-24 2016-12-16 Macronix Int Co Ltd Capacitor with 3D NAND memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201644079A (en) * 2011-05-24 2016-12-16 Macronix Int Co Ltd Capacitor with 3D NAND memory
TW201428843A (zh) * 2013-01-08 2014-07-16 Macronix Int Co Ltd 連接堆疊結構之導電層之中間連接件的形成方法
TW201628130A (zh) * 2015-01-28 2016-08-01 旺宏電子股份有限公司 記憶體元件及其製作方法
CN106024786A (zh) * 2015-03-31 2016-10-12 三星电子株式会社 三维半导体器件

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