KR102005450B1 - 누설전류 보호회로가 구비된 파워모듈 - Google Patents

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Abstract

누설전류 보호회로가 구비된 파워모듈에 관해 개시되어 있다. 본 발명의 일 실시예에 의한 파워모듈은 파워소자와 그 주변부를 포함하고, 상기 주변부는 제어 블록과, 게이트 드라이버와, CMOS와, 입력단이 상기 파워소자에 연결되고, 출력단이 상기 제어 블록에 연결된 누설전류 보호회로를 포함하고, 상기 누설전류 보호회로는 복수의 NMOS 트랜지스터와, 이에 연결된 복수의 PMOS 트랜지스터와, 입력단이 상기 NMOS 트랜지스터와 상기 PMOS 트랜지스터의 연결 배선에 연결되고, 출력단이 상기 제어 블록에 연결된 비교기를 포함한다.

Description

누설전류 보호회로가 구비된 파워모듈{Power module comprising leakage current protecting circuit}
본 발명의 일 실시예는 파워소자를 포함하는 모듈에 관한 것으로써, 보다 자세하게는 누설전류 보호회로를 갖는 파워소자 모듈(파워모듈)에 관한 것이다
통상의 MOSFET 또는 IGBT 등은 동작과 관련해서 다양한 보호회로를 갖고 있는데, 예를 들면 디-새츄레이션(De-saturation), UVLO(Under Voltage Lock-Out), 과전압(over voltage), 소프트 턴오프(soft turn-off) 등에 대한 보호회로(protection circuit)를 갖고 있다. 통상의 MOSFET 또는 IGBT 등은 이와 같이 다양한 보호회로를 갖고 있지만, 이들 소자는 게이트 누설전류와 관련된 문제는 없는 바, 그를 위한 보호회로는 별도로 갖고 있지 않다.
그러나 파워소자, 예를 들면 HEMT(High Electron Mobility Transistor)의 경우, 게이트 누설전류가 발생될 수 있다. 이에 따라 누설전류를 해결하기 위해 다양한 방법이 제시되었으나, 대부분 제조공정이나 구조적 변경을 통한 해결방식이다.
본 발명의 일 실시예는 한계 이상의 누설전류 발생을 방지하는 파워모듈을 제공한다.
본 발명의 일 실시예에 의한 파워모듈은 파워소자와 그 주변부를 포함하고, 상기 주변부는 제어 블록과, 게이트 드라이버와, CMOS와, 입력단이 상기 파워소자에 연결되고, 출력단이 상기 제어 블록에 연결된 누설전류 보호회로를 포함하고, 상기 누설전류 보호회로는 복수의 NMOS 트랜지스터와, 이에 연결된 복수의 PMOS 트랜지스터와, 입력단이 상기 NMOS 트랜지스터와 상기 PMOS 트랜지스터의 연결 배선에 연결되고, 출력단이 상기 제어 블록에 연결된 비교기를 포함한다.
이러한 파워 모듈에서 상기 누설전류 보호회로는 상기 비교부의 입력단의 하나에 연결된 제1 회로부와 상기 비교부의 다른 입력단에 연결된 제2 회로부를 포함할 수 있다. 이때, 상기 제1 회로부는 2개의 NMOS 트랜지스터와 2개의 PMOS 트랜지스터를 포함하고, 상기 2개 중 하나의 NMOS 트랜지스터의 게이트에 상기 파워소자의 게이트 전압이 인가되고, 나머지 NMOS 트랜지스터의 게이트에 제1 전압(Va)이 인가될 수 있다. 또한 상기 제2 회로부는 2개의 NMOS 트랜지스터와 2개의 PMOS 트랜지스터를 포함하고, 상기 2개 중 하나의 NMOS 트랜지스터의 게이트에 상기 파워소자의 소스 전압이 인가되고, 나머지 NMOS 트랜지스터의 게이트에 상기 제1 전압보다 낮은 제2 전압(Vb)이 인가될 수 있다.
상기 누설 전류 보호회로는 3개의 NMOS 트랜지스터와 이에 각각 연결된 3개의 PMOS 트랜지스터를 포함하고, 상기 비교기의 2개의 입력단에 각 하나씩 연결된 2개의 NMOS 트랜지스터의 게이트에 인가되는 전압이 다르고, 3번째 NMOS 트랜지스터의 게이트에는 바이어스 전압(Vbias)이 인가될 수 있다.
상기 게이트에 인가되는 전압이 큰 NMOS 트랜지스터의 채널의 폭은 게이트에 인가되는 전압이 작은 NMOS 트랜지스터의 채널의 폭보다 좁을 수 있다.
상기 게이트에 인가되는 전압이 큰 NMOS 트랜지스터의 채널의 길이는 게이트에 인가되는 전압이 작은 NMOS 트랜지스터의 채널의 길이보다 길 수 있다.
상기 누설 전류 보호회로는, 2개의 NMOS 트랜지스터와 이에 연결된 2개의 PMOS 트랜지스터를 포함하고, 상기 비교기의 입력단은 1개일 수 있다. 이때, 상기 2개의 NMOS 트랜지스터의 게이트에 각각 서로 다른 전압이 인가되고, 인가되는 전압이 큰 NMOS 트랜지스터의 채널의 폭은 나머지 NMOS 트랜지스터의 채널의 폭보다 좁을 수 있다. 또한 상기 2개의 NMOS 트랜지스터의 게이트에 각각 서로 다른 전압이 인가되고, 인가되는 전압이 큰 NMOS 트랜지스터의 채널의 길이는 나머지 NMOS 트랜지스터의 채널의 길이보다 길 수 있다.
본 발명의 다른 실시예에 의한 파워모듈은 파워소자와 그 주변부를 포함하고, 상기 주변부는 제어 블록과, 게이트 드라이버와, CMOS와, 입력단이 상기 파워소자와 상기 CMOS를 연결하는 배선에 연결되고, 출력단이 상기 제어 블록에 연결된 누설전류 보호회로를 포함하고, 상기 누설전류 보호회로는 크기가 다른 복수의 저항과, 입력단이 복수의 저항들 사이에 연결되고, 출력단이 상기 제어 블록에 연결된 비교기를 포함할 수 있다.
이러한 파워 모듈에서 상기 누설전류 보호회로는 직렬로 연결된 제1 및 제2 저항과 직렬로 연결된 제3 및 제4 저항을 포함하고, 상기 비교기의 2개의 입력단 중 하나는 상기 제1 및 제2 저항 사이에, 나머지 입력단은 상기 제3 및 제4 저항 사이에 각각 연결된 것일 수 있다.
상기 제1 저항의 입력단과 상기 제3 저항의 입력단은 상기 배선의 서로 다른 두 지점에 연결되고, 각 입력단 사이에 전위차를 가질 수 있다.
상기 배선에 전압 강하 요소가 구비되고, 상기 제1 저항의 입력단은 상기 전압 강하 요소와 상기 CMOS 사이에 연결되고, 상기 제3 저항의 입력단은 상기 전압 강하 요소와 상기 파워소자 사이에 연결될 수 있다.
상기 전압 강하 요소는 저항 또는 트랜지스터일 수 있다.
상기 제1 저항의 크기는 상기 제3 저항의 크기와 다를 수 있다.
상기 제2 저항의 크기는 상기 제4 저항의 크기와 다를 수 있다.
본 발명의 일 실시예에 의한 파워모듈은 게이트 누설전류 보호회로를 구비한다. 따라서 파워소자로부터 발생되는 누설전류가 설정된 한계 누설전류 이상이 되는 것을 감지하여 파워소자를 비롯해서 파워모듈의 동작과 관련된 부품(예컨대, 게이트 드라이버)을 보호할 수 있다. 이에 따라 파워소자와 모듈의 안정된 동작을 유지할 수 있어 파워소자 및 모듈에 대한 동작 신뢰성을 높일 수 있다.
도 1은 본 발명의 일 실시예에 의한 파워소자 보호회로가 구비된 파워모듈의 구성을 나타낸 다이어그램이다.
도 2는 본 발명의 다른 실시예에 의한 파워소자 보호회로가 구비된 파워모듈의 구성을 나타낸 다이어그램이다.
도 3은 도 2에서 전압 강하 요소가 별도의 저항인 경우를 나타낸 다이어그램이다.
도 4는 도 2에서 전압 강하 요소가 트랜지스터인 경우를 나타낸 다이어그램이다.
도 5 내지 도 7은 제1 내지 제3 실시예에 의한, 도 1의 게이트 누설 전류 검출기의 회로이다.
도 8은 도 2의 게이트 누설 전류 검출기의 회로이다.
이하, 본 발명의 실시예들에 의한 파워소자 보호회로를 구비하는 파워소자 모듈을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
도 1 본 발명의 일 실시예에 의한 파워소자 보호회로를 구비하는 파워소자 모듈(이하, 제1 파워소자 모듈)을 보여준다.
도 1을 참조하면, 제1 파워소자 모듈은 파워소자(20), 제어 블록(control block)(22), 게이트 드라이버(24) 및 제1 및 제2 트랜지스터(28, 30), 게이트 누설 전류 검출기(gate leakage current detector)(26)를 포함한다. 제어블록(22)은 게이트 누설 전류 검출기(26)로부터 주어지는 신호에 따라 게이트 드라이버(24)의 동작을 제어한다. 게이트 드라이버(24)의 동작은 제어블록(22)으로부터 주어지는 제어신호에 따라 제어된다. 게이트 드라이버(24)는 제1 및 제2 트랜지스터(28, 30)를 통해서 파워소자(20)에 게이트 전압을 인가하고, 컨트롤 블록(22)으로부터 주어지는 제어신호에 따라 온(ON) 또는 오프(OFF) 된다. 제1 트랜지스터(28)는 N형 MOS(Metal Oxide Semiconductor) 트랜지스터이다. 제2 트랜지스터(30)는 P형 MOS 트랜지스터이다. 제1 및 제2 트랜지스터(28, 30)는 CMOS를 구성할 수 있다. 파워소자(20)는, 예를 들면 고 전자 이동도 트랜지스터(High Electron Mobility Transistor, HEMT)일 수 있다. 제어 블록(22)은 게이트 드라이버(24)을 통해 파워소자(20)에 연결되어 있다. 곧, 게이트 드라이버(24)는 제어 블록(22)과 파워소자(20) 사이에 구비된다. 게이트 드라이버(24)는 게이트 누설 전류 검출기(26)와 직접 연결되어 있지 않다. 게이트 드라이버(24)와 파워소자(20) 사이에 제1 및 제2 트랜지스터(28, 30)가 구비되어 있다. 게이트 드라이버(24)는 제1 및 제2 트랜지스터(28, 30)를 거쳐서 파워소자(20)에 연결된다. 게이트 드라이버(24)는 제1 및 제2 트랜지스터(28, 30)의 게이트에 연결되어 있다. 제1 및 제2 트랜지스터(28, 30)는 병렬로 연결되어 있다. 게이트 누설 전류 검출기(26)는 제어 블록(22)과 파워소자(20) 사이에 구비된다. 게이트 누설 전류 검출기(26)의 출력단은 제어 블록(22)에 연결된다. 게이트 누설 전류 검출기(26)의 2개의 입력단 중 하나는 파워소자(20)의 소스에, 나머지 하나는 제1 및 제2 트랜지스터(28, 30)와 파워소자(20)의 게이트 사이에 연결된다. 게이트 누설 전류 검출기(26)는 이와 같이 연결되어 파워소자(20)의 게이트와 소스 사이의 전압을 측정하고, 측정된 전압이 설정된 전압 이상이 되면, 제어 블록(22)에 제어신호를 보내고, 제어 블록(22)은 이 제어신호에 따라 게이트 드라이버(24)의 동작을 오프시킨다. 이 결과, 파워소자(20)로부터 전류 누설이 중지되어 제1 파워소자 모듈이 누설전류로부터 보호될 수 있다. 상기 설정된 전압은 파워소자(20)의 누설전류가 한계치 이상이 되는 전압이다.
도 2는 본 발명의 다른 실시예에 의한 파워소자 보호회로를 구비하는 파워소자 모듈(이하, 제2 파워소자 모듈)을 보여준다. 제2 파워소자 모듈은 제2 게이트 누설 전류 검출기(36)를 포함한다. 제2 게이트 누설 전류 검출기(36)의 출력단은 제어블록(22)에 연결된다. 제2 게이트 누설 전류 검출기(36)는 제1 및 제2 트랜지스터(28, 30)와 파워소자(20)의 게이트 사이에 흐르는 전류를 측정하도록 구비된 것이다. 이에 따라 제2 게이트 누설 전류 검출기(36)의 제1 및 제2 입력단(40, 42)은 제1 및 제2 트랜지스터(28, 30)과 파워소자(20)의 게이트를 연결하는 배선(44)에 연결된다. 제1 및 제2 입력단(40, 42)은 서로 떨어져서 배선(44)에 연결되어 있다. 제1 및 제2 입력단(40, 42) 사이의 배선(44)에는 전류 측정을 위한 수단으로 전압 강하 요소(46)가 구비될 수 있다. 나머지 구성은 도 1의 제1 파워소자 모듈과 동일할 수 있다. 전압 강하 요소(46)는, 예를 들면 기생 저항, 곧 배선(44) 자체의 저항일 수 있고, 도 3에 도시한 바와 같이 배선(44)에 별도로 구비된 저항(46A)일 수도 있으며, 도 4에 도시한 바와 같이 배선(44)에 구비된 트랜지스터(44B)일 수도 있다. 전압 강하 요소(46) 양단의 전위차에 따라 전압 강하 요소(46)를 흐르는 전류가 발생된다. 그러므로 배선(44)에 흐르는 전류는 전압 강하 요소(46) 양단의 전압을 측정함으로써 측정할 수 있다. 이러한 점에서 제2 게이트 누설 전류 검출기(36)는 전압 측정을 통한 전류를 측정하는 검출기로 볼 수 있다. 전압 강하 요소(46) 양단에서 측정된 전압이 설정된 전압 이상이 되면, 제2 게이트 누설 전류 검출기(36)는 제어블록(22)에 제어신호를 보낸다. 이후의 진행은 도 1에서 설명한 바와 동일할 수 있다. 도 2에서 상기 설정된 전압은 전압 강하 요소(46)를 통과하는 전류가 설정된 전류가 되는 전압이다. 이때, 상기 설정된 전류는 파워소자(20)로부터 발생되는 누설전류가 정해진 값 이상이 될 수 있는 전류이다. 곧, 상기 설정된 전류 이상의 전류가 파워소자(20)에 인가될 경우, 파워소자(20)의 누설전류는 설정된 값 이상이 될 수 있다. 도 1 및 도 2에서 파워소자(20)를 제외한 나머지는 편의 상 주변부라 한다.
다음에는 도 1의 게이트 누설 전류 검출기(26)와 도 2의 제2 게이트 누설 전류 검출기(36)의 회로의 실시예를 설명한다.
먼저, 도 1의 게이트 누설 전류 검출기(26)의 회로의 예를 도 3 내지 도 5를 참조하여 설명한다.
도 5는 제1 실시예에 의한, 도 1의 게이트 누설 전류 검출기(26)의 회로를 보여준다.
도 5를 참조하면, 회로는 제1 회로부(C1)와 제2 회로부(C2)와 비교기(86)를 포함한다. 비교기(86)의 + 입력단에 제2 회로부(C2)가 연결되고, - 입력단에 제1 회로부(C1)가 연결된다. 제1 회로부(C1)는 제1 및 제2 NMOS 트랜지스터(50, 52)와 제1 및 제2 PMOS 트랜지스터(54, 56)를 포함한다. 제1 및 제2 NMOS 트랜지스터(50, 52)의 소스는 공통으로 접지되어 있다. 제1 및 제2 PMOS 트랜지스터(54, 56)의 드레인은 공통으로 전원에 연결되어 있다. 제1 NMOS 트랜지스터(50)의 드레인과 제1 PMOS 트랜지스터(54)의 소스는 연결되어 있다. 제2 NMOS 트랜지스터(52)의 드레인과 제2 PMOS 트랜지스터(56)의 소스는 연결되어 있다. 제2 NMOS 트랜지스터(52)와 제2 PMOS 트랜지스터(56)를 연결하는 배선(58)에 비교기(86)의 입력단이 연결된다. 제1 및 제2 PMOS 트랜지스터(54, 56)의 게이트는 서로 연결되어 있고, 제1 PMOS 트랜지스터(54)의 소스와 연결된다. 제1 NMOS 트랜지스터(50)의 게이트에는 제1 전압(Va)이 인가된다. 제2 NMOS 트랜지스터(52)의 게이트는 파워소자(20)의 게이트와 연결되어 파워소자(20)의 게이트에 인가되는 전압(n1)이 인가된다.
제2 회로부(C2)는 제3 및 제4 NMOS 트랜지스터(60, 62)와 제3 및 제4 PMOS 트랜지스터(64, 66)을 포함한다. 제3 및 제4 NMOS 트랜지스터(60, 62)의 연결관계와 제3 및 제4 PMOS 트랜지스터(64, 66) 사이의 연결관계와 제 3 및 제4 NMOS 트랜지스터(60, 62)와 제3 및 제4 PMOS 트랜지스터(64, 66) 사이의 연결관계는 제1 회로부(C1)에 포함된 트랜지스터들(50, 52, 54, 56)의 연결관계와 동일할 수 있다. 제2 회로부(C2)에서 제3 NMOS 트랜지스터(60)에 제2 전압(Vb)인 인가된다. 제4 NMOS 트랜지스터(62)의 게이트는 파워소자(20)의 소스와 연결되어 파워소자(20)의 소스 전압이 인가된다. 제4 MMOS 트랜지스터(62)와 제4 PMOS 트랜지스터(66)의 연결 배선(68)에 비교기(86)의 + 입력단이 연결된다.
제1 회로부(C1)의 제2 NMOS 트랜지스터(52)의 게이트에 인가되는 전압(n1)은 제2 회로부(C2)의 제4 NMOS 트랜지스터(62)의 게이트에 인가되는 전압(n2)보다 항상 크다. 이에 따라 제1 회로부(C1)의 제1 전압(Va)은 제2 회로부(C2)의 제2 전압(Vb)보다 작게 유지한다. 이에 따라 비교기(86)의 - 입력단에 인가되는 전압과 + 입력단에 인가되는 전압은 파워소자(20)의 게이트에 인가되는 전압(n1)과 소스에 인가되는 전압(n2) 사이의 차이가 한계 누설전류를 초과하는 누설전류를 발생시키는 전압차가 되기 전까지 동일하게 유지될 수 있다. 전압(n1)과 전압(n2) 사이의 차이가 한계 누설 전류를 발생시키는 전압차가 되면서 비교기(86)의 입력단에 입력되는 전압이 증가하게 된다. 이 결과, 비교기(86)의 출력신호(n3)가 발생된다. 비교기(86)의 출력신호(n3)는 제어 블록(22)의 입력신호가 된다. 제어블록(22)은 비교기(86)로부터 신호(n3)가 입력되면, 게이트 드라이버(24)의 동작을 오프시킨다.
도 6은 제2 실시예에 의한, 도 1의 게이트 누설 전류 검출기(26)의 회로를 보여준다.
도 6을 참조하면, 제1 내지 제3 MOS 트랜지스터(70, 72, 74)와 제1 내지 제3 PMOS 트랜지스터(80, 82, 84)를 포함한다. 제1 내지 제3 NMOS 트랜지스터(70-74)의 소스는 공통으로 접지되어 있다. 제1 내지 제3 PMOS 트랜지스터(80-84)의 드레인은 공통으로 전원이 연결되어 있고, 게이트는 서로 연결되어 있다. 제1 내지 제3 PMOS 트랜지스터(80-84)의 소스는 각각 제1 내지 제3 NMOS 트랜지스터(70-74)의 드레인에 연결되어 있다. 제3 PMOS 트랜지스터(84)의 소스는 제1 내지 제3 PMOS 트랜지스터(80-84)의 게이트를 연결하는 배선에 연결되어 있다. 제2 NMOS 트랜지스터(72)와 제2 PMOS 트랜지스터(82)를 연결하는 배선에 비교기(86)의 + 입력단이 연결된다. 그리고 제1 NMOS 트랜지스터(70)와 제1 PMOS 트랜지스터(80)를 연결하는 배선에 비교기(86)의 입력단이 연결된다. 제3 NMOS 트랜지스터(74)의 게이트에는 바이어스 전압(Vbias)이 인가된다. 제1 NMOS 트랜지스터(n1)의 게이트는 파워소자(20)의 게이트와 연결되어 파워소자(20)의 게이트 전압(n1)이 인가된다. 제2 NMOS 트랜지스터(72)의 게이트는 파워소자(20)의 소스에 연결되어 파워소자(20)의 소스 전압(n2)이 인가된다. 전압(n1)은 전압(n2)보다 크다. 제2 NMOS 트랜지스터(72)의 채널의 폭(W2)은 제1 NMOS 트랜지스터(70)의 채널의 폭(W1)보다 크다(W2>W1). 또는 제2 NMOS 트랜지스터(72)의 채널의 길이(L2)는 제1 NMOS 트랜지스터(70)의 채널의 길이(L1)보다 작을 수 있다(L2<L1). 이에 따라 비교기(86)의 입력단에 인가되는 전압과 + 입력단에 입력되는 전압은 전압(n1)과 전압(n2) 사이의 차이가 한계 누설전류를 초과하는 누설전류를 발생시키는 전압차가 되기 전까지 동일하게 유지될 수 있다. 트랜지스터(70, 72)를 형성할 때, 이러한 조건을 고려하여 채널의 폭 또는 길이를 조절할 수 있다. 전압(n1)과 전압(n2) 사이의 차이가 한계 누설 전류를 발생시키는 전압차가 되면서 비교기(86)의 입력단에 입력되는 전압이 증가하게 된다. 이 결과, 비교기(86)의 출력신호(n3)가 발생되고, 제어 블록(22)을 통해 게이트 드라이버(24)를 오프시킬 수 있다.
도 7은 제3 실시예에 의한, 도 1의 게이트 누설 전류 검출기(26)의 회로를 보여준다.
도 7을 참조하면, 회로는 제1 및 제2 NMOS 트랜지스터(90, 92)와 제1 및 제2 PMOS 트랜지스터(100, 102)를 포함하고, 비교기(96)를 포함한다. 제1 및 제2 NMOS 트랜지스터(90, 92)의 소스는 공통으로 접지되어 있다. 제1 및 제2 PMOS 트랜지스터(100, 102)의 드레인에 공통 전원이 연결되어 있다. 제1 NMOS 트랜지스터(90)의 드레인은 제1 PMOS 트랜지스터(100)의 소스와 연결된다. 제2 NMOS 트랜지스터(92)의 드레인은 제2 PMOS 트랜지스터(102)의 소스와 연결된다. 제1 및 제2 PMOS 트랜지스터(100, 102)의 게이트는 서로 연결되어 있다. 제2 PMOS 트랜지스터(102)의 소스는 제1 및 제2 PMOS 트랜지스터(100, 102)의 게이트와 연결된다. 제1 NMOS 트랜지스터(90)의 드레인과 제1 PMOS 트랜지스터(100)의 소스를 연결하는 배선(98)에 비교기(96)의 입력단이 연결된다. 제1 NMOS 트랜지스터(90)의 게이트는 파워소자(20)의 게이트와 연결되고, 파워소자(20)의 게이트에 인가되는 전압(n1)이 인가된다. 제2 NMOS 트랜지스터(92)의 게이트는 파워소자(20)의 소스에 연결되고, 파워소자(20)의 소스에 인가되는 전압(n2)이 인가된다. 전압(n1)은 전압(n2)보다 크다(n1>n2). 제2 NMOS 트랜지스터(92)의 채널의 폭(W22)은 제1 NMOS 트랜지스터(90)의 채널의 폭(W11)보다 넓다(W22>W11). 또는 제2 NMOS 트랜지스터(92)의 채널의 길이(L22)는 제1 NMOS 트랜지스터(90)의 채널의 길이(L11)보다 작을 수 있다(L22<L11). 이에 따라 제1 및 제2 NMOS 트랜지스터(90, 92)의 드레인의 전위는 전압(n1)과 전압(n2) 사이의 차이가 한계 누설전류를 초과하는 누설전류를 발생시키는 전압차가 되기 전까지 동일하게 유지될 수 있다. 제1 및 제2 NMOS 트랜지스터(90, 92)를 형성할 때, 이러한 조건을 고려하여 채널의 폭 또는 길이를 조절할 수 있다. 전압(n1)과 전압(n2) 사이의 차이가 한계 누설 전류를 발생시키는 전압차 이상이 되면서 제1 NMOS 트랜지스터(90)의 드레인의 전위가 더 높아지고, 비교기(96)에서 출력신호(n3)가 발생되며, 제어 블록(22)을 통해 게이트 드라이버(24)를 오프시킬 수 있다.
도 8은 도 2의 제2 게이트 누설 전류 검출기(36)의 회로를 보여준다.
도 8을 참조하면, 회로는 비교기(110)와 제1 내지 제4 저항(Rm1, Rm2, Rn1, Rn2)을 포함한다. 제1 및 제2 저항(Rm1, Rm2)은 직렬로 연결되어 있다. 제3 및 제4 저항(Rn1, Rn2)도 직렬로 연결되어 있다. 제1 저항(Rm1)의 입력단은 도 2에서 제1 및 제2 트랜지스터(28, 30)와 전압 강하 요소(46) 사이에 연결되고, 출력단은 제2 저항(Rm2)의 입력단에 연결된다. 따라서 제1 저항(Rm1)의 입력단에는 제1 및 제2 트랜지스터(28, 30)와 전합 강하 요소(46) 사이의 전압(n11)이 인가된다. 제1 저항(Rm1)의 출력단과 제2 저항(Rm2)의 입력단을 연결하는 배선에 비교기(110)의 + 입력단이 연결된다. 제3 저항(Rn1)의 입력단은 도 2에서 파워소자(20)의 게이트와 전압 강하 요소(46) 사이에 연결되고, 출력단은 제4 저항(Rn2)의 입력단에 연결된다. 따라서 제3 저항(Rn1)의 입력단에는 파워소자(20)의 게이트와 전압 강하 요소(46) 사이의 전압(n22)이 인가된다. 제3 저항(Rn1)의 출력단은 제4 저항(Rn2)의 입력단에 연결된다. 제3 저항(Rn1)의 출력단과 제4 저항(Rn2)의 입력단을 연결하는 배선은 비교기(110)의 입력단에 연결된다. 제3 저항(Rn1)의 입력단에 인가되는 전압(n22)은 제1 저항(Rm1)의 입력단에 인가되는 전압(n11)보다 작다(n22<n11). 제1 저항(Rm1)은 제3 저항(Rn1)보다 클 수 있다(Rm1>Rn1). 또는 제2 저항(Rm2)은 제4 저항(Rn2)보다 작을 수 있다(Rm2<Rn2). 이에 따라 비교기(110)의 + 입력단과 입력단에 인가되는 전압은 전압(n11)과 전압(n22) 사이의 차이, 곧 전압 강하 요소(46) 양단의 전위차가 설정된 전위차가 될 때까지 일정하게 유지될 수 있고, 상기 설정된 전위차 이상이 되면서 비교기(110)의 입력단에 입력되는 전압이 달라져서 비교기(110)로부터 출력신호(n33)가 발생된다. 출력신호(n33)가 제어 블록(22)에 전달되면서 제어블록(22)은 게이트 드라이버(24)를 오프시킨다. 제1 내지 제4 저항(Rm1, Rm2, Rn1, Rn2)의 크기는 이러한 상황을 고려하여 결정할 수 있다. 이때, 상기 설정된 전위차는 파워소자(20)에 한계 이상의 누설전류가 발생될 수 있는 양의 전류가 흐를 수 있는 전압일 수 있다. 곧, 상기 설정된 전위차에 따른 전류 이상의 전류가 파워소자(20)에 인가되면, 파워소자(20)로부터 발생되는 누설전류는 설정된 한계 값보다 커질 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
20:파워소자 22:제어블록
24:게이트 드라이버 26, 36:누설전류 보호회로
28, 30:제1 및 제2 트랜지스터 40, 42:제1 및 제2 입력단
44, 58, 68, 98:배선 46:전압 강하 요소
46A:저항 46B:트랜지스터
50, 52, 60, 62:제1 내지 제4 NMOS 트랜지스터
54, 56, 64, 66:제1 내지 제4 PMOS 트랜지스터
70, 72, 74:제1 내지 제3 NMOS 트랜지스터
80, 82, 84:제1 내지 제3 PMOS 트랜지스터
86, 96, 110:비교기 90, 92:제1 및 제2 NMOS 트랜지스터
100, 102:제1 및 제2 PMOS 트랜지스터
C1, C2:제1 및 제2 회로부 Rm1, Rm2, Rn1, Rn2:제1 내지 제4 저항

Claims (17)

  1. 파워소자와 상기 파워소자에 접속된 주변부를 포함하고,
    상기 주변부는
    CMOS;
    상기 CMOS의 게이트에 접속되며 상기 CMOS를 매개로 상기 파워소자에 접속되는 게이트 드라이버;
    상기 게이트 드라이버의 동작을 제어하는 제어 블록; 및

    입력단이 상기 파워소자에 연결되고, 출력단이 상기 제어 블록에 연결된 누설전류 보호회로;를 포함하고,
    상기 누설전류 보호회로는,
    복수의 NMOS 트랜지스터;
    상기 복수의 NMOS 트랜지스터에 연결된 복수의 PMOS 트랜지스터; 및
    입력단이 상기 NMOS 트랜지스터와 상기 PMOS 트랜지스터의 연결 배선에 연결되고, 출력단이 상기 제어 블록에 연결된 비교기;를 포함하며,
    상기 복수의 NMOS 트랜지스터 중 2개의 NMOS 트랜지스터는 상기 비교기에 접속되며,
    상기 누설전류 보호회로의 상기 입력단은 상기 파워소자의 게이트에 접속된 제1 입력단과 상기 파워소자의 소스에 접속된 제2 입력단을 포함하며,
    상기 제1 입력단은 상기 2개의 NMOS 트랜지스터 중 하나의 게이트에 접속되며, 상기 제2 입력단은 상기 2개의 NMOS 트랜지스터 중 다른 하나의 게이트에 접속된 파워 모듈.
  2. 제 1 항에 있어서,
    상기 누설전류 보호회로는,
    상기 제1 입력단에 연결된 제1 회로부와 상기 제2 입력단에 연결된 제2 회로부를 포함하는 파워모듈.
  3. 제 2 항에 있어서,
    상기 제1 회로부는,
    2개의 NMOS 트랜지스터와 2개의 PMOS 트랜지스터를 포함하고,
    상기 2개의 NMOS 트랜지스터 중 하나의 NMOS 트랜지스터의 게이트에 상기 파워소자의 게이트 전압이 인가되고, 나머지 NMOS 트랜지스터의 게이트에 제1 전압(Va)이 인가된 파워모듈.
  4. 제 3 항에 있어서,
    상기 제2 회로부는,
    2개의 NMOS 트랜지스터와 2개의 PMOS 트랜지스터를 포함하고, 상기 2개의 NMOS 트랜지스터 중 하나의 NMOS 트랜지스터의 게이트에 상기 파워소자의 소스 전압이 인가되고, 나머지 NMOS 트랜지스터의 게이트에 상기 제1 전압보다 낮은 제2 전압(Vb)이 인가된 파워모듈.
  5. 파워소자와 상기 파워소자에 접속된 주변부를 포함하고,
    상기 주변부는
    CMOS;
    상기 CMOS의 게이트에 접속되며 상기 CMOS를 매개로 상기 파워소자에 접속되는 게이트 드라이버;
    상기 게이트 드라이버의 동작을 제어하는 제어 블록; 및
    입력단이 상기 파워소자에 연결되고, 출력단이 상기 제어 블록에 연결된 누설전류 보호회로;를 포함하고,
    상기 누설전류 보호회로는,
    복수의 NMOS 트랜지스터;
    상기 복수의 NMOS 트랜지스터에 연결된 복수의 PMOS 트랜지스터; 및
    입력단이 상기 NMOS 트랜지스터와 상기 PMOS 트랜지스터의 연결 배선에 연결되고, 출력단이 상기 제어 블록에 연결된 비교기;를 포함하며,
    상기 누설 전류 보호회로는,
    3개의 NMOS 트랜지스터와 이에 각각 연결된 3개의 PMOS 트랜지스터를 포함하고, 상기 비교기의 2개의 입력단에 각 하나씩 연결된 2개의 NMOS 트랜지스터의 게이트에 인가되는 전압이 다르고, 3번째 NMOS 트랜지스터의 게이트에는 바이어스 전압(Vbias)이 인가된 파워모듈.
  6. 제 5 항에 있어서,
    상기 게이트에 인가되는 전압이 큰 NMOS 트랜지스터의 채널의 폭은 게이트에 인가되는 전압이 작은 NMOS 트랜지스터의 채널의 폭보다 좁은 파워모듈.
  7. 제 5 항에 있어서,
    상기 게이트에 인가되는 전압이 큰 NMOS 트랜지스터의 채널의 길이는 게이트에 인가되는 전압이 작은 NMOS 트랜지스터의 채널의 길이보다 긴 파워모듈.
  8. 파워소자와 상기 파워소자에 접속된 주변부를 포함하고,
    상기 주변부는
    CMOS;
    상기 CMOS의 게이트에 접촉되며 상기 CMOS를 매개로 상기 파워소자에 접속되는 게이트 드라이버;
    상기 게이트 드라이버의 동작을 제어하는 제어 블록; 및
    입력단이 상기 파워소자에 연결되고, 출력단이 상기 제어 블록에 연결된 누설전류 보호회로;를 포함하고,
    상기 누설전류 보호회로는,
    복수의 NMOS 트랜지스터;
    상기 복수의 NMOS 트랜지스터에 연결된 복수의 PMOS 트랜지스터; 및
    입력단이 상기 NMOS 트랜지스터와 상기 PMOS 트랜지스터의 연결 배선에 연결되고, 출력단이 상기 제어 블록에 연결된 비교기;를 포함하며,
    상기 누설 전류 보호회로는, 2개의 NMOS 트랜지스터와 이에 연결된 2개의 PMOS 트랜지스터를 포함하고, 상기 비교기의 입력단은 1개인 파워모듈.
  9. 제 8 항에 있어서,
    상기 2개의 NMOS 트랜지스터의 게이트에 각각 서로 다른 전압이 인가되고, 인가되는 전압이 큰 NMOS 트랜지스터의 채널의 폭은 나머지 NMOS 트랜지스터의 채널의 폭보다 좁은 파워모듈.
  10. 제 8 항에 있어서,
    상기 2개의 NMOS 트랜지스터의 게이트에 각각 서로 다른 전압이 인가되고, 인가되는 전압이 큰 NMOS 트랜지스터의 채널의 길이는 나머지 NMOS 트랜지스터의 채널의 길이보다 긴 파워모듈.
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