CN103944553B - 一种输出缓冲器、栅极驱动电路及其控制方法 - Google Patents

一种输出缓冲器、栅极驱动电路及其控制方法 Download PDF

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Abstract

本发明公开了一种输出缓冲器、栅极驱动电路及其控制方法，其中输出缓冲器包括第一晶体管和第二晶体管，还包括输入信号控制单元，对输入信号进行控制，得到上拉信号和下拉信号，分别连接到第一晶体管和第二晶体管的输入端。上述输出缓冲器利用输入信号控制单元将一个输入信号分成两个信号，即上拉信号和下拉信号，由于两个信号分别控制，可以使第一晶体管和第二晶体管这两个晶体管不会同时打开，特别是作为缓冲器能够加大移位寄存器的扇出能力，由于缓冲器的宽长比较大，导通电流较大，这样便不会存在电平直接从高到低的直流电流通路，可以大大减少缓冲器的短路电流功耗，进而减少液晶面板的功耗。

Description

一种输出缓冲器、栅极驱动电路及其控制方法
技术领域
本发明涉及液晶显示技术领域，特别涉及一种输出缓冲器、栅极驱动电路及其控制方法。
背景技术
在数字集成电路中，缓冲器一般分输入缓冲器和输出缓冲器两种。输入缓冲器将外设送来的数据暂时存放，以便处理器将其取走；输出缓冲器用来暂时存放处理器送往外设的数据。
目前常用的输出缓冲器的连接示意图如图1所示，CMOS缓冲器是由偶数个反相器构成的，每级器件尺寸放大以提高缓冲器的驱动负载能力。其中输入信号IN和CK通过两输入与非门后的输出P作为输出缓冲器的输入，输出缓冲器中包括两个晶体管，第一晶体管是PMOS管，作为上拉晶体管，第二晶体管是NMOS管，作为下拉晶体管。当输出缓冲器的输入P点电压为高电平时，NMOS导通，输出电压OUT为低电平；当输出缓冲器的输入P点电压为低电平时，PMOS导通，输出电压OUT为高电平。
但是，上述CMOS缓冲器电路自身存在缺点，当输入从低电平到高电平或者由高电平到低电平跳变的时候，在一个较短的时间内PMOS和NMOS是同时开启的，这时有电源从高电平到低电平的导通，成为短路电流功耗，并且该短路电流功耗的大小同电流、导通时间、电源电压、输入切换频率成正比。器件导通电流的大小与PMOS和NMOS的尺寸大小有关，特别是作为输出缓冲器，上拉晶体管PMOS和下拉晶体管NMOS的宽长比都是很大的，才能更好的驱动较大的负载和具有更大的扇出能力。但是器件宽长比大时导通电流也会变得很大，导致相应的短路电流功耗变得很大，在整体功耗中的比重变得很大。
发明内容
（一）要解决的技术问题
本发明要解决的技术问题是如何减少输出缓冲器的短路电流功耗。
（二）技术方案
为解决上述技术问题，本发明提供了一种输出缓冲器，包括第一晶体管和第二晶体管，还包括输入信号控制单元，对输入信号进行控制，得到上拉信号和下拉信号，分别连接到第一晶体管和第二晶体管的输入端。
进一步地，所述输入信号控制单元的输入端包括一输入信号和至少两个控制信号。
进一步地，所述输入信号控制单元还包括至少两个与非门，所述与非门的输入端为控制信号和至少一个输入信号，输出端分别为第一晶体管输入端的上拉信号和第二晶体管输入端的下拉信号。
进一步地，所述输入信号控制单元包括第一控制信号和第二控制信号两个控制信号，以及第一与非门和第二与非门两个与非门，且所述第一与非门和第二与非门都是两输入与非门，第一控制信号作为第一与非门的输入端，第二控制信号作为第二与非门的输入端，输入信号同时作为第一与非门和第二与非门的输入端。
进一步地，所述第一晶体管为PMOS管，第二晶体管为NMOS管。
为解决上述技术问题，本发明还提供了一种栅极驱动电路，包括以上项所述的输出缓冲器和输入信号产生单元，所述输入信号产生单元用于产生输出缓冲器的输入信号，所述输出缓冲器的输出端输出栅极信号。
进一步地，所述输入信号产生单元中包括时钟信号、输入起始信号和产生模块，产生模块的输入端连接时钟信号和输入起始信号，在时钟信号的控制下实现锁存和移位并产生输入信号，由产生模块的输出端输出。
进一步地，所述产生模块包括两个反相器和两个三态门，时钟信号连接第一反相器的输入端、第一三态门的第三端以及第二三态门的第二端，第一反相器的输出端连接到第一三态门的第二端以及第二三态门的第三端，输入起始信号连接第一三态门的第一端，第一三态门的第四端连接第二三态门的第四端以及第二反相器的输入端，第二三态门的第一端连接第二反相器的输出端，并作为产生模块的输出端，为输出缓冲器提供输入信号。
为解决上述技术问题，本发明还提供了一种以上所述栅极驱动电路的控制方法，包括：
根据输入的时钟信号和输入起始信号产生输入信号；
将输入信号分成至少两路，分别在至少两个控制信号的控制下产生上拉信号和下拉信号，分别作为第一晶体管和第二晶体管的输入端；
第一晶体管和第二晶体管的输出形成栅极信号。
进一步地，所述输入信号被分成两路，一路输入信号作为第一与非门的输入信号，在第一控制信号的控制下产生上拉信号；另一路输入信号作为第二与非门的输入信号，在第二控制信号的控制下产生下拉信号。
进一步地，下拉信号由高电平变为低电平时，第二晶体管由导通变为关闭，此时上拉信号一直处于高电平，第一晶体管一直处于关闭状态；
下拉信号由低电平变为高电平时，第二晶体管由关闭变为导通，此时上拉信号一直处于高电平，第一晶体管一直处于关闭状态；
上拉信号由高电平变为低电平时，第一晶体管由关闭变为导通，此时下拉信号一直处于低电平，第二晶体管一直处于关闭状态；
上拉信号由低电平变为高电平时，第一晶体管由导通变为关闭，此时下拉信号一直处于低电平，第二晶体管一直处于关闭状态。
（三）有益效果
本发明实施例提供的一种输出缓冲器、栅极驱动电路及其控制方法，其中输出缓冲器包括第一晶体管和第二晶体管，还包括输入信号控制单元，对输入信号进行控制，得到上拉信号和下拉信号，分别连接到第一晶体管和第二晶体管的输入端。上述输出缓冲器利用输入信号控制单元将一个输入信号分成两个信号，即上拉信号和下拉信号，由于两个信号分别控制，可以使第一晶体管和第二晶体管这两个晶体管不会同时打开，特别是作为缓冲器能够加大移位寄存器的扇出能力，由于缓冲器的宽长比较大，导通电流较大，这样便不会存在电平直接从高到低的直流电流通路，可以大大减少缓冲器的短路电流功耗，进而减少液晶面板的功耗。
附图说明
图1是现有技术中使用的输出缓冲器的组成示意图；
图2是现有技术中的输出缓冲器在工作时的波形时序图；
图3是本发明实施例一中提供的一种输出缓冲器的组成示意图；
图4是本发明实施例一中提供的输出缓冲器工作时的波形时序图；
图5是本发明实施例二中提供的一种栅极驱动电路的组成示意图；
图6是本发明实施例二中提供的一种栅极驱动电路工作时的波形时序图。
具体实施方式
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
对于图1中所示的缓冲器应用于LTPS（Low Temperature Poly-silicon，低温多晶硅）技术中，得到的液晶显示面板的驱动多集成在面板上，在分辨率较高的面板上其扫描驱动线和数据驱动线上的负载较大，要将其驱动起来，通常需要增加较大尺寸的输出缓冲器以提高其输出电流，图1中输出缓冲器工作时的波形时序图如图2所示，t1时刻由于与非门的两个输入端中的一个输入端CK由低电平跳变到高电平，另一个输入端IN是高电平，因此在t1时刻与非门输出P点的电平是由高电平跳变到低电平，P点为高电平时NMOS管导通，P点为低电平时PMOS管导通，在P点电平由高电平向低电平跳变的过程中会出现PMOS管和NMOS管同时导通的时刻，在此时刻中当P点电压位于PMOS和NMOS阈值电压之间的电压值时，使NMOS和PMOS同时导通，便会在PMOS管和NMOS管之间形成从高电平到低电平的直接电流通路，即产生导通电流Ishort，如图2所示。可见在t1时刻会产生一个冲击波的导通电流Ishort，同理在t2时刻（即CK由高电平跳变到低电平的时刻）也产生了相同的导通电流Ishort。由于该冲击波行的导通电流具有不可忽视的短路电流功耗，当器件宽长比很大时，该电流引起的功耗在整体功耗中占得比重变得更大。
实施例一
本发明实施例一提供了一种输出缓冲器，组成示意图如图3所示，包括第一晶体管10和第二晶体管20，还包括输入信号控制单元30，对输入信号IN进行控制，得到上拉信号PU和下拉信号PL，分别连接到第一晶体管10和第二晶体管20的输入端。
优选地，本实施例中的输入信号控制单元30包括一输入信号IN和至少两个控制信号。
优选地，本实施例中的输入信号控制单元30还包括至少两个与非门，与非门的输入端为控制信号和至少一个输入信号IN，输出端分别为第一晶体管10输入端的上拉信号PU和第二晶体管20的下拉信号PL。
优选地，本实施例中的输入信号控制单元30包括第一控制信号CK1和第二控制信号CK2两个控制信号，以及第一与非门NAND1和第二与非门NAND2两个与非门，且第一与非门NAND1和第二与非门NAND2都是两输入与非门，第一控制信号CK1作为第一与非门NAND1的输入端，第二控制信号CK2作为第二与非门NAND2的输入端，输入信号IN同时作为第一与非门NAND1和第二与非门NAND2的输入端。
本实施例中只是选择两个控制信号和两个两输入的与非门为例进行说明的，但是不局限于两个，例如还可以是两个三输入的与非门和四个控制信号，输入信号仍然同时作为两个与非门的输入端，与非门的另外两个输入端分别是两个控制信号，当然还可以根据需要设计成多输入的与非门，原理相同，此处不再赘述。
优选地，本实施例中的第一晶体管10为PMOS管，第二晶体管20为NMOS管。其中第一晶体管10作为上拉晶体管，PMOS管一般用于负载，其栅源开启电压为负值，因此是在低电平时导通；相反的，第二晶体管20作为下拉晶体管，NMOS管一般用于驱动，其栅源开启电压为正值，因此是在高电平时导通。另外，第一晶体管10的源极连接VGH，第一晶体管10的漏极和第二晶体管20的漏极共同作为输出，第二晶体管20的源极还连接VGL。
优选地，本实施例中图4还示出了对上述输出缓冲器提供两个控制信号以及两个两输入与非门时的波形时序图。从图4中可见，将缓冲器的输入端分为上拉信号输入端PU和下拉信号输入端PL，每次PL由高电平变为低电平之后保持低电平的时间总是比PU由高电平变为低电平后保持低电平的时间长。t0时刻为PL的电压值由高电平向低电平跳变的时刻，在电平下降到一定程度时，并且PU的电压值还没有从高电平开始下降（即t1时刻）之前，NMOS由导通变为关闭，而且此时PU点为高电平，PMOS是关闭的，不存在电源之间的导通通路。直到t1时刻，PU点由高电平跳变到低电平，PMOS才导通，但此时NMOS已经是关闭的，同样不存在电源之间的导通通路。t2时刻同样，PU点变成高电平，PMOS关闭，但NMOS还是关闭的，只有当t3时刻到来，PL点的低电平变为高电平NMOS才导通，但此时PMOS都已经关闭了，从上面的分析可以看出，NMOS和PMOS在任何时刻都不会同时打开，而电路也实现了上拉与下拉的功能，其输出与图1输出的相同。
同样可以看到，在t0和t1之间或者t2和t3之间的时间段，PMOS和NMOS可以同时关闭，输出会存在浮动状态，但通过合理匹配输入信号CK1和CK2的波形，可以最大限度地降低其浮动时间。
上述输出缓冲器利用输入信号控制单元将一个输入信号分成两个信号，即上拉信号和下拉信号，由于两个信号分别控制，可以使第一晶体管和第二晶体管这两个晶体管不会同时打开，特别是作为缓冲器能够加大移位寄存器的扇出能力，由于缓冲器的宽长比较大，导通电流较大，这样便不会存在电平直接从高到低的直流电流通路，可以大大减少缓冲器的短路电流功耗，进而减少液晶面板的功耗。
实施例二
基于上述实施例一中的输出缓冲器，本发明实施例二还提供了一种栅极驱动电路，组成示意图如图5所示，包括：
输出缓冲器110和输入信号产生单元120，输入信号产生单元120用于产生输出缓冲器110的输入信号IN，输出缓冲器110的输出端输出栅极信号Gate。
优选地，输入信号产生单元120中包括时钟信号CLK、输入起始信号STV和产生模块100，产生模块100的输入端连接时钟信号CLK和输入起始信号STV，在时钟信号CLK的控制下实现锁存和移位并产生输入信号IN，由产生模块100的输出端输出。
优选地，产生模块包括两个反相器和两个三态门，时钟信号CLK连接第一反相器N1的输入端、第一三态门的第三端13以及第二三态门的第二端22，第一反相器N1的输出端连接到第一三态门的第二端12以及第二三态门的第三端23，输入起始信号STV连接第一三态门的第一端11，第一三态门的第四端14连接第二三态门的第四端24以及第二反相器N2的输入端，第二三态门的第一端21连接第二反相器N2的输出端，并作为产生模块100的输出端，为输出缓冲器110提供输入信号IN。
基于上述，本实施例中还提供了一种栅极驱动电路的控制方法，包括：
根据输入的时钟信号CLK和输入起始信号STV产生输入信号IN；
将输入信号IN分成至少两路，分别在至少两个控制信号的控制下产生上拉信号PU和下拉信号PL，分别作为第一晶体管10和第二晶体管20的输入端；
第一晶体管10和第二晶体管20的输出形成栅极信号Gate。
其中，输入信号IN被分成两路，一路输入信号IN作为第一与非门NAND1的输入信号IN，在第一控制信号CK1的控制下产生上拉信号PU；另一路输入信号IN作为第二与非门NAND2的输入信号IN，在第二控制信号CK2的控制下产生下拉信号。
具体的，下拉信号PL由高电平变为低电平时，第二晶体管20由导通变为关闭，此时上拉信号PU一直处于高电平，第一晶体管10一直处于关闭状态；
下拉信号PL由低电平变为高电平时，第二晶体管20由关闭变为导通，此时上拉信号PU一直处于高电平，第一晶体管10一直处于关闭状态；
上拉信号PU由高电平变为低电平时，第一晶体管10由关闭变为导通，此时下拉信号PL一直处于低电平，第二晶体管20一直处于关闭状态；
上拉信号PU由低电平变为高电平时，第一晶体管10由导通变为关闭，此时下拉信号PL一直处于低电平，第二晶体管20一直处于关闭状态。
STV是移位寄存器的输入起始信号，在时钟信号CLK的控制下实现锁存和移位功能，其输入输出波形关系见图6中STV，CLK，IN三个脉冲所示，输入信号IN在CLK的控制下相对于输入起始信号STV移位了半个脉宽。输入信号IN在CK1和CK2的控制下，用两个两输入与非门将输入信号IN分成上拉信号PU和下拉信号PL，输出Gate信号脉宽受CK1的上升跳变和CK2的下降跳变直接的时间决定。当PU和PL信号波形如图6所示时，NMOS和PMOS不会同时打开，特别是作为缓冲器为了加大移位寄存器的扇出能力，缓冲器宽长比通常较大，PMOS和NMOS的导通电流较大，故不存在电源电压VGH和VGL之间的直接电流通路，避免产生短路电流功耗。
利用本实施例中提供的栅极驱动电路及其控制方法，利用输入信号控制单元将一个输入信号分成两个信号，即上拉信号和下拉信号，由于两个信号分别控制，可以使第一晶体管和第二晶体管这两个晶体管不会同时打开，特别是作为缓冲器能够加大移位寄存器的扇出能力，由于缓冲器的宽长比较大，导通电流较大，这样便不会存在电平直接从高到低的直流电流通路，可以大大减少缓冲器的短路电流功耗，进而减少液晶面板的功耗。
以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。

Claims (9)

1.一种输出缓冲器，包括第一晶体管和第二晶体管，其特征在于，还包括输入信号控制单元，对输入信号进行控制，得到上拉信号和下拉信号，分别连接到第一晶体管和第二晶体管的输入端；
所述输入信号控制单元的输入端包括一输入信号和至少两个控制信号；
所述输入信号控制单元还包括两个与非门，所述与非门的输入端为控制信号和至少一个输入信号，输出端分别为第一晶体管输入端的上拉信号和第二晶体管输入端的下拉信号；其中，至少一个控制信号作为一个与非门的输入端，而其余控制信号作为另一个与非门的输入端；在所述一个与非门的接收端接收到的所述至少一个控制信号发生跳变时，所述另一个与非门的接收端接收到的所述其余控制信号持续保持高电平或低电平。
2.如权利要求1所述的输出缓冲器，其特征在于，所述输入信号控制单元包括第一控制信号和第二控制信号两个控制信号，以及第一与非门和第二与非门两个与非门，且所述第一与非门和第二与非门都是两输入与非门，第一控制信号作为第一与非门的输入端，第二控制信号作为第二与非门的输入端，输入信号同时作为第一与非门和第二与非门的输入端。
3.如权利要求1至2中任一项所述的输出缓冲器，其特征在于，所述第一晶体管为PMOS管，第二晶体管为NMOS管。
4.一种栅极驱动电路，其特征在于，包括权利要求1至3中任一项所述的输出缓冲器和输入信号产生单元，所述输入信号产生单元用于产生输出缓冲器的输入信号，所述输出缓冲器的输出端输出栅极信号。
5.如权利要求4所述的栅极驱动电路，其特征在于，所述输入信号产生单元中包括时钟信号、输入起始信号和产生模块，产生模块的输入端连接时钟信号和输入起始信号，在时钟信号的控制下实现锁存和移位并产生输入信号，由产生模块的输出端输出。
6.如权利要求5所述的栅极驱动电路，其特征在于，所述产生模块包括两个反相器和两个三态门，时钟信号连接第一反相器的输入端、第一三态门的第三端以及第二三态门的第二端，第一反相器的输出端连接到第一三态门的第二端以及第二三态门的第三端，输入起始信号连接第一三态门的第一端，第一三态门的第四端连接第二三态门的第四端以及第二反相器的输入端，第二三态门的第一端连接第二反相器的输出端，并作为产生模块的输出端，为输出缓冲器提供输入信号。
7.一种权利要求4-6中任一项所述栅极驱动电路的控制方法，其特征在于，包括：
根据输入的时钟信号和输入起始信号产生输入信号；
将输入信号分成两路，分别在两个控制信号的控制下产生上拉信号和下拉信号，分别作为第一晶体管和第二晶体管的输入端；其中，在第一控制信号由低电平跳变为高电平或由高电平跳变为低电平时，第二控制信号持续低电平；在所述第二控制信号由高电平跳变为低电平或由低电平跳变为高电平时，所述第一控制信号持续高电平；
第一晶体管和第二晶体管的输出形成栅极信号。
8.如权利要求7所述的栅极驱动电路的控制方法，其特征在于，所述输入信号被分成两路，一路输入信号作为第一与非门的输入信号，在所述第一控制信号的控制下产生上拉信号；另一路输入信号作为第二与非门的输入信号，在所述第二控制信号的控制下产生下拉信号。
9.如权利要求7所述的栅极驱动电路的控制方法，其特征在于，下拉信号由高电平变为低电平时，第二晶体管由导通变为关闭，此时上拉信号一直处于高电平，第一晶体管一直处于关闭状态；
下拉信号由低电平变为高电平时，第二晶体管由关闭变为导通，此时上拉信号一直处于高电平，第一晶体管一直处于关闭状态；
上拉信号由高电平变为低电平时，第一晶体管由关闭变为导通，此时下拉信号一直处于低电平，第二晶体管一直处于关闭状态；
上拉信号由低电平变为高电平时，第一晶体管由导通变为关闭，此时下拉信号一直处于低电平，第二晶体管一直处于关闭状态。
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