JP6441251B2 - 集積回路 - Google Patents

Description

本発明の実施形態は、集積回路に関する。

プログラマブルロジックスイッチは、論理演算回路や配線回路を再構成する必要のあるＦＰＧＡ(Field Programmable Gate Array)などに用いられ、メモリに保持されたデータに基づきロジックスイッチのオンおよびオフを切り替える素子である。従来は、そのメモリとしてＳＲＡＭをはじめとする揮発性メモリが使用されている。この揮発性メモリは、電源を切るとデータは消えるので、電源供給時には再度メモリへデータを書き込む必要があった。

ＦＰＧＡのアーキテクチャの一つとして、論理ブロック等との接続の配線をアンチヒューズとしたものがある。ＳＲＡＭなどを使用したＦＰＧＡとは異なり、データの書き換えはできないが、ＯＴＰ(One Time Programmable)メモリ素子を使用することで予期しないデータの変更を防ぐことができる。

例えば、ＯＴＰメモリ素子としてトランジスタを用いたクロスポイント型のアレイの構成は、同じ行に配列されたメモリ素子のゲートが接続されるゲート制御ラインと、同じ列に配列されたトランジスタのソースおよびドレインが接続されるアクティブエリアラインがクロス構造となり、ゲート制御ラインの一端から高耐圧のＰＭＯＳトランジスタを介して書き込みパルスを印加し、書き込むメモリ素子のアクティブエリアラインに接続された列選択トランジスタを介して０Ｖを入れる。このときゲート制御ラインのもう一端に接続された行選択トランジスタのソース端に書き込み電圧Ｖｐｒｇが印加されるので、行選択トランジスタは、通常のロジック動作を行うトランジスタと比べて寿命が短くなる可能性がある。

メモリ素子で誤破壊を起こした場合にそのメモリ素子が属する列のメモリ素子を捨て、余分に用意したメモリ素子の列と差し替えるリダンダンシー構造が知られている。このリダンダンシー構造のメモリにおいては、不良状態の行選択トランジスタがメモリ列と接続したままだと、リークにより読み出し信号の劣化もしくは２つ以上の不良状態の行選択トランジスタがあった場合にも行選択トランジスタのゲート線を介して誤った読み出し経路が形成され、誤動作を引き起こす可能性がある。

米国特許出願公開第２０１１／０２９８０５４号明細書 米国特許出願公開第２００７／０１８３１８１号明細書

本実施形態は、誤動作を抑制することのできるメモリ回路を備えた集積回路を提供する。

本実施形態による集積回路は、複数の第１配線と、前記複数の第１配線と交差する複数の第２配線と、前記第１配線と前記第２配線との交差領域に配置され、それぞれが第１端子および第２端子を有する複数のメモリ素子であって、前記第１端子は対応する第１配線に電気的に接続され、前記第２端子が対応する第２配線に電気的に接続された複数のメモリ素子と、 前記複数の第２配線に対応して配置された複数のヒューズ素子であって、それぞれ第３端子と第４端子を有し、前記第３端子が対応する第２配線に電気的に接続された複数のヒューズ素子と、前記複数のヒューズ素子に対応して配置された複数の第１トランジスタあって、前記第１トランジスタのソースおよびドレインの一方が対応するヒューズ素子の第４端子に電気的に接続された複数の第１トランジスタと、前記複数の第１トランジスタのゲートに電気的に接続された第３配線と、前記第３配線に流れる電流を検知する電流検知回路と、を備えている。

第１実施形態による集積回路を示す回路図。 第１実施形態の集積回路における書き込み動作、読み出し動作、ヒューズ素子の破断動作時の配線に印加される電圧の一例を示す図。 不良トランジスタの切り離し方向を示すフローチャート。 不良トランジスタの切り離し方法を示すフローチャート。 第２実施形態の集積回路における書き込み動作を説明する回路図。 第２実施形態の集積回路における読み出し動作を説明する回路図。 第２実施形態の集積回路におけるヒューズ素子の破断動作を説明する回路図。 第２実施形態の集積回路において用いられるヒューズ素子の一例を示す平面図。 第３実施形態による集積回路を示す回路図。 第３実施形態の集積回路における書き込み動作を説明する回路図。 第３実施形態の集積回路における読み出し動作を説明する回路図。 第３実施形態の集積回路におけるヒューズ素子の破断動作を説明する回路図。 第３実施形態の集積回路において用いられるヒューズ素子の一例を示す平面図。 第３実施形態の集積回路におけるヒューズ素子のレイアウトの第１例を示す平面図。 第３実施形態の集積回路におけるヒューズ素子のレイアウトの第２例を示す平面図。 第３実施形態の集積回路におけるヒューズ素子のレイアウトの第３例を示す平面図。 第４実施形態による集積回路を示す回路図。 第４実施形態の集積回路における書き込み動作を説明する回路図。 第４実施形態の集積回路における読み出し動作を説明する回路図。 第４実施形態の集積回路におけるヒューズ素子の破断動作を説明する回路図。 電流検知回路の第２例を示す回路図。 電流検知回路の第３例を示す回路図。 抵抗変化メモリ素子を示す断面図。

以下、図面を参照して、本発明の実施形態について説明する。

（第１実施形態）
第１実施形態による集積回路を図１に示す。この第１実施形態の集積回路は、例えば、多入力多出力ＭＵＸ（マルチプレクサ）回路のメモリアレイ回路に用いられ、３×３のアレイ状に配列されたメモリ素子１０_１１〜１０_３３を有するメモリアレイを備えている。各メモリ素子１０_ｉｊ（ｉ，ｊ＝１，２，３）は、ＭＯＳトランジスタである。第ｊ（ｊ＝１，２，３）列のメモリセル１０_１ｊ、１０_２ｊ、１０_３ｊはそれぞれ、ソースおよびドレインが配線２０_ｊに接続される。この配線２０_ｊ（ｊ＝１，２，３）は、列選択トランジスタ２４_ｊを介してインバータ２２_ｊの入力端子に接続される。インバータ２２_ｊ（ｊ＝１，２，３）は、入力端子がワード線ＷＬ_ｊに接続される。列選択トランジスタ２４_ｊ（ｊ＝１，２，３）は、ゲートが配線２５に接続される。

また、第ｉ（ｉ＝１，２，３）行のメモリ素子１０_ｉ１、１０_ｉ２、１０_ｉ３はそれぞれ、ゲートが配線３０_ｉに接続される。この配線３０_ｉ（ｉ＝１，２，３）の一端は高耐圧のｐチャネルＭＯＳトランジスタ３２_ｉのドレインに接続され、他端はヒューズ素子３４_ｉの一方の端子に接続される。トランジスタ３２_ｉ（ｉ＝１，２，３）は、ソースがビット線ＢＬ_ｉに接続され、ゲートが配線３３に接続される。ヒューズ素子３４_ｉ（ｉ＝１，２，３）の他方の端子は、行選択トランジスタ３６_ｉのソースに接続される。行選択トランジスタ３６_ｉ（ｉ＝１，２，３）は、ドレインがインバータ３８_ｉの入力端子に接続され、ゲートが配線３７に接続される。インバータ３８_ｉ（ｉ＝１，２，３）の出力端子は、出力配線Ｏｕｔ_ｉに接続される。

ワード線ＷＬ_１〜ＷＬ_３および配線２５はドライバ４２によって駆動され、ビット線ＢＬ１〜ＢＬ３および配線３３、３７はドライバ４６によって駆動される。また、本実施形態においては、電流検知回路５０と、制御回路６０とが設けられ、この電流検知回路５０は、配線３７に流れる電流を検知する。制御回路６０は、ドライバ４２およびドライバ４６を制御し、書き込み動作、または読み出し動作を行うとともに、電流検知回路５０によって検知された結果に基づいて不良である行選択トランジスタを見いだし、この不良の行選択トランジスタに接続するヒューズ素子の破断を行う。

（書き込み動作）
書き込みは、メモリ素子１０_１１に書き込みを行う場合を例にとって説明する。この場合、ドライバ４６によって配線３３に電圧Ｖｏｎ１を印加しトランジスタ３２_１〜３２_３をオンにする。また、ドライバ４２によって配線２５に電圧Ｖｏｎ２を印加し列選択トランジスタ２４_１〜２４_３をオンにする。更に、ドライバ４６によって配線３７に電圧Ｖｏｎ３を印加し行選択トランジスタ３６_１〜３６_３をオンにする。この状態で、ビット線ＢＬ_１に書き込み電圧（プログラム電圧）Ｖｐｒｇを印加し、ビット線ＢＬ_２、ＢＬ_３にそれぞれ書き込み禁止電圧Ｖｉｎｈ１を印加する。更に、配線２０_１に０Ｖ、配線２０_２、２０_３に書き込み禁止電圧Ｖｉｎｈ１が印加されるように、ドライバ４２がワード線ＷＬ１、ワード線ＷＬ_２、およびワード線ＷＬ_３を駆動する。これにより、書き込みを行うメモリ素子１０_１１のゲートと、ソースおよびドレインとの間には、書き込み電圧Ｖｐｒｇが印加され、書き込みが行われる。これに対して、メモリ素子１０_１２、１０_１３のそれぞれのゲートと、それぞれのソースおよびドレインとの間にはプログラム電圧Ｖｐｒｇよりも低い電圧（＝Ｖｐｒｇ−Ｖｉｎｈ１）が印加され、メモリ素子１０_２１、１０_３１のそれぞれのゲートと、それぞれのソースおよびドレインとの間にはプログラム電圧Ｖｐｒｇよりも低い電圧（Ｖｉｎｈ１）が印加され、メモリ素子１０_２２、１０_２３、１０_３２、１０_３３のゲートと、ソースおよびドレインとの間にはプログラム電圧よりも低い電圧（０Ｖ）が印加され、書き込みが行われない。このときの印加電圧の例を図２に示す。なお、本実施形態の集積回路においては、第１行のメモリ素子と同様に、第２行のメモリ素子および第３行のメモリ素子には高々１つのメモリ素子に書き込みが行われる。

（読み出し動作）
読み出しを行う場合は、ドライバ４６によって配線３３に電圧Ｖｏｆｆ１を印加しトランジスタ３２_１〜３２_３をオフにする。また、ドライバ４２によって配線２５に電圧Ｖｏｎ２を印加し列選択トランジスタ２４_１〜２４_３をオンにする。更に、ドライバ４６によって配線３７に電圧Ｖｏｎ３を印加し行選択トランジスタ３６_１〜３６_３をオンにする。また、ビット線ＢＬ_１、ＢＬ_２、ＢＬ_３に印加する電圧をそれぞれＶｏｆｆ１とし、トランジスタ３２_１〜３２_３の基板にもＶｏｆｆ１を印加する。この状態で、ドライバ４２がワード線ＷＬ_１、ＷＬ_２、ＷＬ_３を駆動し、配線２０_１、２０_２、２０_３に読み出し電圧Ｖｒｅａｄ１、Ｖｒｅａｄ２、Ｖｒｅａｄ３をそれぞれ印加し、読み出しを行う。この読み出しの際の印加電圧の例を図２に示す。読み出し信号は、メモリ素子からヒューズ素子３４_１〜３４_３、行選択トランジスタ３６_１〜３６_３、およびインバータ３８_１〜３８_３を介して出力配線Ｏｕｔ_１、Ｏｕｔ_２、Ｏｕｔ_３に送出される。

このように構成された本実施形態の集積回路においては、行選択トランジスタ３６_１〜３６_３のゲートに接続される配線３７に流れる電流を検知する電流検知回路５０を設け、更に行選択トランジスタ３６_１〜３６_３のそれぞれのドレインに接続してヒューズ素子３４_１〜３４_３を設けることで、行選択トランジスタ３６_１〜３６_３のうち不良が生じた行選択トランジスタを含む行を使用しないように集積回路からの切り離しを実現している。

ここでは、集積回路のメモリ素子は酸化膜破壊を利用したトランジスタによるＯＴＰメモリ素子である。この場合、配線３０_１〜３０_３と配線２０_１〜２０_３が交差し、この交差領域にメモリ素子が設けられるクロスポイント構造となる。配線３０_１〜３０_３のそれぞれの一端から高耐圧のｐチャネルＭＯＳトランジスタ３２_１〜３２_３を介して書き込みパルス（書き込み電圧）を印加し、情報を書き込むメモリ素子、例えばメモリ素子１０_１１の配線２０_１に列選択トランジスタ２４_１を介して０Ｖを入れる。このとき、配線３０_１のもう一端に接続されるトランジスタ３２_１のソース端子に書き込み電圧Ｖｐｒｇが印加され、通常のロジック動作を行うトランジスタに比べて行選択トランジスタ３６_１の寿命が短くなっていることが懸念される。このとき起こり得る不良として、行選択トランジスタ３６_１のゲートとソースとの間の電流リークがある。不良を起こしている行選択トランジスタ３６_１がメモリ列と接続したままの場合、電流リークにより読み出し信号の劣化、もしくは２つ以上の不良の行選択トランジスタがあった場合にはこの行選択トランジスタ３６_１のゲート線を介して誤った読み出し経路が形成され、誤動作を引き起こす可能性がある。こういった背景から、本実施形態においては、不良の行選択トランジスタの切り離しを行う。

この不良トランジスタの切り離しは、ａ）読み出し時に経年劣化の有無を確認した場合、ｂ）書き込み時に生じる破壊を検知した場合の２通りの場合がある。

まず、読み出し時に経年劣化の有無を確認する場合の手順について図３を参照して説明する。この経年劣化の有無はある一定期間ごとに行う。

この場合、読み出し時に行選択トランジスタ３６_１〜３６_３がオンになるようにそれぞれのゲートが接続される配線３７にドライバ４６によって電圧Ｖｏｎ３を印加する。例えば、３つのＯＴＰメモリ素子１０_１１、１０_２２、２０_３３に書き込みが行われ、行選択トランジスタ３６_２のゲートとソースとの間に経年変化により電流リークが発生したとする。このとき、行選択トランジスタ３６_２のゲート配線３７に設けられた電流値を監視するための電流検知回路５０で電流増加の有無を確認する（図３のステップＳ１、Ｓ２）。ここで、検知した電流値が書き込み前と同等もしくは、読み出し信号のオフ時と同等の信号レベルであれば、ステップＳ３に進み通常の動作を行う。しかし、この検知結果により、リーク電流の増加が見受けられた場合、リーク箇所の特定を行う（ステップＳ４）。不良箇所の特定は読み出し経路を１つずつ順に行うことで可能である。

本実施形態では、出力端子の数（すなわち、行選択トランジスタ３６_１〜３６_３の数）が３つであることから、３通りの経路で、行選択トランジスタ３６_１〜３６_３の破壊箇所の特定動作を実施する。例えば、行選択トランジスタ３６_１の不具合の有無の確認を行う場合は、メモリ素子１０_１１には書き込みが行われていることから、ワード線ＷＬ_１に入力信号を入力し、その他のワード線ＷＬ_２、ＷＬ_３はフローティングにする。更に、出力配線Ｏｕｔ_１は０Ｖとして、その他の出力配線Ｏｕｔ_２、Ｏｕｔ_３はフローティングとする。これにより、行選択トランジスタ３６_１の不具合の有無、すなわちリーク電流の有無の確認が行われる。

トランジスタ３６_２、３６_３に関しても同様にリーク電流の有無の確認を行なう。ここまでの過程で不良のトランジスタ、例えば行選択トランジスタ３６_２が特定される。

続いて、不良のトランジスタ３６_２を使用不可とするために、ワード線ＷＬ_２と出力端子Ｏｕｔ_２との間の信号パスを遮断するため、メモリアレイの行方向の端部と行選択トランジスタ３６_２のソース端にあるヒューズ素子３４_２を切る（図３のステップＳ５）。このときの印加電圧の例を図２に示す。すなわち、ヒューズ素子３４_２を破断させる場合は、ドライバ４６によって配線３３に電圧Ｖｏｎ１を印加し、トランジスタ３２_１〜３２_３をオンにする。また、ドライバ４２によって配線２５に電圧Ｖｏｎ２を印加し、列選択トランジスタ２４_１〜２４_３をオンにする。更に、ドライバ４６によって配線３７に印加される電圧を０Ｖにし、行選択トランジスタ３６_１〜３６_３をオフにする。また、ドライバ４６によってビット線ＢＬ_２に電圧Ｖｆ＿ｂｒｅａｋを印加し、他のビット線ＢＬ_１、ＢＬ_３をフローティングとする。一方、ドライバ４２によってワード線ＷＬ１、ＷＬ２、ＷＬ３を駆動し、配線２０_１、２０_２、２０_３にそれぞれ書き込み禁止電圧Ｖｉｎｈ２を印加する。これにより、ヒューズ素子３４_２に電圧Ｖｆ＿ｂｒｅａｋが印加され、破断される。

次に、不良の行選択トランジスタ、例えば行選択トランジスタ３６_２が接続されたヒューズ素子３４_２を破断後、ステップＳ１に戻り、通常の読み出し動作を行ない、このときの行選択トランジスタのゲート配線に流れる電流を再度モニタし、正常な値になっているか否かを判定する（図３のステップＳ１、Ｓ２）。正常な値となっていれば、通常の動作モードに移行し（図３のステップＳ３）する。まだ問題があるようであれば、再び不良の行選択トランジスタの特定作業を行う（図３のステップＳ４）。この検査する手順は、多入力多出力ＭＵＸ回路の規模によらず用いることができ、さらに、複数の不良の行選択トランジスタがある場合についても対応が可能である。

次に、図４を参照して書き込み時に生じる破壊を検知する場合の手順について説明する。

メモリ素子への書き込みは１行ずつ実施し、このときの行方向選択トランジスタのゲート電流を電流検知回路５０でモニタする（図４のステップＳ１１）。検知した電流が正常か否かを判定し（ステップＳ１２）、正常の場合は、ステップＳ１１に戻り、次の書き込みを行う。検知した電流が正常でない場合は、リーク電流が増加したときに書き込みを行ったメモリ素子と同行の行選択トランジスタが壊れたと判定し、この行選択トランジスタが接続される行のヒューズ素子を破断する（図４のステップＳ１２）。例えば、第２行のメモリ素子１０_２２に書き込みを行い、このときリーク電流が増加したと電流検知回路５０によって検知された場合は、ヒューズ素子３４_２を破断する。このヒューズ素子の破断は、前述したと同様に行う。その後、ステップＳ１１に戻り同様の動作を繰り返す、
そのため、前記の読み出し時に実施するフローに比べて、不良トランジスタのある行を見つけるというフローが不要である。

また、不良選択トランジスタの位置を特定するタイミングの違いによりヒューズの破断が変わることはない。いずれのフローでも同様に実施することができる。

ここで用いるヒューズ素子の例を図３、図４に示す。図３は４端子制御のヒューズ、図４は２端子制御のヒューズである。図３に示した４端子制御のヒューズを用いる場合については、後述する。また、図４に示した２端子のヒューズに関しては、ここではポリＳｉヒューズを想定して図示しているが、メタルヒューズ、ダイオードの接合破壊等でも可能である。

以上説明したように、第１実施形態によれば、不良の行選択トランジスタが接続された行のメモリ素子をメモリ素子アレイから切り離すことが可能となり、誤動作を抑制することが可能なメモリ回路を備えた集積回路を提供することができる。

なお、第１実施形態および後述する各実施形態においては、メモリ素子のゲートが配線３０_１〜３０_３のうちの対応する配線に接続され、ソースおよびドレインが配線２０_１〜２０_３のうちの対応する配線に接続されていた。ゲートが配線３０_１〜３０_３のうちの対応する配線に接続され、ソースおよびドレインの一方が配線２０_１〜２０_３のうちの対応する配線に接続されていてもよい。また、ゲートが配線２０_１〜２０_３のうちの対応する配線に接続され、ソースおよびドレインの一方が配線３０_１〜３０_３のうちの対応する配線に接続されていてもよい。

（第２実施形態）
第２実施形態による集積回路を図５乃至図８を参照して説明する。図５は第２実施形態の集積回路における書き込み動作を説明する図、図６は読み出し動作を説明する図、図７はヒューズ素子を破断させる動作を説明する図、図８はヒューズ素子の一例を示す図である。この第２実施形態の集積回路は、図１に示す第１実施形態の集積回路において、電流検知回路５０を電流検知回路５０Ａに置き換えた構成を有している。なお、図５乃至図７においては、説明を簡単にするため、図１に示すドライバ４２、４６は図示していない。

この電流検知回路５０Ａは、配線３７に直列に配置された抵抗５２と、この抵抗５２の両端の電位差を検知し増幅する増幅回路５４と、増幅回路５４によって検知された電位差に基づいて基準値と比較し、配線３７を流れる電流が正常であるか否かを判定する比較回路５６と、を備えている。制御回路６０は、比較回路５６における判定結果に基づいて、ヒューズ素子の破断を行うように図１に示すドライバ４２、４６を制御する。なお、抵抗５２の値は検知する電流範囲に合わせて調整する。また、抵抗５２はトランジスタに置き換えてもよい。

（書き込み動作）
第２実施形態の集積回路における書き込み動作時の各配線に印加される電圧は図５に示す通りである。書き込み動作は、第１実施形態で説明した場合と基本的には同じとなる。例えば、メモリ素子１０_１１に書き込みを行う場合は、ビット線ＢＬ_１にプログラム電圧Ｖｐｒｇを印加し、トランジスタ３２_１がオンとなるよう配線３３に印加する電圧を調整する。更に、メモリ素子１０_１１に書き込むために、ドライバ４２によってワード線ＷＬ_１に、ＷＬ_２、ＷＬ_３を駆動し、配線２０_１、２０_２、２０_３にそれぞれ、０Ｖ、書き込み禁止電圧Ｖｉｎｈ１を印加する。このとき、電流検知の必要がないため、行方向選択トランジスタ３６_１はオン状態でもオフ状態でもよい。

（読み出し動作）
第２実施形態の集積回路における読み出し動作時の各配線に印加される電圧は図６に示す通りである。このとき、トランジスタ３２_１〜３２_３をオフにするため、配線３３およびビット線ＢＬ_１〜ＢＬ_３ならびに基板に電圧Ｖｏｆｆ１を印加する。更に、読み出し信号は、ワード線ＷＬ_１〜ＷＬ_３から入力されるので、列選択トランジスタ２４_１〜２４_３をオンにするため、配線２５に電圧Ｖｏｎ２（＞０Ｖ）を印加する。また、行選択トランジスタ３６_１〜３６_３をオンにするため、配線３７に電圧Ｖｏｎ３（＞０Ｖ）を印加する。電圧Ｖｏｎ３は抵抗５２によって電圧降下する分を考慮したうえで行選択トランジスタ３６_１〜３６_３のゲート電圧がＶＤＤ電圧となるように調整する。そして、信号読み見出し動作中に、抵抗５２に流れる電流の検知を電流検知回路５０Ａによって同時に行う。この動作を１つの出力経路毎に実施する。

（ヒューズ素子の破断動作）
第２実施形態の集積回路におけるヒューズ素子の破断動作を行う場合に各配線に印加される電圧は図７に示す通りである。なお、図７は、行選択トランジスタ３６_２が不良であり、ヒューズ素子３４_２を破断する場合の各配線に印加される電圧を示す。ヒューズ素子の破断は、電流検知動作によって不良動作をしている行選択トランジスタの場所が確定した後に行う。不良が確定した行選択トランジスタが、例えば行選択トランジスタ３６_２であった場合、破断させるヒューズ素子は３４_２となる。

第２実施形態では、ヒューズ素子３４_１〜３４_３は２端子素子であり、ある一定以上の電流を流すことでヒューズ素子を破断することができる。この２端子のヒューズ素子の一例を図８に示す。このヒューズ素子３４は、２つの端子３４ａ、３４ｂと、これらの端子の間に配置されこれらの端子３４ａ、３４ｂを接続する例えばポリシリコンからなる経路３４ｃと、を備えている。各端子にはそれぞれ、配線３０_１〜３０_３の一つと、行選択トランジスタ３６_１〜３６_３の対応する一つを接続するためのコンタクト３４ｄが少なくとも１つ設けられている。

ヒューズ素子３４_２を破断させる場合、破断に必要な電流量を流すのに十分な電圧Ｖｆ＿ｂｒｅａｋをビット線ＢＬ_２に図１に示すドライバ４６によって印加し、ｐチャネルトランジスタのゲート電圧もフルオープンもしくはヒューズ素子３４_２が破断に十分な電流を確保できるだけの値にする必要がある。そして、このヒューズ素子の破断のための電流の経路は、ビット線ＢＬ_２より電圧を入力し、ヒューズ素子３４_２を通り、不良状態の行選択トランジスタ３６_２のゲートへと抜け、配線３７に印加する電圧を０Ｖとすることで配線３７に電流が流れ込む。行選択トランジスタ３６_２は、この時点ではゲートとソースとの間でパスができていることから、このような破断のため電流を流すパスが存在することになる。

ヒューズ素子３４_２を破断することで不具合を起こした行選択トランジスタ３６_２はメモリ行から切り離され、配線３０_２に接続されたメモリ素子１０_１２、１０_２２、１０_２３は使用しないようにプログラムする。

以上説明したように、第２実施形態によれば、不良の行選択トランジスタが接続された行のメモリ素子をメモリ素子アレイから切り離すことが可能となり、誤動作を抑制することが可能なメモリ回路を備えた集積回路を提供することができる。

（第３実施形態）
第３実施形態による集積回路を図９乃至図１２を参照して説明する。図９は第３実施形態の集積回路を示す回路図、図１０は第３実施形態の集積回路における書き込み動作を説明する図、図１１は読み出し動作を説明する図、図１２はヒューズ素子を破断させる動作を説明する図である。

この第３実施形態の集積回路は、図５に示す第２実施形態の集積回路において、ヒューズ素子３４_１〜３４_３をそれぞれヒューズ素子３５_１〜３５_３に置き換えた構成を有している。なお、図９乃至図１２においては、説明を簡単にするため、図１に示すドライバ４２、４６は図示していない。

ヒューズ素子３５_ｉ（ｉ＝１，２，３）はＭＯＳトランジスタであり、ソースおよびドレインが共通の配線３８に接続され、ゲートがメモリセルアレイ内の配線３０_ｉに接続される。

（書き込み動作）
第３実施形態の集積回路における書き込み動作時の各配線に印加される電圧は図１０に示す通りである。書き込み動作は、第１実施形態で説明した場合と基本的には同じとなる。例えば、メモリ素子１０_２２に書き込みを行う場合は、ビット線ＢＬ_２にプログラム電圧Ｖｐｒｇを印加し、トランジスタ３２_２がオンとなるよう配線３３に印加する電圧を調整する。図１０では、配線３３に電圧Ｖｃｏｍｐ１（例えば０Ｖ）が印加される。このとき、トランジスタ３２_２の基板電圧はプログラム、電圧Ｖｐｒｇ以上にする。なお、他のビット線ＢＬ_１、ＢＬ_３には、書き込み禁止電圧Ｖｉｎｈを印加する。更に、メモリ素子１０_２２に書き込むために、メモリ素子１０_２２のソースおよびドレインが接続された配線２０_２に０Ｖが印加され、他の配線２０１、２０３に書き込み禁止電圧Ｖｉｎｈ（＞０Ｖ）を印加されるように、ドライバ４２によってワード線ＷＬ_１、ＷＬ_２、ＷＬ_３を駆動する。

また、ヒューズ素子３５_１〜３５_３も破断防止のためにソースおよびドレインに接続する配線３８に書き込み禁止電圧Ｖｉｎｈ（＞０Ｖ）を印加する。なお、行選択トランジスタ３６_１〜３６_３がオンとなるように配線３７には電圧Ｖｃｏｍｐ２が印加される。このとき、出力配線Ｏｕｔ_１〜Ｏｕｔ_３はフローティングとする。

（読み出し動作）
第３実施形態の集積回路における読み出し動作時の各配線に印加される電圧は図１１に示す通りである。このとき、トランジスタ３２_１〜３２_３をオフにするため、配線３３およびビット線ＢＬ_１〜ＢＬ_３ならびに基板に電圧Ｖｏｆｆ２を印加する。更に、読み出し信号は、ワード線ＷＬ_１〜ＷＬ_３から入力されるので、列選択トランジスタ２４_１〜２４_３をオンにするため、配線２５に電圧Ｖｏｎ２（＞０Ｖ）を印加する。また、行選択トランジスタ３６_１〜３６_３をオンにするため、配線３７に電圧Ｖｏｎ３（＞０Ｖ）を印加する。この電圧Ｖｏｎ３は抵抗５２によって電圧降下する分を考慮したうえで行選択トランジスタ３６_１〜３６_３のゲート電圧がＶＤＤ電圧となるように調整する。そして、信号読み見出し動作中に、抵抗５２に流れる電流の検知を電流検知回路５０Ａによって同時に行う。この動作を１つの出力経路毎に実施する。

（ヒューズの破断動作）
第３実施形態の集積回路におけるヒューズ素子の破断動作を行う場合に各配線に印加される電圧は図１２に示す通りである。なお、図１２は、行選択トランジスタ３６_２が不良であり、ヒューズ素子３５_２を破断する場合の各配線に印加される電圧を示す。ヒューズ素子の破断は、電流検知動作によって不良動作をしている行選択トランジスタの場所が確定した後に行う。不良が確定した行選択トランジスタが、例えば行選択トランジスタ３６_２であった場合、破断させるヒューズ素子は３４_２となる。

第３実施形態では、ヒューズ素子３５_１〜３５_３は４端子素子である。４端子を有する一例のヒューズ素子は図１３に示すようにトランジスタ型ヒューズ素子であり、半導体層３５ｊに離間して配置されたソース３５ａおよびドレイン３５ｂと、ソース３５ａとドレイン３５ｂとの間の半導体層上に配置されたゲート３５ｃと、ゲート３５ｃと半導体層３５ｊとの間に配置されたゲート絶縁層３５ｄと、ゲート３５ｃの両端に配置された端子３５ｅ、３５ｆと、を備えている。ソース３５ａおよびドレイン３５ｂにはそれぞれ、コンタクト３５ｇが配置され、端子３５ｅ、３５ｆにはそれぞれコンタクト３５ｈ、３５ｉが配置されている。ソース３５ａおよびドレイン３５ｂに配置されたコンタクト３５ｇは図１２に示す配線３８に接続される。端子３５ｅに配置されたコンタクト３５ｈは図１２に示す配線３０_１〜３０_３のうちの対応する一つの配線に接続され、端子３５ｆに配置されたコンタクト３５ｉは、行選択トランジスタ３６_１〜３６_３のうちの対応する一つのトランジスタのドレインに接続される。

このヒューズ素子３５は、ゲート絶縁層３５ｄの破壊に加え、このゲート絶縁層３５ｄの破壊によってできたゲート３５ｃとソース３５ａと間およびゲート３５ｃとドレイン３５ｂとの間に、ある一定以上の電流を流すことで、ゲート３５ｃを破断することでヒューズとしての役割を担う。

ヒューズ素子３５_２を破断させる場合、破断に必要な電流量を流すのに十分な電圧Ｖｐｒｇ２をビット線ＢＬ_２に印加し、トランジスタ３２_２のゲートに印加する電圧もフルオープンもしくはヒューズ素子３５_２の破断に十分な電流を確保できるだけの値、例えばＶｃｏｍｐ１（例えば、０Ｖ）にする必要がある。そして、このヒューズ素子３５_２の破断のための電流の経路は、ビット線ＢＬ_２より電圧を入力し、ヒューズ素子３５_２のゲートからゲート絶縁層の破壊によるリークパスを通り、ヒューズ素子３５_２ソースとドレインに接続した配線３８につながる。ここで配線３８には０Ｖを印加し、ヒューズ素子３５_２を介してビット線ＢＬ_２と配線３８との間に流れる電流により、ヒューズ素子３５_２のゲートを破断する。

このようにしてヒューズ素子３５_２を破断することで不具合を起こした行選択トランジスタ３６_２はメモリセルアレイから切り離され、配線３０_２に接続されたメモリ素子１０_２１、１０_２２、１０_２３は使用しないようプログラムする。

第３実施形態では、多入力多出力ＭＵＸのメモリアレイは、ゲート絶縁層の破壊を利用したＯＴＰメモリ素子を用いた場合について説明した。しかし、クロスポイント型のメモリアレイとして、２つの電極の間に抵抗変化層が配置された抵抗変化型メモリ素子を用いた場合も、上述したと同様の動作で不良選択トランジスタを分離することができる。

（トランジスタ型ヒューズ素子のレイアウト例）
次に、第３実施形態に用いた４端子のトランジスタ型ヒューズ素子のレイアウトの第１乃至第３例をそれぞれ図１４乃至図１６に示す。いずれもメモリ素子列を２列、ヒューズ素子列を１列とした３行のメモリ素子およびヒューズ素子のアレイである。ここで、配線３０_１〜３０_３はポリシリコンによるゲート配線であり、符号１２_２〜１２_３はメモリ素子のソースおよびドレインとなるアクティブエリアを示し、符号１４はトランジスタ型ヒューズ素子３５_１〜３５_３のアクティブエリアを示す。ここで、アクティブエリア１２_２、１２_３とゲート配線３０_１〜３０_３との交差領域がメモリ素子となるメモリトランジスタ１０_１２、１０_１３、１０_２２、１０_２３、１０_３２、１０_３３であり、アクティブエリア１４とゲート配線３０_１〜３０_３との交差領域がトランジスタ型ヒューズ素子３５_１〜３５_３となる。

図１４に示すトランジスタ型ヒューズ素子３５_１〜３５_３は、メモリトランジスタ１０１２〜１０３３のゲート幅（Ｗｍ）と比べてゲート幅（Ｗｆ）が広い。すなわち、Ｗｆ＞Ｗｍとなっている。

また、図１５に示すトランジスタ型ヒューズ素子３５_１〜３５_３は、メモリ素子アレイとヒューズ素子との間のポリシリコン配線の一部を細くすることで、ゲート破断を促進する構造となっている。

更に、図１６に示すトランジスタ型ヒューズ素子３５_１〜３５_３は、メモリ素子アレイとヒューズ素子との間のポリシリコン配線の一部にスリットを入れることで、ゲート破断を促進する構造となっている。

以上説明したように、第３実施形態によれば、不良の行選択トランジスタが接続された行のメモリ素子をメモリ素子アレイから切り離すことが可能となり、誤動作を抑制することが可能なメモリ回路を備えた集積回路を提供することができる。

なお、第３実施形態においては、ヒューズ素子３５のゲートが配線３０_１〜３０_３のうちの対応する配線に接続され、ソースおよびドレインが配線３８に接続されていた。ゲートが配線３０_１〜３０_３のうちの対応する配線に接続され、ソースおよびドレインの一方が配線３８に接続されていてもよい。また、ゲートが配線３８に接続され、ソースおよびドレインの一方が配線３０_１〜３０_３のうちの対応する配線に接続されていてもよい。

（第４実施形態）
第４実施形態による集積回路を図１７乃至図２０を参照して説明する。図１７は第４実施形態の集積回路を示す回路図、図１８は第４実施形態の集積回路における書き込み動作を説明する図、図１９は読み出し動作を説明する図、図２０はヒューズ素子を破断させる動作を説明する図である。

この第４実施形態の集積回路は、図５に示す第２実施形態の集積回路において、ヒューズ素子３４_ｉ（ｉ＝１，２，３）の第１端子を配線３７に接続し、第２端子を対応する行選択トランジスタ３６_ｉのゲートに接続した構成を有している。この第４実施形態においては、ヒューズ素子３４_ｉ（ｉ＝１，２，３）の破断は、第３実施形態で説明した場合と同様の方法を用いて行う。

（書き込み動作）
第４実施形態の集積回路における書き込み動作時の各配線に印加される電圧は図１８に示す通りである。書き込み動作は、第１実施形態で説明した場合と基本的には同じとなる。例えば、メモリ素子１０_２２に書き込みを行なう場合、トランジスタ３２_２をオンにするため、配線３３には電圧Ｖｃｏｍｐ１（例えば０Ｖ）を印加し、書き込みを行なうメモリ素子１０_２２を含む行に接続されるビット線ＢＬ_２には書き込み電圧Ｖｐｒｇを印加する。このとき、トランジスタ３２_２の基板電圧はＶｐｒｇ以上とする。更に、メモリ素子１０_２２のソースとドレインが接続される配線２０_２に０Ｖが印加され、配線２０_１、２０_３に書き込み禁止電圧Ｖｉｎｈ（＞０Ｖ）が印加されるように、ドライバ４２によってワード線ＷＬ_１、ＷＬ_２、ＷＬ_３を駆動する。また、ヒューズ素子３４_１〜３４_３も破断防止のために配線３７にＶｃｏｍｐ２（＞０Ｖ）を印加する。このとき、出力配線Ｏｕｔ_１〜Ｏｕｔ_３はフローティングとする。

（読み出し動作）
第４実施形態の集積回路における読み出し動作時の各配線に印加される電圧は図１９に示す通りである。このとき、トランジスタ３２_１〜３２_３をオフにするため、配線３３およびビット線ＢＬ_１〜ＢＬ_３ならびに基板に電圧Ｖｏｆｆ２を印加する。更に、読み出し信号は、ワード線ＷＬ_１〜ＷＬ_３から入力されるので、列選択トランジスタ２４_１〜２４_３をオンにするため、配線２５に電圧Ｖｏｎ２（＞０Ｖ）を印加する。また、行選択トランジスタ３６_１〜３６_３をオンにするため、配線３７に電圧Ｖｏｎ３（＞０Ｖ）を印加する。この電圧Ｖｏｎ３は抵抗５２によって電圧降下する分を考慮したうえで行選択トランジスタ３６_１〜３６_３のゲート電圧がＶＤＤ電圧となるように調整する。そして、信号読み見出し動作中に、抵抗５２に流れる電流の検知を電流検知回路５０Ａによって同時に行う。この動作を１つの出力経路毎に実施する。

（ヒューズの破断動作）
第４実施形態の集積回路におけるヒューズ素子の破断動作を行う場合に各配線に印加される電圧は図２０に示す通りである。なお、図２０は、行選択トランジスタ３６_２が不良であり、ヒューズ素子３４_２を破断する場合の各配線に印加される電圧を示す。ヒューズ素子の破断は、電流検知動作によって不良動作をしている行選択トランジスタの場所が確定した後に行う。不良が確定した行選択トランジスタが、例えば行選択トランジスタ３６_２であった場合、破断させるヒューズ素子は３４_２となる。

なお、第４実施形態では、不良となっている行選択トランジスタも含めてヒューズ素子として扱い、第３実施形態と同様のヒューズ破断方法を用いる。

例えば、ヒューズ素子３４_２を破断させる場合、破断に必要な電流量を流すのに十分な電圧Ｖｐｒｇ２をビット線ＢＬ_２に印加し、トランジスタ３２_２のゲートに印加する電圧もフルオープンもしくはヒューズ素子３４_２の破断に十分な電流を確保できるだけの値、例えばＶｃｏｍｐ１（例えば、０Ｖ）にする必要がある。そして、このヒューズ素子３４_２の破断のための電流の経路は、ビット線ＢＬ_２より電圧を入力する。このヒューズ素子３４_２の破断のための電流の経路は、既に不良となっている行選択トランジスタ３６_２によりゲートとドレインとの間に電流リークが発生しているリークパスを介して、配線３７に０Ｖを印加することでヒューズ素子３４_２が破断する。これにより、行選択トランジスタ３６_２はゲートが破断されるためにフローティング状態になることにより、行選択トランジスタ３６_２を介して配線Ｏｕｔ_２へは十分な信号が通らなくなる。そのため、ヒューズ素子３４_２を破断後は、不具合を起こした行選択トランジスタ３６_２はメモリセルアレイから切り離され、配線３０_２に接続されたメモリ素子１０_２１、１０_２２、１０_２３は使用しないようプログラムする。

第４実施形態では、多入力多出力ＭＵＸのメモリアレイは、ゲート絶縁層の破壊を利用したＯＴＰメモリ素子を用いた場合について説明した。しかし、クロスポイント型のメモリアレイとして、２つの電極の間に抵抗変化層が配置された抵抗変化型メモリ素子を用いた場合も、上述したと同様の動作で不良選択トランジスタを分離することができる。

以上説明したように、第４実施形態によれば、不良の行選択トランジスタが接続された行のメモリ素子をメモリ素子アレイから切り離すことが可能となり、誤動作を抑制することが可能なメモリ回路を備えた集積回路を提供することができる。

（電流検知回路の他の例）
次に、第１乃至第４実施形態に用いられる電流検知回路の第２例を図２１に示す。この電流検知回路５０Ｂは、図５に示す第２実施形態の第１例の電流検知回路５０Ａにおいて、抵抗５２の第１端子と接地ＧＮＤとの間に直列に接続された抵抗５３ａ、５３ｂと、抵抗５２の第２端子と増幅器５４の出力端子との間に直列に接続された抵抗５３ｃ、５３ｄとを備えている。増幅器５４の正入力端子には、抵抗５３ａ、５３ｂによって分圧された電圧が入力され、増幅器５４の負入力端子には抵抗５３ｃ、５３ｄよって分圧された電圧が入力される。

このように構成された第２例の電流検知回路５０Ｂも第１例の電流検知回路５０Ａと同様に、配線３７に流れる電流の増加の有無を確認することができる。

次に、第１乃至第４実施形態に用いられる電流検知回路の第３例を図２２に示す。この電流検知回路５０Ｃは、図５に示す第２実施形態の第１例の電流検知回路５０Ａにおいて、抵抗５２、増幅回路、および比較回路５６の代わりに、配線３７に流れる電流を検知するカレントミラー回路５１と、ヒューズ素子５５と、比較器５７と、設けた構成を有している。ヒューズ素子５５はカレントミラー回路５１の出力端子と、比較器５７の正入力端子との間に配置される。比較器５７の出力が制御回路６０に送出される。

このように構成された第３例の電流検知回路５０Ｂも第１例の電流検知回路５０Ａと同様に、配線３７に流れる電流の増加の有無を確認することができる。

なお、第１乃至第４実施形態においては、多入力多出力ＭＵＸのメモリアレイは、酸化膜の破壊を利用したＯＴＰメモリ素子を用いた場合について説明した。しかし、クロスポイント型のメモリアレイとして、図２３に示すように、２つの電極７２、７４の間に抵抗変化層７６が配置された抵抗変化型メモリ素子７０を用いた場合も、上述したと同様の動作で不良選択トランジスタを分離することができる。この場合、電極７２は配線２０_１〜２０_３のうちの対応する一つに接続され、電極７４は配線３０_１〜３０_３のうちの対応する一つに接続される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１０_１１〜１０_３３・・・メモリ素子、２０_１〜２０_３・・・列配線、２２_１〜２２_３・・・インバータ、２４_１〜２４_３・・・列選択トランジスタ、２５・・・配線、３０_１〜３０_３・・・行配線、３２_１〜３２_３・・・高耐圧ｐチャネルＭＯＳトランジスタ、３３・・・配線、３４_１〜３４_３・・・ヒューズ素子、３５_１〜３５_３・・・トランジスタ型ヒューズ素子、３６_１〜３６_３・・・行選択トランジスタ、３７・・・配線、３８_１〜３８_３・・・インバータ、４２・・・ドライバ、４６・・・ドライバ、５０，５０Ａ・・・電流検知回路、５２・・・抵抗、５４・・・増幅回路、５６・・・比較回路、６０・・・制御回路、７０・・・抵抗変化メモリ素子、７２・・・電極、７４・・・電極、７６・・・抵抗変化層、ＢＬ_１〜ＢＬ_３・・・ビット線、ＷＬ_１〜ＷＬ_３・・・ワード線、５７・・・比較器、５１・・・カレントミラー

Claims (8)

1. 複数の第１配線と、
   前記複数の第１配線と交差する複数の第２配線と、
   前記第１配線と前記第２配線との交差領域に配置され、それぞれが第１端子および第２端子を有する複数のメモリ素子であって、前記第１端子は対応する第１配線に電気的に接続され、前記第２端子が対応する第２配線に電気的に接続された複数のメモリ素子と、
   前記複数の第２配線に対応して配置された複数のヒューズ素子であって、それぞれ第３端子と第４端子を有し、前記第３端子が対応する第２配線に電気的に接続された複数のヒューズ素子と、
   前記複数のヒューズ素子に対応して配置された複数の第１トランジスタであって、前記第１トランジスタのソースおよびドレインの一方が対応するヒューズ素子の第４端子に電気的に接続された複数の第１トランジスタと、
   前記複数の第１トランジスタのゲートに電気的に接続された第３配線と、
   前記第３配線に流れる電流を検知する電流検知回路と、
   を備えた集積回路。
2. 複数の第１配線と、
   前記複数の第１配線と交差する複数の第２配線と、
   前記第１配線と前記第２配線との交差領域に配置され、それぞれが第１端子および第２端子を有する複数のメモリ素子であって、前記第１端子は対応する第１配線に電気的に接続され、前記第２端子が対応する第２配線に電気的に接続された複数のメモリ素子と、
   前記複数の第２配線に対応して配置された複数の第１トランジスタであって、前記第１トランジスタのソースおよびドレインの一方が対応する第２配線に電気的に接続された複数の第１トランジスタと、
   前記複数の第１トランジスタに対応して配置された複数のヒューズ素子であって、それぞれ第３端子と第４端子を有し、前記第３端子が対応する第１トランジスタのゲートに電気的に接続された複数のヒューズ素子と、
   前記複数のヒューズ素子の第４端子に電気的に接続された第３配線と、
   前記第３配線に流れる電流を検知する電流検知回路と、
   を備えた集積回路。
3. 前記ヒューズ素子は、第４配線と、前記第４配線の両端にそれぞれ接続された端子と、を備えた請求項１または２記載の集積回路。
4. 前記ヒューズ素子はＭＯＳトランジスタであって、各ＭＯＳトランジスタのゲートと、ソースおよびドレインの少なくとも一つとのうちの一方が対応する第２配線に電気的に接続され、他方が前記第１トランジスタのソースおよびドレインの一方に電気的に接続された請求項１記載の集積回路。
5. 前記複数の第２配線に対応して配置され、前記第１トランジスタよりも高い耐圧を有する複数の第２トランジスタであって、各第２トランジスタはソースおよびドレインの一方が対応する第２配線に電気的に接続され、前記対応する第２配線は、対応する第１トランジスタと対応する第２トランジスタとの間に位置する、複数の第２トランジスタと、
   前記複数の第１配線に対応して配置された複数の第３トランジスタであって、各第３トランジスタはソースおよびドレインの一方が対応する第１配線に電気的に接続された、複数の第３トランジスタと、
   を更に備えた請求項１乃至４のいずれかに記載の集積回路。
6. 前記第１乃至第３トランジスタのゲートを制御するとともに、前記第１乃至第３配線にそれぞれ印加する電圧を制御するドライバと、
   前記電流検知回路によって検知された電流が所定値と異なっている場合に前記複数の第１トランジスタのうちの少なくとも１つが不良と判定し、不良と判定した第１トランジスタに対応するヒューズ素子を破断するように前記ドライバを制御する制御回路と、
   を更に備えた請求項５記載の集積回路。
7. 前記メモリ素子はトランジスタであって、ゲートと、ソースおよびドレインのうちの少なくとも一つとのうちの一方が対応する第１配線に電気的に接続され、他方が対応する第２配線に電気的に接続された請求項１乃至６のいずれかに記載の集積回路。
8. 前記メモリ素子は、第１および第２電極と、前記第１電極と前記第２電極との間に配置された抵抗変化層と、を備えた抵抗変化メモリ素子であって、前記第１電極が対応する第１配線に電気的に接続され、前記第２電極が対応する第２配線に電気的に接続された請求項１乃至６のいずれかに記載の集積回路。

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