JP2011071174A - 半導体装置、及び半導体装置の特性劣化検出方法 - Google Patents
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Abstract
【解決手段】本発明にかかる半導体装置(IPD)1は、IPD1の初期特性値に基づき定められた設定値を記憶する設定値記憶部3と、所定のタイミングにおけるIPD1の特性値と設定値記憶部3に記憶された設定値とに基づき、IPD1の特性劣化を検出する検出回路4と、を備える。また、本発明にかかる半導体装置(IPD)1の特性劣化検出方法は、初期特性値に基づき定められた設定値を記憶し、所定のタイミングにおけるIPD1の特性値と記憶された設定値とに基づき、IPD1の特性劣化を検出する。
【選択図】図1
Description
まず、パワーMOSFETのオン抵抗増加による故障について説明する。図13は、負荷ショート等により過大な電流がパワーMOSFETに流れた状態を示す図である。図13に示すように、過大な電流がパワーMOSFETへ流れることにより、パワーMOSFETの金属−半導体の境界でエレクトロマイグレーションが発生する。図14、図15、図16はパワーMOSFETで発生したエレクトロマイグレーションを説明するための図である。図14に示すように、パワーMOSFETに大電流が流れることで金属−半導体の境界においてエレクトロマイグレーションが発生し、パワーMOSFET自体の抵抗が増加する。
図17は、パワーMOSFETの製造ばらつきが原因で、ソース拡散領域(N+)の横広がりが大きくなった場合を示す図である。ソース拡散領域の横広がりが大きいパワーMOSFETでは、パワーMOSFETセルの実行チャネル長が短いため、図18に示すようにドレイン・ソース間電圧が大きくなると他のセルより多くの電流が流れる。そのため、ソレノイドなどのアクチュエータが負荷である場合、負荷の持つインダクタンス成分によりパワーMOSFETのスイッチングにおけるターンオフでパワーMOSFETのドレイン・ソース間電圧に高電圧が発生する。これにより、毎回のスイッチングでそのパワーMOSFETセルに想定以上の電流が流れる。
次に、パワーMOSFETにサージ電圧が印加され、パワーMOSFETのゲート酸化膜にリーク箇所が生じた場合を考える。図20は、サージ電圧印加によりゲート・ソース間にリーク箇所が生じた場合を示す図である。パワーMOSFETは、図21に示すように、セルと呼ばれる単位構成が複数並列接続されている。このうち、サージ電圧印加により1つのセルのゲート・ソース間にリーク箇所が生じても、リークの値が小さい場合、すなわち、ドライバの電流供給能力がリーク電流に対して大きい場合、パワーMOSFETの動作に影響を与えない。
次に、図24(a)に示すように、IPDの制御回路の配線パターン間(配線1と配線2の間)に配線パターンの残りがある場合を考える。IPDの製造段階の検査において、配線1と配線2が電気的にオープン状態となっておりその検査をパスしたとする。しかし、その後のIPD稼動時において、例えば環境温度の変化により、配線パターン残りが伸縮し配線1と配線2が抵抗成分を持ちながら電気的にショート状態となると、配線1と配線2との間に電流が流れる。図24(b)はこの状態を示す回路図である。
以下、図面を参照して本発明の実施の形態1について説明する。図1は、本実施の形態にかかるIPD(半導体装置)1を示すブロック図である。本実施の形態にかかるIPD1は、半導体製造工程により製造され、半導体チップ(またはウェハ)が完成した状態のIPD1の初期特性値に基づき定められた設定値を記憶する設定値記憶部3と、IPD1がECU(エンジンコントロールユニット)等のシステムに設置された状態での所定のタイミングにおけるIPD1の特性値と、設定値記憶部3に記憶された設定値とに基づき、IPD1の特性劣化を検出する検出回路4と、を備える。
(1)所定のタイミングにおけるパワーMOSFET2のオン抵抗の特性値が、パワーMOSFET2のオン抵抗の初期特性値に基づき定められた設定値の1.1倍以上になった場合。
(2)所定のタイミングにおけるパワーMOSFET2のゲートリークの特性値が、設定値である1μA以上となった場合。
(3)所定のタイミングにおけるパワーMOSFET2のオフリークの特性値が、設定値である1μA以上となった場合。
(4)所定のタイミングにおけるIPD1の消費電流の特性値が、IPD1の消費電流の初期特性値に基づき定められた設定値の1.1倍以上になった場合。
以下、図面を参照して発明の実施の形態2について説明する。図9は、本実施の形態にかかるIPD(半導体装置)を示すブロック図である。本実施の形態にかかるIPD1aでは、オン抵抗検出回路20、ゲートリーク検出回路30、オフリーク検出回路40、消費電流検出回路50の出力が、それぞれAND回路70にも出力され、AND回路70の出力がAND回路11に入力されている。これ以外の部分については、実施の形態1で説明したIPD1と同一であるため、重複した説明を省略する。なお、実施の形態1で説明したIPD1と同一の構成部分には同一の符号を付している。また、図9では、図面が複雑になるため、IPD1aを構成する各要素のLレベルとなる配線と消費電流検出回路50との接続関係の記載を省略しているが、図9においても、図2の場合と同様に消費電流検出回路50は、IPD1aを構成する各要素のLレベルとなる配線、つまり内部GND配線(内部基準配線)とIPD1aのGND端子と接続されている。
(1)所定のタイミングにおけるパワーMOSFET2のオン抵抗の特性値がオン抵抗の初期特性値に基づき定められた設定値の1.1倍以上になった場合。
(2)所定のタイミングにおけるパワーMOSFET2のゲートリークの特性値が、設定値である1μA以上となった場合。
(3)所定のタイミングにおけるパワーMOSFET2のオフリークの特性値が、設定値である1μA以上となった場合。
(4)所定のタイミングにおけるIPD1a消費電流の特性値が、消費電流の初期特性値に基づき定められた設定値の1.1倍以上になった場合。
(5)所定のタイミングにおけるパワーMOSFET2のオン抵抗の特性値が、オン抵抗の初期特性値に基づき定められた設定値の1.5倍以上になった場合。
(6)所定のタイミングにおけるパワーMOSFET2のゲートリークの特性値が、設定値である10μA以上となった場合。
(7)所定のタイミングにおけるパワーMOSFET2のオフリークの特性値が、設定値である10μA以上となった場合。
(8)所定のタイミングにおけるIPD1aの消費電流の特性値が、消費電流の初期特性値に基づき定められた設定値の1.5倍以上になった場合。
2 半導体素子(パワーMOSFET)
3 設定値記憶部
4 検出回路
5 電源端子(Vcc)
6 出力端子(OUT)
7 入力端子
8 出力端子
9 DIAG出力端子
10 コントローラ(マイクロコンピュータ)
11、17、70 AND回路
12 ドライバ回路
13 電流制限回路
14 オープン検出回路
15 電流検出回路
16 温度検出回路
18 インバータ
19 NAND回路
20 オン抵抗検出回路
30 ゲートリーク検出回路
40 オフリーク検出回路
50 消費電流検出回路
Claims (17)
- 半導体装置の初期特性値に基づき定められた設定値を記憶する設定値記憶部と、
所定のタイミングにおける前記半導体装置の特性値と前記設定値記憶部に記憶された設定値とに基づき、前記半導体装置の特性劣化を検出する検出回路と、
を備える半導体装置。 - 前記検出回路は、前記半導体素子のオン抵抗を検出するオン抵抗検出回路である、請求項1に記載の半導体装置。
- 前記オン抵抗検出回路は、
一方が前記半導体素子のソースと第1のノードにおいて接続され、他方が第2のノードと接続された第1の抵抗と、
一方が前記半導体素子のドレインと接続され、他方が第3のノードと接続された第1の可変抵抗と、
一方が前記第3のノードと接続され、他方が前記第2のノードと接続された第2の抵抗と、
前記第1のノードの電圧値と前記第3のノードの電圧値とを入力し、当該第1のノードの電圧値と当該第3のノードの電圧値との電位差に基づき信号を出力する第1のコンパレータと、を備える、請求項2に記載の半導体装置。 - 前記検出回路は、前記半導体素子のゲートリークを検出するゲートリーク検出回路である、請求項1乃至3のいずれか一項に記載の半導体装置。
- 前記ゲートリーク検出回路は、
前記半導体素子のゲートに接続された第3の抵抗と、
前記第3の抵抗の両端に生じる電位差を入力し、当該電位差に基づき電圧信号を出力する第1のオペアンプと、
前記第1のオペアンプの電圧信号と基準電圧とを入力し、当該第1のオペアンプの電圧信号と前記基準電圧との比較結果に基づき信号を出力する第2のコンパレータと、を備える、請求項4に記載の半導体装置。 - 前記検出回路は、前記半導体装置の消費電流を検出する消費電流検出回路である、請求項1乃至5のいずれか一項に記載の半導体装置。
- 前記消費電流検出回路は、
前記半導体装置の内部基準配線に接続された第4の抵抗と、
前記第4の抵抗の両端に生じる電位差を入力し、当該電位差に基づき電圧信号を出力する第2のオペアンプと、
前記第2のオペアンプの電圧信号と基準電圧とを入力し、当該第2のオペアンプの電圧信号と前記基準電圧との比較結果に基づき信号を出力する第3のコンパレータと、を備える、請求項6に記載の半導体装置。 - 前記基準電圧は、第1の定電圧源と、当該第1の定電圧源の電圧を分割する第2の可変抵抗および第5の抵抗と、を有する回路を用いて設定される、請求項5または7に記載の半導体装置。
- 前記検出回路は、前記半導体素子のオフリークを検出するオフリーク検出回路である、請求項1乃至8のいずれか一項に記載の半導体装置。
- 前記オフリーク検出回路は、
前記半導体素子のソースに接続された第6の抵抗と、
前記第6の抵抗の両端に生じる電位差を入力し、当該電位差に基づき信号を出力する第3のオペアンプと、
前記第3のオペアンプの出力がゲートに接続され、ソースが第4のノードに接続された第1のトランジスタと、
前記第4のノードに第1の電流経路が接続され、基準電流が流れる第5のノードに第2の電流経路が接続された第1のカレントミラー回路と、を備える、請求項9に記載の半導体装置。 - 前記基準電流は、第2の定電圧源および第3の可変抵抗が接続された第3の電流経路と、前記第2の電流経路が接続された第2のカレントミラー回路を用いて設定される、請求項10に記載の半導体装置。
- 前記第1乃至3の可変抵抗は、
直列に接続された複数の抵抗と、
前記複数の抵抗に対応して設けられ、当該複数の抵抗のそれぞれの両端にソース・ドレインが接続された複数のP型トランジスタと、
前記複数のP型トランジスタのゲートのそれぞれに接続された定電流源と、
前記複数のP型トランジスタのゲートのそれぞれと基準電源との間に設けられたトリミング抵抗と、を備え、
前記トリミング抵抗を切断することで抵抗値を設定する、請求項2乃至11に記載の半導体装置。 - 前記設定値記憶部には、前記半導体装置の初期特性値に基づき定められた第1の設定値と第2の設定値とが記憶され、
前記検出回路は、所定のタイミングにおける前記半導体装置の特性値と前記第1の設定値とに基づき前記半導体装置の特性劣化を検出し、当該検出結果に基づき警報を出力し、
所定のタイミングにおける前記半導体装置の特性値と前記第2の設定値とに基づき前記半導体装置の特性劣化を検出し、当該検出結果に基づき前記半導体装置の動作を停止する、請求項1乃至12のいずれか一項に記載の半導体装置。 - 前記所定のタイミングは、前記半導体装置に電源が投入されたタイミング、前記半導体装置の入力端子に制御信号が入力されたタイミング、前記半導体装置を制御するコントローラから前記半導体装置へ前記半導体装置の特性劣化を検出する旨の命令信号が入力されたタイミング、前記半導体装置の稼働中における一定周期毎のタイミング、である請求項1乃至13のいずれか一項に記載の半導体装置。
- 半導体装置の特性劣化を検出する方法であって、
前記半導体装置の初期特性値に基づき定められた設定値を記憶し、
所定のタイミングにおける前記半導体装置の特性値と前記記憶された設定値とに基づき、前記半導体装置の特性劣化を検出する、半導体装置の特性劣化検出方法。 - 前記半導体素子のオン抵抗、ゲートリーク、オフリーク、および前記半導体装置の消費電流のうちの少なくとも1つに基づき前記半導体装置の特性劣化を検出する、請求項15に記載の半導体装置の特性劣化検出方法。
- 前記半導体装置の初期特性値に基づき定められた第1の設定値と第2の設定値とを記憶し、
所定のタイミングにおける前記半導体装置の特性値と前記第1の設定値とに基づき前記半導体装置の特性劣化を検出し、当該検出結果に基づき警報を出力し、
所定のタイミングにおける前記半導体装置の特性値と前記第2の設定値とに基づき前記半導体装置の特性劣化を検出し、当該検出結果に基づき前記半導体装置の動作を停止する、請求項15または16に記載の半導体装置の特性劣化検出方法。
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