JP2009272415A - 半導体装置 - Google Patents

Abstract

【課題】スイッチングに伴う電流損失が小さいＤＣ−ＤＣコンバータを提供する。
【解決手段】ＤＣ−ＤＣコンバータ１において、高電位電源配線ＰＨと低電位電源配線ＰＬとの間にハイサイド・パワートランジスタＱ１及びローサイド・パワートランジスタＱ２を直列に接続する。また、接続点ＬＸと出力端子Ｔｏｕｔとの間にＬＣフィルタ１５を接続する。そして、ハイサイド・パワートランジスタＱ１のゲートに印加される電位の範囲及びローサイド・パワートランジスタＱ２のゲートに印加される電位の範囲を、ハイサイド・パワートランジスタＱ１及びローサイド・パワートランジスタＱ２からなる回路の両端に印加される電位間の範囲（Ｖｉｎ１〜ＧＮＤ）の内側に設定する。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、ＤＣ−ＤＣコンバータの少なくとも一部を構成する半導体装置に関する。

近年、コンピュータ等のＣＰＵ（Central Processing Unit：中央処理装置）に使用される電源の低電圧化に伴い、同期整流方式によるスイッチング電源回路、例えば、降圧型ＤＣ−ＤＣコンバータが多用されている。このＤＣ−ＤＣコンバータのスイッチング素子には、入力電圧に応じて数Ｖから数十Ｖの耐圧を持つパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）が用いられている。また、これらのパワーＭＯＳＦＥＴを高速に動作させるために、オン・オフ信号を増幅するゲートドライバ回路が用いられている（例えば、特許文献１参照。）。

上述のＤＣ−ＤＣコンバータは、ノート型パーソナルコンピュータや携帯電話などの電池を電力供給源とする携帯機器にも設けられているが、このような携帯機器においては、電池の長寿命化のためにＤＣ−ＤＣコンバータの高効率化、すなわち、ＤＣ−ＤＣコンバータにおける電力損失の削減が求められている。特に、軽負荷時、すなわち、ＤＣ−ＤＣコンバータが直流電流を供給するＣＰＵ等の負荷において、電力消費が小さいときの電力変換効率が重要である。軽負荷時には負荷へ流れる電流が小さいので、パワーＭＯＳＦＥＴなどの抵抗による導通損失は小さくなるが、スイッチング周波数は変わらないのでスイッチングに伴う損失の割合が大きくなる。特に、パワーＭＯＳＦＥＴのゲートを駆動するためのドライブ損失は軽負荷時も高負荷時も同じであるため、軽負荷時には、全電流損失に占めるパワーＭＯＳＦＥＴのドライブ損失の割合が大きくなり、電力変換効率を向上させることが困難であるという問題がある。このようなドライブ損失の割合は、ＤＣ−ＤＣコンバータの電源電圧が低いほど顕著になる。

特開２００５−３０４２２６号公報

本発明の目的は、スイッチングに伴う電流損失が小さい半導体装置を提供することである。

本発明の一態様によれば、高電位電源配線と低電位電源配線との間に直列に接続されたハイサイド電界効果トランジスタ及びローサイド電界効果トランジスタを備え、前記ハイサイド電界効果トランジスタ及び前記ローサイド電界効果トランジスタのうち少なくとも一方は、チャネル方向に対して垂直に切った断面において、ソース側のＬＤＤ層の長さとドレイン側のＬＤＤ層の長さが等しく、前記ハイサイド電界効果トランジスタのゲートに印加される電位の範囲及び前記ローサイド電界効果トランジスタのゲートに印加される電位の範囲は、前記ハイサイド電界効果トランジスタ及び前記ローサイド電界効果トランジスタからなる回路の両端に印加される電位間の範囲の内側にあることを特徴とする半導体装置が提供される。

本発明の他の一態様によれば、高電位電源配線と低電位電源配線との間に直列に接続されたハイサイド電界効果トランジスタ及びローサイド電界効果トランジスタと、少なくとも１段のＣＭＯＳインバータを有し、制御信号の電流駆動能力を増大させて前記ハイサイド電界効果トランジスタのゲートに印加するハイサイド・ドライバ回路と、少なくとも１段のＣＭＯＳインバータを有し、制御信号の電流駆動能力を増大させて前記ローサイド電界効果トランジスタのゲートに印加するローサイド・ドライバ回路と、出力電流が相対的に大きい場合には、前記ハイサイド・ドライバ回路及び前記ローサイド・ドライバ回路に印加する電源電位間の範囲を相対的に広くし、前記出力電流が相対的に小さい場合には、前記ハイサイド・ドライバ回路及び前記ローサイド・ドライバ回路に印加する電源電位間の範囲を相対的に狭くし、少なくとも出力電流が相対的に小さい場合には、前記ハイサイド・ドライバ回路に印加される電源電位間の範囲及び前記ローサイド・ドライバ回路に印加される電源電位間の範囲を、それぞれ、前記ハイサイド電界効果トランジスタ及び前記ローサイド電界効果トランジスタからなる回路の両端に印加される電位間の範囲の内側に位置させる電源供給手段と、を備えたことを特徴とする半導体装置が提供される。

本発明によれば、スイッチングに伴う電流損失が小さい半導体装置を実現することができる。

以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
本実施形態に係る半導体装置は、ＤＣ−ＤＣコンバータである。
図１は、本実施形態に係るＤＣ−ＤＣコンバータを例示するブロック図であり、
図２は、ハイサイド・ドライバ回路を例示するブロック図であり、
図３（ａ）は、ハイサイド・パワートランジスタを例示する断面図であり、（ｂ）は、ハイサイド・ドライバ回路及びローサイド・ドライバ回路を構成するＮチャネル型ＭＯＳＦＥＴを例示する断面図である。

図１に示すように、本実施形態に係るＤＣ−ＤＣコンバータ１は、チョッパー方式の同期整流型非絶縁ＤＣ−ＤＣコンバータである。ＤＣ−ＤＣコンバータ１には、高電位電源配線ＰＨ、低電位電源配線ＰＬ及び中間電位電源配線ＰＭが引き込まれている。高電位電源配線ＰＨの電位Ｖｉｎ１は例えば５Ｖ（ボルト）であり、低電位電源配線ＰＬの電位は例えば接地電位ＧＮＤ、すなわち、０Ｖであり、中間電位電源配線ＰＭの電位Ｖｉｎ２は、高電位電源配線ＰＨの電位Ｖｉｎ１と低電位電源配線ＰＬの電位との間の電位であり、例えば３．３Ｖである。また、ＤＣ−ＤＣコンバータ１には出力端子Ｔｏｕｔが設けられており、この出力端子Ｔｏｕｔの出力電位Ｖｏｕｔは、例えば１Ｖである。

ＤＣ−ＤＣコンバータ１には、ハイサイド・パワートランジスタＱ１及びローサイド・パワートランジスタＱ２（以下、総称して「パワートランジスタ」ともいう）が形成されている。パワートランジスタＱ１及びＱ２は、いずれもＮチャネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）であり、高電位電源配線ＰＨと低電位電源配線ＰＬとの間に直列に接続されることにより、出力バッファ回路１９を構成している。すなわち、ハイサイド・パワートランジスタＱ１のドレインは高電位電源配線ＰＨに接続されており、ハイサイド・パワートランジスタＱ１のソースはローサイド・パワートランジスタＱ２のドレインに接続されており、ローサイド・パワートランジスタＱ２のソースは低電位電源配線ＰＬに接続されている。

ローサイド・パワートランジスタＱ２のソース・ドレイン間には、ダイオードＤ１が接続されている。ダイオードＤ１の接続方向は、ローサイド・パワートランジスタＱ２のソースからドレインに向かう方向、すなわち、低電位電源配線ＰＬからハイサイド・パワートランジスタＱ１に向かう方向が順方向となっている。ダイオードＤ１は、ローサイド・パワートランジスタＱ２に寄生的に形成されるボディダイオード又はショットキーダイオードによって構成されている。

また、ＤＣ−ＤＣコンバータ１には、ハイサイド・パワートランジスタＱ１のゲートに電圧を印加するハイサイド・ドライバ回路１１と、ローサイド・パワートランジスタＱ２のゲートに電圧を印加するローサイド・ドライバ回路１２とが設けられている。

ハイサイド・ドライバ回路１１の高電位側電源端子は、ダイオードＤ２を介して中間電位電源配線ＰＭに接続されている。ダイオードＤ２は、中間電位電源配線ＰＭからハイサイド・ドライバ回路１１に向かう方向が順方向となっている。また、ハイサイド・ドライバ回路１１の低電位側電源端子は、ハイサイド・パワートランジスタＱ１とローサイド・パワートランジスタＱ２との接続点ＬＸに接続されている。更に、ハイサイド・ドライバ回路１１の高電位側電源端子と低電位側電源端子との間には、キャパシタＣ２がハイサイド・ドライバ回路１１に対して並列に接続されている。

一方、ローサイド・ドライバ回路１２の高電位側電源端子は、中間電位電源配線ＰＭに接続されている。なお、中間電位電源配線ＰＭとローサイド・ドライバ回路１２との間には、ダイオードＤ２は介在していない。また、ローサイド・ドライバ回路１２の低電位側電源端子は、低電位電源配線ＰＬに接続されている。

更に、ＤＣ−ＤＣコンバータ１には、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２（以下、総称して「ドライバ回路」ともいう。）にそれぞれ制御信号Ｓを供給するＰＷＭ（Pulse Width Modulation：パルス幅変調）制御回路１３が設けられている。また、ＰＷＭ制御回路１３とハイサイド・ドライバ回路１１との間には、制御信号Ｓの電位レベルを変換するレベルシフト回路１４が設けられている。

更にまた、ＤＣ−ＤＣコンバータ１においては、接続点ＬＸと出力端子Ｔｏｕｔとの間には、インダクタＬが接続されており、出力端子Ｔｏｕｔと低電位電源配線ＰＬとの間には、キャパシタＣ１が接続されている。これにより、接続点ＬＸと出力端子Ｔｏｕｔとの間に、ＬＣフィルタ１５が接続されている。

更にまた、ＤＣ−ＤＣコンバータ１には、１枚の半導体基板２０が設けられており、上述のハイサイド・パワートランジスタＱ１、ローサイド・パワートランジスタＱ２、ハイサイド・ドライバ回路１１、ローサイド・ドライバ回路１２、ダイオードＤ１及びレベルシフト回路１４は、この半導体基板２０の表面に形成されている。すなわち、これらの各素子及び各回路は、１チップ上に集積されている。一方、ダイオードＤ２、キャパシタＣ２、ＰＷＭ制御回路１３、インダクタＬ、キャパシタＣ１及び出力端子Ｔｏｕｔは、半導体基板２０の外部に設けられている。但し、ＰＷＭ制御回路１３は、半導体基板２０の表面に形成してもよい。

次に、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２の詳細な構成について説明する。
図２に示すように、ハイサイド・ドライバ回路１１においては、中間電位電源配線ＰＭと低電位電源配線ＰＬとの間に、複数個のＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）１６が相互に並列に接続されている。各ＣＭＯＳ１６においては、ソースが中間電位電源配線ＰＭに接続されたＰチャネル型ＭＯＳＦＥＴ（ＰＭＯＳ）１７と、ソースが低電位電源配線ＰＬに接続されドレインがＰＭＯＳ１７のドレインに接続されたＮチャネル型ＭＯＳＦＥＴ（ＮＭＯＳ）１８とが設けられている。

そして、各ＣＭＯＳ１６の出力端子、すなわち、ＰＭＯＳ１７とＮＭＯＳ１８との接続点は、より後段のＣＭＯＳ１６の入力端子、すなわち、ＰＭＯＳ１７のゲート及びＮＭＯＳ１８のゲートに接続されている。これにより、複数段のＣＭＯＳインバータが接続されている。また、最前段のＣＭＯＳ１６の入力端子がハイサイド・ドライバ回路１１の入力端子となっており、最後段のＣＭＯＳ１６の出力端子がハイサイド・ドライバ回路１１の出力端子となっている。そして、後段に配置されたＣＭＯＳほど面積が大きく、より大きな電流を流せるようになっている。これにより、ハイサイド・ドライバ回路１１の入力端子に入力された制御信号の駆動力を段階的に増加させて、ハイサイド・ドライバ回路１１の出力端子からハイサイド・パワートランジスタＱ１のゲートに対して出力することができる。

ローサイド・ドライバ回路１２の構成も、上述のハイサイド・ドライバ回路１１の構成と同様である。なお、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２において、ＣＭＯＳインバータの段数は１段でもよい。

そして、図３（ａ）に示すように、ハイサイド・パワートランジスタＱ１は、以下のように構成されている。すなわち、半導体基板２０（図１参照）の上層部分に、導電型がＰ⁻型のＰウェル２１が形成されており、Ｐウェル２１の上層部分に、導電型がＮ^＋型のソース層２２及びドレイン層２３が相互に離隔して形成されている。また、ソース層２２におけるドレイン層２３に対向する部分、及びドレイン層２３におけるソース層２２に対向する部分には、それぞれ、導電型がＮ型のＬＤＤ（Lightly Doped Drain：低不純物濃度ドレイン）層２４及び２５が形成されている。そして、ＬＤＤ層２４とＬＤＤ層２５との間の部分には、導電型がＰ型のチャネル領域２６が形成されている。更に、ソース層２２から見てドレイン層２３の反対側には、Ｐ^＋コンタクト層（図示せず）が形成されている。

一方、半導体基板２０上には層間絶縁膜３０が設けられており、層間絶縁膜３０内におけるソース層２２の直上域にはソースコンタクト３１が設けられており、ソース層２２に接続されている。また、層間絶縁膜３０内におけるドレイン層２３の直上域にはドレインコンタクト３２が設けられており、ドレイン層２３に接続されている。ソースコンタクト３１は層間絶縁膜３０内に設けられたソース配線３７に接続されており、ドレインコンタクト３２は層間絶縁膜３０内に設けられたドレイン配線３８に接続されている。更に、層間絶縁膜３０内におけるチャネル領域２６の直上域には、ゲート電極３４が設けられており、ゲート電極３４の両側面上、すなわち、ＬＤＤ領域２４及び２５の直上域には、絶縁性の側壁３５が設けられている。そして、層間絶縁膜３０における半導体基板２０とゲート電極３４との間に位置する部分が、ゲート絶縁膜３６となっている。なお、図示しない領域において、チャネル領域２６と連続的に形成されたＰ型領域の表面に、Ｐ^＋コンタクト層が形成されている。このＰ^＋コンタクト層は、ソース配線３７をＰ型領域に接続するためのものである。このように構成されたハイサイド・パワートランジスタＱ１の形状は、ソースコンタクト３１からドレインコンタクト３２までの領域において、ソース側とドレイン側とで対称な形状である。すなわち、図３（ａ）において、ゲート電極３４及びチャネル領域２６を通過する中心線に関して、左右対称であり、チャネル幅方向に対して垂直に切った断面、すなわち、図３（ａ）に示す断面において、ソース側のＬＤＤ層２４の長さと、ドレイン側のＬＤＤ層２５の長さは、相互に等しい。

ローサイド・パワートランジスタＱ２の構成も、図３（ａ）に示すハイサイド・パワートランジスタＱ１の構成と同様である。また、図３（ｂ）に示すように、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２を構成するＮＭＯＳ１８の構成も、パワートランジスタＱ１及びＱ２と同様である。更に、ハイサイド・ドライバ回路１１及びハイサイド・ドライバ回路１２を構成するＰＭＯＳ１７の構成は、ＮＭＯＳ１８と同じ形状で各層の導電型を逆にした構成である。

そして、ハイサイド・パワートランジスタＱ１及びローサイド・パワートランジスタＱ２並びにＰＭＯＳ１７及びＮＭＯＳ１８におけるゲート絶縁膜３６の厚さは、相互に等しい。従って、これらのトランジスタの耐圧は相互に等しい。例えば、これらのトランジスタの定格は６Ｖである。また、これらのトランジスタのしきい値は、例えば０．８Ｖである。

次に、上述の如く構成された本実施形態に係るＤＣ−ＤＣコンバータ１の動作について説明する。
図４は、本実施形態に係るＤＣ−ＤＣコンバータの動作を例示する回路図であり、
図５は、横軸に時間をとって本実施形態に係るＤＣ−ＤＣコンバータの動作を例示するタイミングチャートであり、（ａ）の縦軸はハイサイド・パワートランジスタのゲート電位を表し、（ｂ）の縦軸はローサイド・パワートランジスタのゲート電位を表し、（ｃ）の縦軸は接続点及び出力端子の電位を表し、（ｄ）の縦軸はインダクタ又は出力端子を流れる電流を表す。
なお、図４においては、ドライバ回路等は図示を省略されている。また、図５の横軸は（ａ）〜（ｄ）で共通である。

図１及び図４に示すように、ＤＣ−ＤＣコンバータ１の出力端子Ｔｏｕｔと接地電位ＧＮＤとの間に、電位Ｖｏｕｔを供給する対象である負荷１００を接続する。負荷１００は、電位Ｖｏｕｔによって動作する電子部品であり、例えばＣＰＵである。そして、本実施形態においては、ハイサイド・ドライバ回路１１の電源はブートストラップ方式によって供給される。すなわち、ローサイド・パワートランジスタＱ２がオンして接続点ＬＸが低電位（０Ｖ）になっている期間には、キャパシタＣ２がダイオードＤ２を通して電位Ｖｉｎ２によって充電される。また、ハイサイド・パワートランジスタＱ１がオンして接続点ＬＸが高電位（５Ｖ）になっている期間には、ダイオードＤ２によって逆流が阻止される。一方、ローサイド・ドライバ回路１２の電源は、中間電位電源配線ＰＭと低電位電源配線ＰＬとにより、直接的に供給される。

この状態で、先ず、ＰＷＭ制御回路１３が、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２に対して制御信号Ｓを出力する。この制御信号Ｓは２水準の電位間を振動する方形波である。制御信号Ｓは、ローサイド・ドライバ回路１２に対しては直接入力される。一方、ハイサイド・ドライバ回路１１に対しては、レベルシフト回路１４によって電位水準が逆転された後、入力される。

図１及び図２に示すように、ハイサイド・ドライバ回路１１においては、入力された制御信号の電流駆動力がＣＭＯＳ１６によって段階的に増加され、ハイサイド・パワートランジスタＱ１のゲートに対して出力される。同様に、ローサイド・ドライバ回路１２においても、多段に配列されたＣＭＯＳ１６によって制御信号Ｓの電流駆動力が強化されて、ローサイド・パワートランジスタＱ２のゲートに対して出力される。

このとき、図５（ａ）及び（ｂ）に示すように、ハイサイド・パワートランジスタＱ１のゲートに印加される電位Ｖ_ＧＨとローサイド・パワートランジスタＱ２のゲートに印加される電位Ｖ_ＧＬとは略相補的な関係にあり、電位Ｖ_ＧＨがハイレベルにあるときは、電位Ｖ_ＧＬはローレベルにあり、電位Ｖ_ＧＨがローレベルにあるときは、電位Ｖ_ＧＬはハイレベルにある。但し、電位Ｖ_ＧＨ及び電位Ｖ_ＧＬが同時にハイレベルになることにより、トランジスタＱ１及びＱ２が同時にオンになって無効な貫通電流が流れ、損失が大きくなることがないように、トランジスタＱ１がオンになる期間とトランジスタＱ２がオンになる期間との間には、若干のデッドタイムが設けられている。そして、例えば、高電位電源配線ＰＨの電位Ｖｉｎ１が５Ｖであり、出力電位Ｖｏｕｔを１Ｖとするとき、ハイサイド・パワートランジスタＱ１のゲート電位Ｖ_ＧＨがハイレベルにある期間Ｔ_Ｈの長さと、ローサイド・パワートランジスタＱ２のゲート電位Ｖ_ＧＬがハイレベルにある期間Ｔ_Ｌの長さとの比を、（Ｔ_Ｈ：Ｔ_Ｌ）＝（１：４）とする。

図５（ａ）〜（ｃ）に示すように、電位Ｖ_ＧＨがハイレベルであり、電位Ｖ_ＧＬがローレベルである期間Ｔ_Ｈにおいては、ハイサイド・パワートランジスタＱ１がオンになり、ローサイド・パワートランジスタＱ２がオフになり、接続点ＬＸの電位Ｖｓｗは電位Ｖｉｎ１と等しくなる。このとき、電源電位Ｖｉｎ１からインダクタＬを介して負荷１００に電流が供給されると共に、インダクタＬに電荷が蓄えられる。なお、実際には、ハイサイド・パワートランジスタＱ１のオン抵抗が存在するため、接続点ＬＸの電位Ｖｓｗは電位Ｖｉｎ１よりも若干低い値となるが、本明細書の説明においては、便宜上、このような誤差は無視することとする。

一方、電位Ｖ_ＧＨがローレベルであり、ハイサイド・パワートランジスタＱ１がオフである期間Ｔ_Ｌにおいては、接続点ＬＸの電位Ｖｓｗは接地電位ＧＮＤに等しくなる。このとき、ダイオードＤ１に電流が流れるが、これと同期して、電位Ｖ_ＧＬがハイレベルになり、ローサイド・パワートランジスタＱ２がオンになることにより、ローサイド・パワートランジスタＱ２にも電流が流れる。これにより、オン抵抗を低減し、スイッチング損失を低減することができる。そして、このとき、インダクタＬに蓄えられた電荷が、負荷１００に対して放出される。

そして、上述の動作を周期的に繰り返すことにより、接続点ＬＸの電位Ｖｓｗは、電位Ｖｉｎ１と接地電位ＧＮＤとの間を変動する。この電位変動は、上述の如くＬＣフィルタ１５によって平滑化され、出力端子Ｔｏｕｔにおける電位Ｖｏｕｔは約１Ｖとなる。定常状態では、入力電圧、すなわち、電位Ｖｉｎ１と電位ＧＮＤとの間の電圧と出力電位Ｖｏｕｔとの比は、周期に対するハイサイド・パワートランジスタＱ１のオン期間の割合（デューティー）で決まる。このため、電位Ｖｉｎ１が５Ｖであり、出力電位Ｖｏｕｔを１Ｖとしたい場合には、トランジスタＱ１がオンしている期間Ｔ_Ｈを、周期の２０％にすることが必要である。正確には、ＤＣ−ＤＣコンバータにおける損失があるので、その分を補うためにデューティーは２０％ちょうどよりも少し大きくする必要がある。電位Ｖｏｕｔの中心値は、下記数式によって与えられる。但し、電位Ｖｏｕｔには、±１０〜５０ｍＶ程度のリップルが残る。

Ｖｏｕｔ≒Ｔ_Ｈ／（Ｔ_Ｈ＋Ｔ_Ｌ）×Ｖｉｎ１

また、図５（ｄ）に示すように、期間Ｔ_Ｈにおいては、インダクタＬにおいて接続点ＬＸから出力端子Ｔｏｕｔに向かって流れる電流ｉ_Ｌは増加する。一方、期間Ｔ_Ｌにおいては、電流ｉ_Ｌは減少する。しかし、ＬＣフィルタ１５の作用により、出力端子Ｔｏｕｔから出力される出力電流ｉ_ｏｕｔは、略一定値となる。

次に、ＤＣ−ＤＣコンバータ１が上述の動作を行う際の電流の損失について説明する。
ＤＣ−ＤＣコンバータ１における主な電流損失には、ドライブ損失及びスイッチング損失がある。ドライブ損失は、各トランジスタを駆動する際に、トランジスタのゲートとソース・ドレインとの間に形成されるゲート容量を充放電することによって生じる損失であり、このゲート容量の大きさＣ及び印加される電圧（ゲート電圧）Ｖに依存する。すなわち、ゲート容量Ｃが大きく、ゲート電圧Ｖが高いほど、ドライブ損失は大きくなる。また、スイッチング損失は、各トランジスタのソース・ドレイン間を流れる電流による損失である。スイッチング損失は、ソース・ドレイン間の電圧等に依存するが、上述の如く、デッドタイムを設ける等の工夫により、ある程度抑制することができる。

以下、ドライブ損失について説明する。
パワートランジスタＱ１及びＱ２からなる出力バッファ回路１９の両端には、電源電位として電位Ｖｉｎ１及び接地電位ＧＮＤが印加されている。このため、パワートランジスタＱ１及びＱ２のソース及びドレインには、接地電位ＧＮＤから電位Ｖｉｎ１までの範囲内で電位が印加される。一方、パワートランジスタＱ１及びＱ２のゲートには、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２に印加される電源電位の範囲内で、ゲート電位が印加される。

通常、ドライバ回路には、出力バッファ回路１９と同じ電源電位が印加される。そこで、仮に、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２にも、電源電位として電位Ｖｉｎ１及び接地電位ＧＮＤが印加されるとすると、これらのドライバ回路の出力電位、すなわち、パワートランジスタＱ１及びＱ２のゲートに印加される電位は、接地電位ＧＮＤから電位Ｖｉｎ１までの範囲内の電位となる。従って、パワートランジスタＱ１及びＱ２において、ゲートとソース・ドレインとの間に印加されるゲート電圧Ｖの最大値は、Ｖｉｎ１（＝Ｖｉｎ１−ＧＮＤ）となる。

これに対して、本実施形態のように、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２に、電源電位として電位Ｖｉｎ２及び接地電位ＧＮＤを印加すると、これらのドライバ回路の出力電位は、接地電位ＧＮＤから電位Ｖｉｎ２までの範囲内の電位となり、パワートランジスタＱ１及びＱ２におけるゲート電圧の最大値はＶｉｎ２（＝Ｖｉｎ２−ＧＮＤ）となる。電位Ｖｉｎ２は電位Ｖｉｎ１よりも低いため、本実施形態によれば、パワートランジスタＱ１及びＱ２のゲート電圧を低減することができる。但し、この場合、ゲート電圧を低減することにより、パワートランジスタＱ１及びＱ２における単位面積当たりのオン抵抗が増大するため、その分、パワートランジスタＱ１及びＱ２の面積を増加させることが必要となる。

例えば、Ｖｉｎ１が５Ｖであり、Ｖｉｎ２が３．３Ｖである場合について検討する。本実施形態のように、パワートランジスタＱ１及びＱ２のゲート電圧を３．３Ｖとする場合、ゲート電圧を５Ｖとする場合と比較して、パワートランジスタＱ１及びＱ２のオン抵抗は、約１．２６倍になる。従って、同じ電流駆動力を確保するためには、パワートランジスタＱ１及びＱ２の面積を１．２６倍にする必要がある。これにより、仮に単位面積当たりのドライブ損失が同じであれば、全体のドライブ損失は１．２６倍となる。一方、ゲート電圧を３．３Ｖとすれば、ゲート電圧を５Ｖとする場合と比較して、単位面積当たりのドライブ損失は、０．４４倍になる。従って、全体のドライブ損失は、（１．２６×０．４４＝）０．５５倍となり、約半分に低減することができる。

次に、本実施形態の効果について説明する。
上述の如く、本実施形態によれば、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２に印加される電源電位間の範囲（ＧＮＤ〜Ｖｉｎ２）を、パワートランジスタＱ１及びＱ２からなる出力バッファ回路１９の両端に印加される電位間の範囲（ＧＮＤ〜Ｖｉｎ１）の内側に位置させることにより、ハイサイド・パワートランジスタＱ１のゲート及びローサイド・パワートランジスタＱ２のゲートに印加される電位の範囲を、出力バッファ回路１９の両端に印加される電位間の範囲の内側とすることができる。これにより、パワートランジスタＱ１及びＱ２のゲート電圧を低減し、ドライブ損失を低減することができる。この結果、本実施形態によれば、スイッチングに伴う電流損失が小さいＤＣ−ＤＣコンバータを実現することができる。

また、本実施形態によれば、ハイサイド・パワートランジスタＱ１、ローサイド・パワートランジスタＱ２、ハイサイド・ドライバ回路１１、ローサイド・ドライバ回路１２及びレベルシフト回路１４が単一の半導体基板２０の表面に形成されているため、これらの素子及び回路を１チップ上に集積することができる。この結果、全体をコンパクトに構成することができる。

更に、本実施形態によれば、ハイサイド・パワートランジスタＱ１及びローサイド・パワートランジスタＱ２の形状が、ソース側とドレイン側とで対称な形状となっているため、これらのパワートランジスタを小面積に形成することができる。

次に、本発明の第２の実施形態について説明する。
図６は、本実施形態に係るＤＣ−ＤＣコンバータを例示するブロック図であり、
図７は、リニアレギュレータを例示する回路図である。

図６に示すように、本実施形態に係るＤＣ−ＤＣコンバータ２においては、電源配線として、高電位電源配線ＰＨ及び低電位電源配線ＰＬのみが引き込まれており、中間電位電源配線ＰＭ（図１参照）は引き込まれていない。高電位電源配線ＰＨの電位Ｖｉｎは例えば５Ｖであり、低電位電源配線ＰＬの電位は例えば０Ｖ（ＧＮＤ）である。

また、ＤＣ−ＤＣコンバータ２においては、ハイサイド・パワートランジスタＱ１が、Ｐチャネル型ＭＯＳＦＥＴにより構成されている。なお、ローサイド・パワートランジスタＱ２は、前述の第１の実施形態と同様に、Ｎチャネル型ＭＯＳＦＥＴにより構成されている。

更に、ＤＣ−ＤＣコンバータ２においては、高電位電源配線ＰＨと低電位電源配線ＰＬとの間に接続され、ＧＮＤとＶｉｎ１との間の電位を生成するリニアレギュレータ４１及び４２が設けられている。リニアレギュレータ４１及び４２は相互に並列に接続されている。リニアレギュレータ４１は、例えば１．７Ｖの電位を生成し、ハイサイド・ドライバ回路１１に対して供給する。また、リニアレギュレータ４２は、例えば３．３Ｖの電位を生成し、ローサイド・ドライバ回路１２に対して供給する。

図７に示すように、リニアレギュレータ４１においては、高電位電源配線ＰＨと低電位電源配線ＰＬとの間に可変抵抗Ｒ１及び抵抗Ｒ２が直列に接続されており、抵抗分割により、可変抵抗Ｒ１と抵抗Ｒ２との接続点Ｎから、｛Ｒ２／（Ｒ１＋Ｒ２）×Ｖｉｎ｝の大きさの電位を出力する。そして、接続点Ｎの電位が所定の値になるように、可変抵抗Ｒ１の抵抗値を調節する。リニアレギュレータ４２の構成も同様である。なお、抵抗Ｒ１及びＲ２には、例えば、ＭＯＳＦＥＴ又はバイポーラトランジスタを用いることができる。

そして、図６に示すように、ハイサイド・ドライバ回路１１には、電源電位として、高電位電源配線ＰＨから５Ｖの電位が印加され、リニアレギュレータ４１から１．７Ｖの電位が印加される。従って、ハイサイド・ドライバ回路１１からハイサイド・パワートランジスタＱ１のゲートに対して出力される電位の範囲は、１．７〜５Ｖとなる。一方、ローサイド・ドライバ回路１２には、電源電位として、リニアレギュレータ４２から３．３Ｖの電位が印加され、低電位電源配線ＰＬから０Ｖ（ＧＮＤ）の電位が印加される。従って、ローサイド・ドライバ回路１２からローサイド・パワートランジスタＱ２のゲートに対して出力される電位の範囲は、０〜３．３Ｖとなる。なお、ＤＣ−ＤＣコンバータ２においては、ダイオードＤ２（図１参照）及びキャパシタＣ２（図１参照）は設けられていない。

本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。すなわち、本実施形態においても、前述の第１の実施形態と同様に、ハイサイド・パワートランジスタＱ１及びローサイド・パワートランジスタＱ２からなる出力バッファ回路１９の両端に印加させる電源電位は、０Ｖ及び５Ｖである。また、パワートランジスタＱ１及びＱ２、ハイサイド・ドライバ回路１１を構成するＰＭＯＳ１７及びＮＭＯＳ１８、ローサイド・ドライバ回路１２を構成するＰＭＯＳ１７及びＮＭＯＳ１８の形状は相互に同一であり、定格はいずれも６Ｖである。

本実施形態においては、上述の如く、リニアレギュレータ４１が１．７Ｖの電位を供給することにより、ハイサイド・ドライバ回路１１がハイサイド・パワートランジスタＱ１のゲートに対して１．７〜５Ｖの範囲の電位を出力し、ハイサイド・パワートランジスタＱ１のソース電位（５Ｖ）に対して−３．３〜０Ｖのゲート電位を印加する。一方、リニアレギュレータ４２が３．３Ｖの電位を供給することにより、ローサイド・ドライバ回路１２がローサイド・パワートランジスタＱ２のゲートに対して０〜３．３Ｖの範囲の電位を出力し、ローサイド・パワートランジスタＱ２のソース電位（０Ｖ）に対して０〜３．３Ｖのゲート電位を印加する。

このとき、前述の第１の実施形態と同様に、パワートランジスタＱ１及びＱ２のオン抵抗は、ゲート電圧を５Ｖとする場合と比較して、約１．２６倍になる。従って、パワートランジスタＱ１及びＱ２の面積は１．２６倍とする必要がある。一方、単位面積当たりのドライブ損失は、ゲート電圧を５Ｖとする場合と比較して、０．６６倍になる。従って、全体のドライブ損失は（１．２６×０．６６＝）０．８３倍となり、ドライブ損失を低減することができる。

このように、本実施形態によれば、入力電圧が５Ｖの１系統であり、電源電位が接地電位も含めて２水準しか導入されていない場合であっても、リニアレギュレータを設けることにより、パワートランジスタＱ１及びＱ２のゲート電位の範囲を、出力バッファ回路１９に印加される電源電位間の範囲の内側に設定することができる。この結果、前述の第１の実施形態と同様に、ドライブ損失を抑制することができる。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。

なお、本実施形態においては、ハイサイド・パワートランジスタＱ１をＰＭＯＳにより構成しているため、制御信号を反転させる必要がない。このため、ＰＷＭ制御回路１３から出力される制御信号が５Ｖの振幅を持つ場合、すなわち、ハイレベルが５Ｖでローレベルが０Ｖである場合は、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２において扱う電位範囲を全てカバーできるため、レベルシフト回路１４を省略することができる。

次に、本発明の第３の実施形態について説明する。
図８は、本実施形態に係るＤＣ−ＤＣコンバータを例示するブロック図である。
図８に示すように、本実施形態に係るＤＣ−ＤＣコンバータ３においては、前述の第２の実施形態に係るＤＣ−ＤＣコンバータ２（図６参照）と比較して、ハイサイド・パワートランジスタＱ１がＮチャネル型ＭＯＳＦＥＴにより構成されている点が異なっている。このため、リニアレギュレータ４１（図６参照）が設けられておらず、リニアレギュレータ４２から出力された３．３Ｖの電位を、前述の第１の実施形態と同様に、キャパシタＣ２及びダイオードＤ２を用いたブートストラップ方式により調整して、ハイサイド・ドライバ回路１１に対して供給している。これにより、本実施形態においても、前述の第２の実施形態と同程度にドライブ損失を低減することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第２の実施形態と同様である。

次に、本発明の第４の実施形態について説明する。
図９は、本実施形態に係るＤＣ−ＤＣコンバータを例示するブロック図であり、
図１０（ａ）は、ハイサイド・パワートランジスタを例示する断面図であり、（ｂ）は、ハイサイド・ドライバ回路及びローサイド・ドライバ回路を構成するＮチャネル型ＭＯＳＦＥＴを例示する断面図である。

図９及び図１０に示すように、本実施形態に係るＤＣ−ＤＣコンバータ４においては、前述の第１の実施形態に係るＤＣ−ＤＣコンバータ１（図１参照）と比較して、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２を構成するＰＭＯＳ１７（図２参照）及びＮＭＯＳ１８の構成が異なっている。例えば、パワートランジスタＱ１及びＱ２の定格は第１の実施形態と同様に６Ｖであるが、ＰＭＯＳ１７及びＮＭＯＳ１８の定格は３．３Ｖである。これにより、図１０（ａ）及び（ｂ）に示すように、ＰＭＯＳ１７及びＮＭＯＳ１８のサイズは、パワートランジスタＱ１及びＱ２のサイズよりも小さく、ＰＭＯＳ１７及びＮＭＯＳ１８のゲート絶縁膜４４は、パワートランジスタＱ１及びＱ２のゲート絶縁膜３６よりも薄い。

また、本実施形態においては、ＰＷＭ制御回路１３とローサイド・ドライバ回路１２との間にも、レベルシフト回路４５が設けられている。レベルシフト回路４５は、振幅が５Ｖの制御信号を、振幅が３．３Ｖの制御信号に変換する回路である。すなわち、レベルシフト回路４５は、ハイレベルが５Ｖでローレベルが０Ｖの制御信号を、ハイレベルが３．３でローレベルが０Ｖの制御信号に変換する。

本実施形態においても、前述の第１の実施形態と同様に、パワートランジスタＱ１及びＱ２のドライブ損失を抑えることができる。また、本実施形態においては、これに加えて、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２の面積を縮小することができる。更に、本実施形態においては、ＰＭＯＳ１７及びＮＭＯＳ１８のゲート絶縁膜４４を薄くすることにより、これらのトランジスタのゲート容量を低減し、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２を駆動する際のドライブ損失を低減することができる。

本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。なお、ＰＷＭ制御回路１３から出力される制御信号の振幅が３．３Ｖである場合、すなわち、ハイレベルが３．３Ｖでローレベルが０Ｖである場合には、この制御信号をそのままローサイド・ドライバ回路１２に入力することができるため、レベルシフト回路４５は不要である。

次に、本発明の第５の実施形態について説明する。
図１１は、本実施形態に係るＤＣ−ＤＣコンバータを例示するブロック図である。
図１１に示すように、本実施形態は、前述の第２の実施形態（図６参照）と第４の実施形態（図９参照）とを組み合わせた実施形態である。すなわち、本実施形態に係るＤＣ−ＤＣコンバータ５においては、前述の第２の実施形態と同様に、電源配線として２水準の電源配線、すなわち、高電位電源配線ＰＨ及び低電位電源配線ＰＬのみが引き込まれており、リニアレギュレータ４１及び４２により、中間電位が生成されている。また、ハイサイド・パワートランジスタＱ１はＰチャネル型のＭＯＳＦＥＴである。更に、前述の第４の実施形態と同様に、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２を構成するＰＭＯＳ１７（図２参照）及びＮＭＯＳ１８（図２参照）の定格は３．３Ｖである。すなわち、図１０（ａ）及び（ｂ）に示すように、ＰＭＯＳ１７及びＮＭＯＳ１８のゲート絶縁膜４４は、パワートランジスタＱ１及びＱ２のゲート絶縁膜３６よりも薄く形成されている。また、ＰＷＭ制御回路１３とローサイド・ドライバ回路１２との間に、レベルシフト回路４５が設けられている。

本実施形態によれば、前述の第２の実施形態と同様に、電源電位が２水準しか導入されない場合においても、パワートランジスタＱ１及びＱ２のドライブ損失を抑えることができる。また、前述の第４の実施形態と同様に、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２の面積を縮小することができると共に、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２を駆動する際のドライブ損失を低減することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第２の実施形態又は第４の実施形態と同様である。なお、ＰＷＭ制御回路１３から出力される制御信号の振幅が３．３Ｖである場合には、レベルシフト回路４５は不要である。

次に、本発明の第６の実施形態について説明する。
図１２は、本実施形態に係るＤＣ−ＤＣコンバータを例示するブロック図である。
図１２に示すように、本実施形態は、前述の第３の実施形態（図８参照）と第４の実施形態（図９参照）とを組み合わせた実施形態である。すなわち、本実施形態に係るＤＣ−ＤＣコンバータ６においては、前述の第３の実施形態と同様に、電源電位が２水準であり、ハイサイド・パワートランジスタＱ１はＮチャネル型のＭＯＳＦＥＴである。このため、リニアレギュレータ４１（図６参照）が設けられておらず、リニアレギュレータ４２から出力された３．３Ｖの電位を、キャパシタＣ２及びダイオードＤ２を用いたブートストラップ方式により調整して、ハイサイド・ドライバ回路１１に対して供給している。また、前述の第４の実施形態と同様に、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２を構成するＰＭＯＳ１７（図２参照）及びＮＭＯＳ１８（図２参照）の定格は３．３Ｖである。更に、ＰＷＭ制御回路１３とローサイド・ドライバ回路１２との間に、レベルシフト回路４５が設けられている。

本実施形態によっても、前述の第４の実施形態と同様な効果を得ることができる。本実施形態における上記以外の構成は、前述の第３の実施形態又は第４の実施形態と同様である。

次に、本発明の第７の実施形態について説明する。
図１３は、本実施形態に係るＤＣ−ＤＣコンバータを例示するブロック図である。
図１３に示すように、本実施形態に係るＤＣ−ＤＣコンバータ７は、前述の第２の実施形態に係るＤＣ−ＤＣコンバータ２（図６参照）と比較して、半導体基板２０の表面に高電位電源配線ＰＨ及び低電位電源配線ＰＬが配設されており、それぞれ、電圧Ｖｉｎ及び接地電位ＧＮＤが印加されている点、ハイサイド・パワートランジスタＱ１及びローサイド・パワートランジスタＱ２が形成されており、高電位電源配線ＰＨと低電位電源配線ＰＬとの間に直列に接続され、出力バッファ回路１９を構成している点、ＣＭＯＳインバータからなるハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２が設けられている点、ドライバ回路１１及び１２を構成するＰＭＯＳ及びＮＭＯＳの耐圧が、パワートランジスタＱ１及びＱ２の耐圧と等しい点、並びに、半導体基板２０の外部に、ＰＷＭ制御回路１３（図６参照）、ＬＣフィルタ１５及び出力端子Ｔｏｕｔが設けられている点は同様である。

一方、ＤＣ−ＤＣコンバータ７においては、前述の第２の実施形態に係るＤＣ−ＤＣコンバータ２（図６参照）とは異なり、ハイサイド・ドライバ回路１１は高電位電源配線ＰＨと配線４６との間に接続されており、ローサイド・ドライバ回路１２は配線４７と低電位電源配線ＰＬとの間に接続されている。

また、半導体基板２０の表面に１つのリニアレギュレータ４８が形成されており、高電位電源配線ＰＨと低電位電源配線ＰＬとの間に接続されている。そして、リニアレギュレータ４８から中間電位電源配線ＰＭが引き出されている。リニアレギュレータ４８は、中間電位電源配線ＰＭに電位Ｖｉｎと電位ＧＮＤとの間の電位Ｖｘを印加する回路であり、その構成は、図７に示すリニアレギュレータ４１の構成と同様である。また、中間電位電源配線ＰＭと接地電位ＧＮＤとの間には、キャパシタＣ３が設けられている。

更に、高電位電源配線ＰＨと配線４７との間にはトランジスタＱ１１が接続されており、配線４６と中間電位電源配線ＰＭとの間にはトランジスタＱ１２が接続されており、中間電位電源配線ＰＭと配線４７との間にはトランジスタＱ１３が接続されており、配線４６と低電位電源配線ＰＬとの間にはトランジスタＱ１４が接続されている。トランジスタＱ１１〜Ｑ１４は、例えば、いずれもＮチャネル型ＭＯＳＦＥＴである。

更にまた、半導体基板２０の表面には、トランジスタＱ１１及びＱ１４のゲートに対して制御信号Ｓ１を出力すると共に、トランジスタＱ１２及びＱ１３のゲートに対して制御信号Ｓ２を出力するコントローラ４９が設けられている。そして、リニアレギュレータ４８、中間電位電源配線ＰＭ、配線４６及び４７、トランジスタＱ１１〜Ｑ１４、コントローラ４９により、電源供給手段が構成されている。

更にまた、ＤＣ−ＤＣコンバータ７には、レベルシフト回路１４（図６参照）は設けられていない。

次に、上述の如く構成された本実施形態に係るＤＣ−ＤＣコンバータ７の動作について説明する。
図１４は、横軸に時間をとって本実施形態に係るＤＣ−ＤＣコンバータの動作を例示するタイミングチャートであり、（ａ）の縦軸は制御信号Ｓ１を表し、（ｂ）の縦軸は制御信号Ｓ２を表し、（ｃ）の縦軸はハイサイド・パワートランジスタＱ１のゲート電位を表し、（ｄ）の縦軸はローサイド・パワートランジスタＱ２のゲート電位を表す。
なお、図１４の横軸は（ａ）〜（ｄ）で共通である。

本実施形態に係るＤＣ−ＤＣコンバータ７においては、コントローラ４９がＤＣ−ＤＣコンバータ７の出力電流、すなわち、負荷１００が消費する電流の大きさに基づいて、負荷が通常の状態（通常負荷時）にあるか、負荷が軽い状態（軽負荷時）にあるかを判断する。この判断は、例えば、出力電流の大きさを計測し、出力電流が相対的に大きければ通常負荷時であると判断し、出力電流が相対的に小さければ軽負荷時であると判断する。例えば、負荷がＣＰＵである場合には、演算動作中であれば消費電流は相対的に大きくなり、休止中であれば消費電流は相対的に小さくなる。

そして、図１４（ａ）及び（ｂ）に示すように、通常負荷時には、制御信号Ｓ１をハイレベルとし、制御信号Ｓ２をローレベルとする。これにより、トランジスタＱ１１及びＱ１４がオン状態となり、トランジスタＱ１２及びＱ１３がオフ状態となる。この結果、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２の双方が、高電位電源配線ＰＨと低電位電源配線ＰＬとの間に並列に接続される。このため、図１４（ｃ）及び（ｄ）に示すように、パワートランジスタＱ１及びＱ２のゲート電位は、電位Ｖｉｎと接地電位ＧＮＤとの間で振動する。すなわち、パワートランジスタＱ１及びＱ２のゲート電位の範囲は、電位Ｖｉｎと接地電位ＧＮＤとの間の範囲となり、パワートランジスタＱ１及びＱ２からなる出力バッファ回路１９の両端に印加される電位間の範囲と一致する。この結果、パワートランジスタＱ１及びＱ２のゲート電圧が高くなり、ドレイン電流が増大し、オン抵抗が低減する。

一方、軽負荷時には、図１４（ａ）及び（ｂ）に示すように、制御信号Ｓ１をローレベルとし、制御信号Ｓ２をハイレベルとする。これにより、トランジスタＱ１１及びＱ１４がオフ状態となり、トランジスタＱ１２及びＱ１３がオン状態となる。この結果、ハイサイド・ドライバ回路１１は、高電位電源配線ＰＨと中間電位電源配線ＰＭとの間に接続され、ローサイド・ドライバ回路１２は、中間電位電源配線ＰＭと低電位電源配線ＰＬとの間に接続される。これにより、図１４（ｃ）及び（ｄ）に示すように、ハイサイド・パワートランジスタＱ１のゲート電位は、電位Ｖｉｎと電位Ｖｘとの間で振動し、ローサイド・パワートランジスタＱ２のゲート電位は、電位Ｖｘと接地電位ＧＮＤとの間で振動する。すなわち、パワートランジスタＱ１及びＱ２のゲート電位の範囲は、パワートランジスタＱ１及びＱ２からなる出力バッファ回路１９の両端に印加される電位間の範囲の内側に位置する。この結果、パワートランジスタＱ１及びＱ２のゲート電圧が低くなり、オン抵抗は増加するものの、パワートランジスタＱ１及びＱ２のゲートとソース・ドレインとの間に蓄積される電荷が減少するため、ドライブ損失は減少する。

このように、上述の電源供給手段は、リニアレギュレータ４８が中間電位Ｖｘを生成して中間電位電源配線ＰＭに供給し、コントローラ４９がトランジスタＱ１１〜Ｑ１４を駆動することにより、ＤＣ−ＤＣコンバータ７の出力電流が相対的に大きい場合（通常負荷時）には、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２に印加する電源電位間の範囲を相対的に広くし、出力電流が相対的に小さい場合（軽負荷時）には、ハイサイド・ドライバ回路１１及びローサイド・ドライバ回路１２に印加する電源電位間の範囲を相対的に狭くし、且つ、これらの電源電位間の範囲を、それぞれ、ハイサイド・パワートランジスタＱ１及びローサイド・パワートランジスタＱ２からなる出力バッファ回路１９の両端に印加される電位間の範囲、すなわち、接地電位ＧＮＤ〜電位Ｖｉｎの範囲の内側に位置させる。

通常負荷時には、パワートランジスタＱ１及びＱ２を流れるドレイン電流が相対的に大きくなるため、パワートランジスタＱ１及びＱ２のオン抵抗を低減することが、全体的な電流損失の低減に効果的である。一方、軽負荷時には、パワートランジスタＱ１及びＱ２を流れるドレイン電流は相対的に小さくなるため、パワートランジスタＱ１及びＱ２のオン抵抗を低減するよりも、パワートランジスタＱ１及びＱ２のゲートに蓄積される電荷を低減することが、全体的な電流損失の低減に効果的である。従って、上述の如く、出力電流の大きさに応じてパワートランジスタＱ１及びＱ２のゲート電位を切替えることにより、全体的な電流損失を効果的に抑制することができる。

なお、リニアレギュレータ４８が生成する電位Ｖｘの最適値は、負荷１００の種類及びＤＣ−ＤＣコンバータ７の出力電位Ｖｏｕｔなどに依存する。例えば、電位Ｖｉｎが５Ｖであり、電位Ｖｏｕｔが１Ｖである場合には、前述の如く、ローサイド・パワートランジスタＱ２がオン状態になる期間Ｔ_Ｌが、ハイサイド・パワートランジスタＱ１がオン状態になる期間Ｔ_Ｈよりも長くなるため、電位Ｖｘを（Ｖｉｎ／２）よりも高い値に設定して、ローサイド・パワートランジスタＱ２のオン抵抗をハイサイド・パワートランジスタＱ１のオン抵抗よりも低くした方が、全体の電流損失が小さくなることが多い。

また、本実施形態においては、ハイサイド・ドライバ回路１１の駆動に伴って生じた損失電流の電荷がキャパシタＣ３に蓄積され、この電荷がローサイド・ドライバ回路１２の駆動に利用される。これによっても、電流損失を低減することができる。なお、本実施形態においては、中間電位電源配線ＰＭと高電位電源配線ＰＨとの間にも、キャパシタを設けてもよい。これにより、ローサイド・ドライバ回路１２の駆動に伴って生じた損失電流の電荷をハイサイド・ドライバ回路１１の駆動に利用することができる。

次に、本実施形態の効果について説明する。
上述の如く、本実施形態によれば、負荷１００に流れる電流が相対的に大きい通常負荷時には、パワートランジスタＱ１及びＱ２に十分なゲート電圧を印加し、パワートランジスタＱ１及びＱ２のオン抵抗を低減することにより、電流の損失を抑えることができる。一方、負荷１００に流れる電流が相対的に小さい軽負荷時には、パワートランジスタＱ１及びＱ２のゲート電圧を小さくすることにより、パワートランジスタＱ１及びＱ２のスイッチングに伴う電流損失を抑えることができる。このように、本実施形態によれば、負荷の状態に応じてドライバ回路１１及び１２に供給する電源電位を異ならせることにより、電流損失をより効果的に抑制することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第２の実施形態と同様である。

以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、上述の各実施形態においては、入力電位が０Ｖ及び５ＶであるＤＣ−ＤＣコンバータを例に挙げて説明したが、入力電圧の値はこれに限定されない。

本発明の第１の実施形態に係るＤＣ−ＤＣコンバータを例示するブロック図である。 ハイサイド・ドライバ回路を例示するブロック図である。 （ａ）は、ハイサイド・パワートランジスタを例示する断面図であり、（ｂ）は、ハイサイド・ドライバ回路及びローサイド・ドライバ回路を構成するＮチャネル型ＭＯＳＦＥＴを例示する断面図である。 第１の実施形態に係るＤＣ−ＤＣコンバータの動作を例示する回路図である。 横軸に時間をとって第１の実施形態に係るＤＣ−ＤＣコンバータの動作を例示するタイミングチャートであり、（ａ）の縦軸はハイサイド・パワートランジスタのゲート電位を表し、（ｂ）の縦軸はローサイド・パワートランジスタのゲート電位を表し、（ｃ）の縦軸は接続点及び出力端子の電位を表し、（ｄ）の縦軸はインダクタ又は出力端子を流れる電流を表す。 本発明の第２の実施形態に係るＤＣ−ＤＣコンバータを例示するブロック図である。 リニアレギュレータを例示する回路図である。 本発明の第３の実施形態に係るＤＣ−ＤＣコンバータを例示するブロック図である。 本発明の第４の実施形態に係るＤＣ−ＤＣコンバータを例示するブロック図である。 （ａ）は、ハイサイド・パワートランジスタを例示する断面図であり、（ｂ）は、ハイサイド・ドライバ回路及びローサイド・ドライバ回路を構成するＮチャネル型ＭＯＳＦＥＴを例示する断面図である。 本発明の第５の実施形態に係るＤＣ−ＤＣコンバータを例示するブロック図である。 本発明の第６の実施形態に係るＤＣ−ＤＣコンバータを例示するブロック図である。 本発明の第７の実施形態に係るＤＣ−ＤＣコンバータを例示するブロック図である。 横軸に時間をとって第７の実施形態に係るＤＣ−ＤＣコンバータの動作を例示するタイミングチャートであり、（ａ）の縦軸は制御信号Ｓ１を表し、（ｂ）の縦軸は制御信号Ｓ２を表し、（ｃ）の縦軸はハイサイド・パワートランジスタＱ１のゲート電位を表し、（ｄ）の縦軸はローサイド・パワートランジスタＱ２のゲート電位を表す。

符号の説明

１、２、３、４、５、６、７ ＤＣ−ＤＣコンバータ、１１ ハイサイド・ドライバ回路、１２ ローサイド・ドライバ回路、１３ ＰＷＭ制御回路、１４ レベルシフト回路、１５ ＬＣフィルタ、１６ ＣＭＯＳ、１７ ＰＭＯＳ、１８ ＮＭＯＳ、１９ 出力バッファ回路、２０ 半導体基板、２１ Ｐウェル、２２ ソース層、２３ ドレイン層、２４、２５ ＬＤＤ層、２６ チャネル領域、３０ 層間絶縁膜、３１ ソースコンタクト、３２ ドレインコンタクト、３４ ゲート電極、３５ 側壁、３６ ゲート絶縁膜、３７ ソース配線、３８ ドレイン配線、４１、４２ リニアレギュレータ、４４ ゲート絶縁膜、４５ レベルシフト回路、４６、４７ 配線、４８ リニアレギュレータ、４９ コントローラ、１００ 負荷、Ｃ１、Ｃ２、Ｃ３ キャパシタ、Ｄ１、Ｄ２ ダイオード、Ｌ インダクタ、ＬＸ、Ｎ 接続点、ＰＨ 高電位電源配線、ＰＬ 低電位電源配線、ＰＭ 中間電位電源配線、Ｑ１ ハイサイド・パワートランジスタ、Ｑ２ ローサイド・パワートランジスタ、Ｒ１ 可変抵抗、Ｒ２ 抵抗、Ｓ、Ｓ１、Ｓ２ 制御信号、Ｔｏｕｔ 出力端子

Claims (5)

1. 高電位電源配線と低電位電源配線との間に直列に接続されたハイサイド電界効果トランジスタ及びローサイド電界効果トランジスタを備え、
   前記ハイサイド電界効果トランジスタ及び前記ローサイド電界効果トランジスタのうち少なくとも一方は、チャネル幅方向に対して垂直に切った断面において、ソース側のＬＤＤ層の長さとドレイン側のＬＤＤ層の長さが等しく、
   前記ハイサイド電界効果トランジスタのゲートに印加される電位の範囲及び前記ローサイド電界効果トランジスタのゲートに印加される電位の範囲は、前記ハイサイド電界効果トランジスタ及び前記ローサイド電界効果トランジスタからなる回路の両端に印加される電位間の範囲の内側にあることを特徴とする半導体装置。
2. 少なくとも１段のＣＭＯＳインバータを有し、制御信号の電流駆動能力を増大させて前記ハイサイド電界効果トランジスタのゲートに印加するハイサイド・ドライバ回路と、
   少なくとも１段のＣＭＯＳインバータを有し、制御信号の電流駆動能力を増大させて前記ローサイド電界効果トランジスタのゲートに印加するローサイド・ドライバ回路と、
   をさらに備え、
   前記ハイサイド・ドライバ回路に印加される電源電位間の範囲及び前記ローサイド・ドライバ回路に印加される電源電位間の範囲は、前記ハイサイド電界効果トランジスタ及び前記ローサイド電界効果トランジスタからなる回路の両端に印加される電位間の範囲の内側にあることを特徴とする請求項１記載の半導体装置。
3. 前記ハイサイド・ドライバ回路を構成する前記ＣＭＯＳインバータのゲート絶縁膜及び前記ローサイド・ドライバ回路を構成する前記ＣＭＯＳインバータのゲート絶縁膜の厚さは、前記ハイサイド電界効果トランジスタのゲート絶縁膜及び前記ローサイド電界効果トランジスタのゲート絶縁膜の厚さよりも薄いことを特徴とする請求項２記載の半導体装置。
4. 高電位電源配線と低電位電源配線との間に直列に接続されたハイサイド電界効果トランジスタ及びローサイド電界効果トランジスタと、
   少なくとも１段のＣＭＯＳインバータを有し、制御信号の電流駆動能力を増大させて前記ハイサイド電界効果トランジスタのゲートに印加するハイサイド・ドライバ回路と、
   少なくとも１段のＣＭＯＳインバータを有し、制御信号の電流駆動能力を増大させて前記ローサイド電界効果トランジスタのゲートに印加するローサイド・ドライバ回路と、
   出力電流が相対的に大きい場合には、前記ハイサイド・ドライバ回路及び前記ローサイド・ドライバ回路に印加する電源電位間の範囲を相対的に広くし、前記出力電流が相対的に小さい場合には、前記ハイサイド・ドライバ回路及び前記ローサイド・ドライバ回路に印加する電源電位間の範囲を相対的に狭くし、少なくとも出力電流が相対的に小さい場合には、前記ハイサイド・ドライバ回路に印加される電源電位間の範囲及び前記ローサイド・ドライバ回路に印加される電源電位間の範囲を、それぞれ、前記ハイサイド電界効果トランジスタ及び前記ローサイド電界効果トランジスタからなる回路の両端に印加される電位間の範囲の内側に位置させる電源供給手段と、
   を備えたことを特徴とする半導体装置。
5. 前記ハイサイド電界効果トランジスタ及び前記ローサイド電界効果トランジスタの形状は、ソースコンタクトからドレインコンタクトまでの領域において、ソース側とドレイン側とで対称な形状であることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。

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