JP2006277082A - 降圧回路 - Google Patents

Abstract

【課題】内部電源電圧の安定した生成を目指した降圧回路を提供する。
【解決手段】降圧回路３は、内部電源電圧Ｖｉｎｔと基準電圧Ｖｒｅｆとの電圧差に応じた差動増幅電圧Ｖｏｕｔ１を生成するオペアンプ１１と、その差動増幅電圧Ｖｏｕｔ１の制御を受ける駆動トランジスタＤｍとを備え、負荷回路２に内部電源電圧Ｖｉｎｔを供給するメイン回路４と、内部電源電圧Ｖｉｎｔと基準電圧Ｖｒｅｆとの電圧差に応じた差動増幅電圧Ｖｏｕｔ２を生成するオペアンプ１２と、その差動増幅電圧Ｖｏｕｔ２の制御を受ける駆動トランジスタＤｓとを備え、負荷回路２に内部電源電圧Ｖｉｎｔを供給するスタートアップ回路５とを備える。この降圧回路３において、メイン回路４の駆動トランジスタＤｍは連続的に負荷電流Ｉｍを供給し、スタートアップ回路５の駆動トランジスタＤｓは内部電源電圧Ｖｉｎｔのレベルに応じて一時的に負荷電流Ｉｓを供給する。
【選択図】 図２

Description

この発明は、降圧回路にかかり、詳しくは、外部電源電圧を所定の電圧に降圧して内部回路用の電源電圧を生成する降圧回路に関する。

近年、ＳＯＣ（System On a Chip）等の半導体装置は、高集積化、低消費電力化及び高速化がますます要請されている。このような半導体装置には、消費電力を低減するため、あるいは内部回路を構成する素子を保護するために、外部から供給される電源電圧（外部電源電圧）を降圧して内部回路に供給する動作電圧（内部電源電圧）を生成する降圧回路が用いられている。従来、このような降圧回路としては、例えば、図５に示す構成のものが広く知られている。

図５に示すように、降圧回路３０は半導体装置３１に備えられている。この降圧回路３０は、外部電源電圧ＶＤＤを所定のレベルに降圧した内部電源電圧Ｖｉｎｔを生成し、この内部電源電圧Ｖｉｎｔを半導体装置３１の内部回路（例えばＳＲＡＭなど）である負荷回路３２に供給する。負荷回路３２には、該負荷回路３２の動作状態をスタンバイ状態とアクティブ状態との間で切り替え制御するための外部コントロール信号ＣＥが供給される。この外部コントロール信号ＣＥは降圧回路３０にも供給され、該降圧回路３０の動作が負荷回路３２のスタンバイ状態／アクティブ状態に応じて外部コントロール信号ＣＥにより切り替え制御されるようになっている。

即ち、この降圧回路３０は、負荷回路３２がスタンバイ状態のときに活性化されるスタンバイ用降圧回路（以下、Ｓ−ＶＤＣという）と、負荷回路３２がアクティブ状態のときに活性化されるアクティブ用降圧回路（以下、Ａ−ＶＤＣという）とを備え、これらＳ−ＶＤＣとＡ−ＶＤＣとの動作が外部コントロール信号ＣＥにより切り替えられるようになっている。

このようなＳ−ＶＤＣとＡ−ＶＤＣはそれぞれ、負荷回路３２のスタンバイ状態とアクティブ状態とにおいて半導体装置３１全体の消費電力に大きく影響を与えない程度の消費電力で動作するように設計されている。例えば、負荷回路３２がスタンバイ状態のときは、半導体装置３１全体の消費電力に影響を与えないように、Ｓ−ＶＤＣの消費電力も小さく抑えられる。一方、負荷回路３２がアクティブ状態のときは、降圧回路３０に許容される範囲内において同降圧回路３０の消費電力を上げ、Ａ−ＶＤＣの動作レスポンス（応答速度）を最適化する。これにより、スタンバイ時における消費電力の低減と、アクティブ時における動作レスポンスの高速化とを図っている。

ところで、上記のような降圧回路３０では、スタンバイ状態とアクティブ状態との間でＳ−ＶＤＣとＡ−ＶＤＣの動作を切り替えた時に、降圧回路３０の出力レベル（内部電源電圧Ｖｉｎｔ）に過渡的な動作不安定現象（発振現象）が発生するという問題があった。即ち、Ｓ−ＶＤＣとＡ−ＶＤＣとはそれぞれ理論上は、設定電圧とする基準電圧に略一致するレベルで内部電源電圧Ｖｉｎｔが生成されるように設計されるが、実際には、両者により生成される各内部電源電圧Ｖｉｎｔのレベルは必ずしも一致するものとはならない。その結果、こうした出力レベルの異なる状態で、Ｓ−ＶＤＣとＡ−ＶＤＣとの動作を切り替えた時に、降圧回路３０の出力に発振が生じ、内部電源電圧Ｖｉｎｔが一時的に不安定なレベルになることがあった。

この発明は、こうした従来の実情に鑑みてなされたものであり、その目的は、内部電源電圧の安定した生成を目指した降圧回路を提供することにある。

以下、上記の目的を達成するための手段及びその作用について記載する。

請求項１に記載の発明では、外部電源電圧を所定の基準電圧に基づいた降圧レベルで内部電源電圧を生成し、負荷回路に前記内部電源電圧を供給する降圧回路において、前記内部電源電圧と前記基準電圧との電圧差に応じた第１駆動電圧を生成する第１差動増幅回路と、前記第１駆動電圧の制御を受ける第１駆動トランジスタとを備え、前記負荷回路に前記内部電源電圧を供給するメイン回路と、前記内部電源電圧と前記基準電圧との電圧差に応じた第２駆動電圧を生成する第２差動増幅回路と、前記第２駆動電圧の制御を受ける第２駆動トランジスタとを備え、前記負荷回路に前記内部電源電圧を供給するスタートアップ回路と、を備え、前記第１駆動トランジスタは連続的に負荷電流を供給し、前記第２駆動トランジスタは前記内部電源電圧のレベルに応じて一時的に負荷電流を供給することを要旨とする。

この構成によれば、メイン回路の第１駆動トランジスタは、連続的に負荷電流を供給する。これに対してスタートアップ回路の第２駆動トランジスタは、内部電源電圧のレベルに応じてオン／オフ制御され一時的に負荷電流を供給するものとなる。このように、常時はメイン回路から負荷電流を供給し、スタートアップ回路からは一時的に負荷電流を供給することで、降圧回路の出力である内部電源電圧のレベルが不安定になることを回避することができる。

請求項２に記載の発明では、請求項１に記載の降圧回路において、前記第２駆動トランジスタは、前記内部電源電圧が前記基準電圧以下に設定される所定の電圧より小さいときに負荷電流を供給することを要旨とする。

この構成によれば、スタートアップ回路は電源投入後など内部電源電圧が所定の電圧より低い期間だけ活性化され、その後内部電源電圧が所定の電圧以上となる期間は不活性に制御される。即ち、この構成では内部電源電圧が所定の電圧に達した後はスタートアップ回路を自己整合的に不活性化させることができる。また、本構成によれば、こうした電源投入後の期間だけでなく、メイン回路の出力レベルが所定の電圧より低いレベルのときには第２駆動トランジスタがオンされて再度スタートアップ回路が活性化される。これは、例えば負荷回路がアクティブ状態にあるときなど、負荷回路の消費電流が大きいときには、内部電源電圧に変動が生じてメイン回路の出力レベルが基準電圧よりも低下することが考えられる。こうした場合に、スタートアップ回路を活性化させる。

請求項３に記載の発明では、請求項１又は２に記載の降圧回路において、前記第１差動増幅回路を電気的特性が非対称になるように構成し、前記第２差動増幅回路を電気的特性が対称になるように構成したことを要旨とする。

この構成によれば、メイン回路における第１差動増幅回路の電気的な非対称性により、メイン回路の出力レベル、即ちメイン回路により生成される内部電源電圧は基準電圧よりも若干高いレベルまで引き上げられる。その結果、スタートアップ回路における第２差動増幅回路の電気的な対称性により、内部電源電圧を帰還入力して基準電圧との比較を行う同第２差動増幅回路からの第２駆動電圧は、第２駆動トランジスタの出力をカットオフさせるレベルまで低下する。これにより第２駆動トランジスタをメイン回路の出力レベルに基づき自己整合的にオフさせることができる。

請求項４に記載の発明では、請求項３に記載の降圧回路において、前記第１差動増幅回路のカレントミラー対を構成する入力側の素子サイズと出力側の素子サイズとの比を１：ｘ（但しｘ＞１）に設定したことを要旨とする。

第１差動増幅回路を電気的な非対称性を有する構成とするには、例えば、第１差動増幅回路のカレントミラー対を構成する入力側の素子サイズと出力側の素子サイズとの比を１：ｘ（但しｘ＞１）に設定するといった手法を採用するのが好適である。こうすればメイン回路の出力レベルをスタートアップ回路の出力レベルよりも高く設定することができ、が、第２駆動トランジスタを自己整合的にオフさせる構成を実現することができる。

請求項５に記載の発明では、請求項１乃至４のいずれか一項に記載の降圧回路において、前記第２駆動トランジスタを前記第１駆動トランジスタより小さな駆動能力に設定したことを要旨とする。

この構成によれば、スタートアップ回路における第２駆動トランジスタを、メイン回路における第１駆動トランジスタに比べて、小さなバイアス電流でも高いレスポンスで動作させることができる。その結果、降圧回路においては、目標とする電圧レベルまで内部電源電圧を速やかに引き上げることができると共に、内部電源電圧が所定の電圧に達した後は、スタートアップ回路を自己整合的に不活性化させることができる。

請求項６に記載の発明では、請求項１乃至５のいずれか一項に記載の降圧回路において、前記第２差動増幅回路を構成する素子を前記第１差動増幅回路を構成する素子より小さなサイズで形成し、前記第２駆動トランジスタを前記第１駆動トランジスタより小さなサイズで形成したことを要旨とする。

この構成によれば、請求項５に記載の発明と同様の作用が得られると共に、第２駆動トランジスタが第１駆動トランジスタよりも小さな素子サイズで形成されるため、回路面積の縮小を図ることができる。

上記したように、この発明によれば、内部電源電圧を安定的に生成し得る降圧回路を提供することができる。

以下、この発明を具体化した一実施の形態を図面に従って説明する。

図１は、本実施の形態に係る降圧回路を備える半導体装置の概略構成を示す回路ブロック図である。この半導体装置１は、外部から供給される外部電源電圧ＶＤＤを所定のレベルに降圧した内部電源電圧Ｖｉｎｔを生成し、この内部電源電圧Ｖｉｎｔを、半導体装置１の内部回路である負荷回路２に供給する降圧回路３を備えている。なお、負荷回路２（内部回路）は、本実施の形態においてはＳＲＡＭ（Static-RAM）にて構成されており、この負荷回路２には、該負荷回路２の動作状態をスタンバイ状態とアクティブ状態との間で切り替え制御するための外部コントロール信号ＣＥが供給される。

降圧回路３は、メイン回路４と、スタートアップ回路５とを備えている。メイン回路４は、実質的な降圧回路として動作するもので、外部電源電圧ＶＤＤの投入後、負荷回路２のスタンバイ状態とアクティブ状態とを問わず統一的に動作する。スタートアップ回路５は、所定の条件の下、専ら外部電源電圧ＶＤＤの投入初期（以下、電源投入初期という）の期間において動作する。なお、電源投入初期とは、外部電源電圧ＶＤＤが投入された後
、数ｍｓ程度が経過する迄の極めて短い期間をいう。メイン回路４とスタートアップ回路５との出力は直接ワイヤード・オア（Wired-OR）接続され、それら互いの出力端の電位が内部電源電圧Ｖｉｎｔとして負荷回路２に供給されるようになっている。

図２は、降圧回路３の構成を示す回路図である。

まず、メイン回路４について説明する。

メイン回路４は、オペアンプ１１と、該オペアンプ１１の出力信号に基づいて駆動される駆動トランジスタＤｍとを備えている。なお、本実施の形態においては、オペアンプ１１が第１差動増幅回路を構成し、駆動トランジスタＤｍが第１駆動トランジスタを構成している。

オペアンプ１１は、非反転入力端子（＋）に入力される基準電圧Ｖｒｅｆと、反転入力端子（−）に入力される内部電源電圧Ｖｉｎｔとの電圧差を増幅した差動増幅電圧Ｖｏｕｔ１を第１駆動電圧として出力する。なお、基準電圧Ｖｒｅｆは、外部電源電圧ＶＤＤを降圧して内部電源電圧Ｖｉｎｔを生成する際の目標とする電圧、即ち内部電源電圧Ｖｉｎｔの設定電圧として与えられる電圧であり、この基準電圧Ｖｒｅｆは図示しない基準電圧発生回路にて発生される。

駆動トランジスタＤｍは、本実施の形態においてはＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）で構成されている。この駆動トランジスタＤｍは、そのドレインに外部電源電圧ＶＤＤが印加されるとともに、そのソースに負荷回路（内部回路）２の内部電源端子（内部電源電圧Ｖｉｎｔの供給端子）が接続され、そのゲートにオペアンプ１１からの差動増幅電圧Ｖｏｕｔ１が供給される。

このメイン回路４においては、オペアンプ１１の出力を駆動トランジスタＤｍを経由して同オペアンプ１１に帰還入力する負帰還ループが構成され、オペアンプ１１から出力される差動増幅電圧Ｖｏｕｔ１により駆動トランジスタＤｍのゲートを制御することで、同駆動トランジスタＤｍの充電電流Ｉｍ（ソース電流）に基づく内部電源電圧Ｖｉｎｔを基準電圧Ｖｒｅｆに略一致する電圧とするように生成する。

次に、スタートアップ回路５について説明する。

スタートアップ回路５は、オペアンプ１２と、該オペアンプ１２の出力信号に基づいて駆動される駆動トランジスタＤｓとを備えている。なお、本実施の形態においては、オペアンプ１２が第２差動増幅回路を構成し、駆動トランジスタＤｓが第２駆動トランジスタを構成している。

オペアンプ１２は、非反転入力端子（＋）に入力される基準電圧Ｖｒｅｆと、反転入力端子（−）に入力される内部電源電圧Ｖｉｎｔとの電圧差を増幅した差動増幅電圧Ｖｏｕｔ２を第２駆動電圧として出力する。駆動トランジスタＤｓは、本実施の形態においてはＮＭＯＳトランジスタで構成され、そのドレインに外部電源電圧ＶＤＤが印加されるとともに、そのソースに負荷回路２の内部電源端子が接続され、そのゲートにオペアンプ１２からの差動増幅電圧Ｖｏｕｔ２が供給される。

このスタートアップ回路５においては、オペアンプ１２の出力を駆動トランジスタＤｓを経由して同オペアンプ１２に帰還入力する負帰還ループが構成され、オペアンプ１２から出力される差動増幅電圧Ｖｏｕｔ２により駆動トランジスタＤｓのゲートを制御することで、同駆動トランジスタＤｓの充電電流Ｉｓ（ソース電流）に基づく内部電源電圧Ｖｉ
ｎｔを基準電圧Ｖｒｅｆに略一致する電圧とするように生成する。

このように、メイン回路４とスタートアップ回路５とは、回路そのものは互いに同様な構成を有するものであるが、本実施の形態においては、スタートアップ回路５を構成する素子がメイン回路４を構成する素子よりも小さなサイズで形成されることが好適である。したがって、その動作性能の面では両者は大きく異なるものとなっている。

具体的には、スタートアップ回路５の駆動トランジスタＤｓがメイン回路４の駆動トランジスタＤｍよりも小さな素子サイズで形成されている。これにより、スタートアップ回路５における駆動トランジスタＤｓのゲート制御性、つまりは、駆動トランジスタＤｓのスイッチング速度をメイン回路４における駆動トランジスタＤｍのゲート制御性よりも向上させるようにしている。また、スタートアップ回路５のオペアンプ１２がメイン回路４のオペアンプ１１よりも小さな素子サイズで形成されている。これにより、電源投入初期のスタートアップ回路５におけるオペアンプ１２の動作レスポンス（応答速度）を、メイン回路４におけるオペアンプ１１の動作レスポンスよりも向上させるようにしている。つまりは、スタートアップ回路５の負帰還ループにおけるフィードバック速度をメイン回路４のそれよりも向上させるようにしている。

言い換えれば、メイン回路４においては、負荷回路２のアクティブ時にも高いドライブ能力（電流駆動能力）が得られる十分な素子サイズにて駆動トランジスタＤｍやオペアンプ１１が形成されている一方、スタートアップ回路５においては、そうしたドライブ能力を抑える反面、小さなバイアス電流でも高い動作レスポンスが得られるよう駆動トランジスタＤｍやオペアンプ１１が極力小さな素子サイズで形成されている。

次に、オペアンプ１１，１２の回路構成を説明する。

まず、メイン回路４のオペアンプ１１について説明する。

図３に示すように、メイン回路４のオペアンプ１１は、負荷としてのカレントミラーを構成する一対のＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）ＴＰ１，ＴＰ２と、差動対トランジスタを構成するＮＭＯＳトランジスタＴＮ１，ＴＮ２と、電流源２１とを備えている。

カレントミラーを構成するＰＭＯＳトランジスタＴＰ１，ＴＰ２の各ソースには、外部電源電圧ＶＤＤが印加されている。また、ＰＭＯＳトランジスタＴＰ１，ＴＰ２の各ゲートは互いに接続されるとともに、ＰＭＯＳトランジスタＴＰ１のドレインに接続されている。また、ＰＭＯＳトランジスタＴＰ１，ＴＰ２の各ドレインは、差動対トランジスタを構成するＮＭＯＳトランジスタＴＮ１，ＴＮ２の各ドレインにそれぞれ接続され、それらＮＭＯＳトランジスタＴＮ１，ＴＮ２の各ソースは電流源２１を介して接地電位に接続されている。そして、ＮＭＯＳトランジスタＴＮ１のゲートに基準電圧Ｖｒｅｆが入力されるとともに、ＮＭＯＳトランジスタＴＮ２のゲートに内部電源電圧Ｖｉｎｔが入力され、それら基準電圧Ｖｒｅｆと内部電源電圧Ｖｉｎｔとの電圧差を増幅した差動増幅電圧Ｖｏｕｔ１がＮＭＯＳトランジスタＴＮ２とＰＭＯＳトランジスタＴＰ２との接続点より第１駆動電圧として出力されるようになっている。

ここで、本実施の形態においては、上記カレントミラーの入力側のＰＭＯＳトランジスタＴＰ１と出力側のＰＭＯＳトランジスタＴＰ２とが１：ｘ（ｘ＞１）のサイズ比で構成されている。即ち、オペアンプ１１は電気的な非対称性を有するように構成されている。因みに、ＮＭＯＳトランジスタＴＮ１，ＴＮ２は同一サイズで形成されている。

このように構成されたオペアンプ１１では、ＰＭＯＳトランジスタＴＰ１，ＴＰ２の互いの電流駆動能力の差異により、ＮＭＯＳトランジスタＴＮ２のソース・ゲート間電圧（Ｖｇｓ２）がＮＭＯＳトランジスタＴＮ１のソース・ゲート間電圧（Ｖｇｓ１）よりも高くなる。その結果、メイン回路４では、オペアンプ１１から駆動トランジスタＤｍを通じて出力される内部電源電圧Ｖｉｎｔが上記ＰＭＯＳトランジスタＴＰ１，ＴＰ２のサイズ比（駆動能力差）に依存した電圧ΔＶ（＞０）分だけ基準電圧Ｖｒｅｆよりも高い電圧（Ｖｉｎｔ＝Ｖｒｅｆ＋ΔＶ）で生成されるようになる。詳しくは後述するが、オペアンプ１１の電気的な非対称性は、メイン回路４の出力レベルに基づいて、スタートアップ回路５における駆動トランジスタＤｓの出力を自己整合的にカットオフ（駆動トランジスタＤｓをオフ）するに足りる電圧ΔＶとなるように設計される。

次に、スタートアップ回路５のオペアンプ１２について説明する。

スタートアップ回路５のオペアンプ１２は、基本的にはメイン回路４のオペアンプ１１と同様な構成を有している。即ち、図３に括弧内に示すように、オペアンプ１２は、負荷としてのカレントミラーをなすＰＭＯＳトランジスタＴＰ３，ＴＰ４と、差動対トランジスタをなすＮＭＯＳトランジスタＴＮ３，ＴＮ４と、電流源２２とを備え、ＮＭＯＳトランジスタＴＮ３，ＴＮ４のゲートに入力される基準電圧Ｖｒｅｆと内部電源電圧Ｖｉｎｔとの電圧差を増幅した差動増幅電圧Ｖｏｕｔ２をＮＭＯＳトランジスタＴＮ４とＰＭＯＳトランジスタＴＰ４との接続点より第２駆動電圧として出力するものとなっている。

このオペアンプ１２においては、上記カレントミラーをなすＰＭＯＳトランジスタＴＰ３，ＴＰ４、及び、入力差動対をなすＮＭＯＳトランジスタＴＮ３，ＴＮ４はそれぞれ同一サイズで形成されている。即ち、オペアンプ１２は電気的な対称性を有するように構成されている。このため、スタートアップ回路５では、オペアンプ１２から駆動トランジスタＤｓを通じて出力される内部電源電圧Ｖｉｎｔは基準電圧Ｖｒｅｆに略一致する電圧（Ｖｉｎｔ≒Ｖｒｅｆ）となるように生成される。

次に、降圧回路３の動作を説明する。

図４は、外部電源電圧ＶＤＤが投入されてからの降圧回路３の動作を示す波形図である。

まず、電源投入初期における降圧回路３の動作について説明する。

電源投入初期、負荷回路２には、スタートアップ回路５からの充電電流Ｉｓと、メイン回路４からの充電電流Ｉｍとが供給される。このとき負荷回路２での電流消費（消費電流Ｉｕ）は殆ど発生せず、Ｉｕ＜＜Ｉｓ＋Ｉｍとなる。

このような電源投入初期においては、メイン回路４とスタートアップ回路５とに供給されるバイアス電流が小さなものであるため、メイン回路４では、駆動トランジスタＤｍを十分にドライブするだけのゲート電圧（差動増幅電圧Ｖｏｕｔ１）が得られない。このため、メイン回路４からの充電電流Ｉｍは微少であり、内部電源電圧Ｖｉｎｔの生成には殆ど寄与しないものとなる。一方、スタートアップ回路５においては、駆動トランジスタＤｓ及びそれを駆動するオペアンプ１２がメイン回路４におけるそれらよりも小さな素子サイズにて形成されているため、小さなバイアス電流でも高いレスポンスで動作することが可能である。つまりは、駆動トランジスタＤｓを十分にドライブすることが可能となっている。このため、電源投入初期において、負荷回路２に供給される充電電流はその大部分がスタートアップ回路５からの充電電流Ｉｓとなる。これにより、図４に示すように、電源投入初期には、スタートアップ回路５は一時的に充電電流Ｉｓを供給し、内部電源電圧
Ｖｉｎｔは、スタートアップ回路５の出力レベルに基づいて、設定電圧とする基準電圧Ｖｒｅｆまで速やかに引き上げられる。

その後、図４に示すように、電源投入初期において、内部電源電圧Ｖｉｎｔが基準電圧Ｖｒｅｆのレベルまで達すると、その後はメイン回路４とスタートアップ回路５とが協業して内部電源電圧Ｖｉｎｔを生成する過渡期になる。

次に、負荷回路２がスタンバイ状態にあるときの降圧回路３の動作について説明する。

負荷回路２がスタンバイ状態にあるときは、該負荷回路２には、メイン回路４からの充電電流Ｉｍが供給される。このとき負荷回路２での消費電流ＩｕはＩｕ＝Ｉｍとなる。

ここで、本実施の形態においては、メイン回路４のオペアンプ１１が電気的な非対称性を有するように構成されているため、メイン回路４の出力レベルは基準電圧Ｖｒｅｆよりも電圧ΔＶだけ高いレベルに制御される。それにより、メイン回路４の出力レベルがスタートアップ回路５の出力レベルよりも高くなり、その結果、負荷回路２にはメイン回路４の出力レベルを持つ内部電源電圧Ｖｉｎｔが供給されるようになる。

このとき、スタートアップ回路５において、オペアンプ１２の反転入力端子には、メイン回路４の出力レベルに基づいて、それと同レベルの内部電源電圧Ｖｉｎｔ（＝Ｖｒｅｆ＋ΔＶ）が入力されることになる。この場合、スタートアップ回路５のオペアンプ１２は電気的な対称性を有するように構成されているため、同オペアンプ１２の反転入力端子に入力される信号レベルが非反転入力端子に入力される信号レベルよりも高くなることで、同オペアンプ１２の出力レベル、即ち、駆動トランジスタＤｓのゲートに入力される差動増幅電圧Ｖｏｕｔ２のレベルが低下することになる。その結果、駆動トランジスタＤｓの出力がカットオフされるようなる（厳密には、駆動トランジスタＤｓの出力がカットオフされるようにオペアンプ１１の電気的非対称性が設定されている）。このように、負荷回路２がスタンバイ状態にあるときには、スタートアップ回路５の駆動トランジスタＤｓがメイン回路４の出力レベルに基づいて自己整合的にオフされる。これにより、図４に示すように、スタンバイ状態のときには、負荷回路２には、メイン回路４の駆動トランジスタＤｍを通じた充電電流Ｉｍのみ供給される。

次に、負荷回路２がアクティブ状態にあるときの降圧回路３の動作について説明する。

負荷回路２がアクティブ状態にあるときは、該負荷回路２には、メイン回路４からの充電電流Ｉｍが供給される。このとき負荷回路２での消費電流ＩｕはＩｕ＝Ｉｍとなる。

図４に示すように、アクティブ状態においても、スタートアップ回路５の駆動トランジスタＤｓは、先のスタンバイ状態から引き続き、メイン回路４の出力レベルによりオフされたままの状態が維持される。メイン回路４の駆動トランジスタＤｍは、オペアンプ１１のバイアス電流が先のスタンバイ状態のときよりも大きな値に制御され、強反転領域で動作するように制御される。これにより、アクティブ状態における降圧回路３の動作レスポンスを最適化している。

ところで、このようなアクティブ状態には、負荷回路２の消費電流Ｉｕが増加し、メイン回路４の出力レベルが基準電圧Ｖｒｅｆのレベル以下に低下することが考えられる。この場合には、スタートアップ回路５において、オペアンプ１２の反転入力端子に入力される信号レベルが非反転入力端子に入力される信号レベルよりも低くなることで、駆動トランジスタＤｓが駆動トランジスタＤｍに比べて低い動作レスポンスで再度駆動されるようになる。即ち、内部電源電圧Ｖｉｎｔが基準電圧Ｖｒｅｆ以下に低下したときには、メイ
ン回路４及びスタートアップ回路５の双方の駆動トランジスタＤｍ，Ｄｓが駆動されるようになる。これにより、低下している内部電源電圧Ｖｉｎｔが速やかに基準電圧Ｖｒｅｆまで引き上げられるようになる。その後はメイン回路４の出力レベルが基準電圧Ｖｒｅｆのレベルよりも高くなると、前記同様、スタートアップ回路５の駆動トランジスタＤｓがメイン回路４の出力レベルに基づいて自己整合的にカットオフされるものとなる。なお、このような動作は、負荷回路２のアクティブ状態に限らず、スタンバイ状態のときにおいても、内部電源電圧Ｖｉｎｔが基準電圧Ｖｒｅｆ以下に低下するときには実施される。因みに、オペアンプ１２の反転入力端子には、シュミットトリガ回路を介して内部電源電圧Ｖｉｎｔを入力させることが好適である。

以上記述したように、本実施の形態では、以下の効果を奏することができる。

（１）外部電源電圧ＶＤＤの投入後、負荷回路２のスタンバイ状態とアクティブ状態とを通じて連続的に動作するメイン回路４と、専ら電源投入初期の期間に動作するスタートアップ回路５とを備えた。メイン回路４の駆動トランジスタＤｍやオペアンプ１１に比べてスタートアップ回路５の駆動トランジスタＤｓやオペアンプ１２をそれぞれ小型サイズのトランジスタで形成したことにより、小さなバイアス電流でもスタートアップ回路５の動作レスポンス（応答速度）を高速化させることができる。これにより、電源投入初期におけるスタートアップ回路５の動作レスポンスを高め、内部電源電圧Ｖｉｎｔを設定電圧とする基準電圧Ｖｒｅｆまで素早く上昇させることができる。

（２）メイン回路４を電源投入初期から負荷回路２のスタンバイ状態とアクティブ状態とを通じて連続的に動作させるようにしたため、スタンバイ状態／アクティブ状態の動作切り替え時に降圧回路３の出力に過渡的な動作不安定現象が発生して内部電源電圧Ｖｉｎｔのレベルが不安定になることを抑制することができる。

（３）スタートアップ回路５の駆動トランジスタＤｓに対しメイン回路４の駆動トランジスタＤｍは負荷回路２のアクティブ時にも高いドライブ能力（電流駆動能力）が得られる十分なサイズで構成される。これにより、アクティブ時における降圧回路３の動作レスポンスを最適化することができる。

（４）メイン回路４のオペアンプ１１を電気的な非対称性を有する構成とし（本実施の形態ではＰＭＯＳトランジスタＴＰ１，ＴＰ２のサイズ比を１：ｘ（ｘ＞１）にする）、スタートアップ回路５のオペアンプ１２を電気的な対称性を有する構成とした。この構成により、負荷回路２のスタンバイ状態やアクティブ状態など、過渡的な動作不安定現象（発振）が生じ易い期間では、スタートアップ回路５の駆動トランジスタＤｍをメイン回路４の出力レベル（＝Ｖｒｅｆ＋ΔＶ）に基づいて自己整合的にオフさせてスタートアップ回路５を不活性化させることができる。

（５）メイン回路４の出力レベルに基づきスタートアップ回路５を自己整合的に不活性化させる構成としたことにより、スタートアップ回路５において回路面積の拡大につながる位相補償回路を不要とすることができる。近年は、ＬＳＩによるＳＯＣの実現と更なる機能拡張との要求に伴い、降圧回路３においてもサイズ縮小が求められている。上記した従来の降圧回路３０（図５）では、負荷回路３２のスタンバイ状態とアクティブ状態とでそれぞれＳ−ＶＤＣとＡ−ＶＤＣとを独立して動作させる構成であるため、動作安定性の観点から、Ｓ−ＶＤＣとＡ−ＶＤＣとの双方に位相補償回路（例えば容量や抵抗にて構成）が必要であった。降圧回路の小型化を図る上で、このような回路面積の拡大につながる位相補償回路は、ＬＳＩにおけるエリアペナルティーの大きな要因となる。本実施の形態では、この点において降圧回路３のレイアウト面積を節約することができる。

（６）負荷回路２がスタンバイ状態やアクティブ状態の時に、内部電源電圧Ｖｉｎｔのレベル（メイン回路４の出力レベル）が基準電圧Ｖｒｅｆ以下の所定のレベルに低下した場合には、オフされているスタートアップ回路５の駆動トランジスタＤｓをオンさせて、再度、スタートアップ回路５を活性化させる。これにより、低下した内部電源電圧Ｖｉｎｔを速やかに基準電圧Ｖｒｅｆまで引き上げることができる。

（７）メイン回路４を連続的に動作させ、スタートアップ回路５の動作切り替え（活性／非活性制御）を外部コントロール信号ＣＥに依らず、メイン回路４の出力レベルによって自己整合的に行うようにしたことで、降圧回路３の動作を外部コントロール信号ＣＥによる制御から開放できる。このため、降圧回路３に、外部コントロール信号ＣＥをデコードするためのデコーダ等の制御回路は不要となる。これにより、降圧回路３の構成を簡素化することができる。

なお、上記実施の形態は、以下のような態様（変形例）に変更して実施してもよい。

（変形例１）メイン回路４の出力レベルに基づきスタートアップ回路５の駆動トランジスタＤｓを自己整合的にオフさせる構成としては、オペアンプ１１の電気的な非対称性（カレントミラーの入力側と出力側とで素子サイズ比を１：ｘにする）と、オペアンプ１２の電気的な対称性とにより実現される構成に限定されない。例えば、オペアンプ１１，１２が共に電気的な対称性を有する構成とし、メイン回路４側のオペアンプ１１に供給する基準電圧と、スタートアップ回路５側のオペアンプ１２に供給する基準電圧とをそれぞれ異なる電圧に設定する（例えばメイン回路４側をスタートアップ回路５側よりも高くする）等の方法で実現してもよい。または、カレントミラー対を構成するトランジスタＴＰ１，ＴＰ２のバックゲート電圧を異ならしめてもよい。即ち、本発明では、メイン回路４の出力レベルに基づいて、駆動トランジスタＤｓの出力をカットオフさせる（駆動トランジスタＤｓのゲート電圧を低下させる）構成であれば他の構成でもよい。

（変形例２）メイン回路４が位相補償回路を含む構成でもよい。説明を簡略化するために、便宜上、上記実施の形態ではメイン回路４が位相補償回路を含まない構成としたが、例えば、オペアンプ１１の出力端と接地との間に容量にてなる位相補償回路を備えてもよい。また、メイン回路４及びスタートアップ回路５の構成は、本発明の技術的思想の範囲内において適宜他の構成に変更することができる。

（変形例３）メイン回路４とスタートアップ回路５との間でそれぞれ駆動トランジスタＤｍ，Ｄｓとオペアンプ１１，１２とを互いに異なる素子サイズで形成するようにしたが、電源投入初期の動作が保証できれば、駆動トランジスタＤｍ，Ｄｓの素子サイズのみを互いに異なるものとしてもよい。

（変形例４）その他上記実施の形態及び各変形例の構成に関する設計的事項は本発明の技術的思想の範囲内において適宜変更することができる。

一実施の形態の降圧回路を備えた半導体装置を示すブロック図。 メイン回路及びスタートアップ回路を示す回路図。 オペアンプを示す回路図。 降圧回路の動作を示す波形図。 従来の降圧回路を備えた半導体装置を示すブロック図。

符号の説明

２：負荷回路、３：降圧回路、４：メイン回路、５：スタートアップ回路、１１：オペ
アンプ（第１差動増幅回路）、１２：オペアンプ（第２差動増幅回路）、Ｄｍ：駆動トランジスタ（第１駆動トランジスタ）、Ｄｓ：駆動トランジスタ（第２駆動トランジスタ）、Ｉｍ，Ｉｓ：充電電流（負荷電流）、Ｉｕ：消費電流、ＶＤＤ：外部電源電圧、Ｖｉｎｔ：内部電源電圧、Ｖｒｅｆ：基準電圧、Ｖｏｕｔ１：差動増幅電圧（第１駆動電圧）、Ｖｏｕｔ２：差動増幅電圧（第２駆動電圧）、ＴＰ１，ＴＰ２，ＴＰ３，ＴＰ４：ＰＭＯＳトランジスタ、ＴＮ１，ＴＮ２，ＴＮ３，ＴＮ４：ＮＭＯＳトランジスタ。

Claims (6)

1. 外部電源電圧を所定の基準電圧に基づいた降圧レベルで内部電源電圧を生成し、負荷回路に前記内部電源電圧を供給する降圧回路において、
   前記内部電源電圧と前記基準電圧との電圧差に応じた第１駆動電圧を生成する第１差動増幅回路と、前記第１駆動電圧の制御を受ける第１駆動トランジスタとを備え、前記負荷回路に前記内部電源電圧を供給するメイン回路と、
   前記内部電源電圧と前記基準電圧との電圧差に応じた第２駆動電圧を生成する第２差動増幅回路と、前記第２駆動電圧の制御を受ける第２駆動トランジスタとを備え、前記負荷回路に前記内部電源電圧を供給するスタートアップ回路と、を備え、
   前記第１駆動トランジスタは連続的に負荷電流を供給し、前記第２駆動トランジスタは前記内部電源電圧のレベルに応じて一時的に負荷電流を供給することを特徴とする降圧回路。
2. 前記第２駆動トランジスタは、前記内部電源電圧が前記基準電圧以下に設定される所定の電圧より小さいときに負荷電流を供給する、
   請求項１記載の降圧回路。
3. 前記第１差動増幅回路を電気的特性が非対称になるように構成し、前記第２差動増幅回路を電気的特性が対称になるように構成した、
   請求項１又は２記載の降圧回路。
4. 前記第１差動増幅回路のカレントミラー対を構成する入力側の素子サイズと出力側の素子サイズとの比を１：ｘ（但しｘ＞１）に設定した、
   請求項３記載の降圧回路。
5. 前記第２駆動トランジスタを前記第１駆動トランジスタより小さな駆動能力に設定した、
   請求項１乃至４のいずれか一項記載の降圧回路。
6. 前記第２差動増幅回路を構成する素子を前記第１差動増幅回路を構成する素子より小さなサイズで形成し、前記第２駆動トランジスタを前記第１駆動トランジスタより小さなサイズで形成した、
   請求項１乃至５のいずれか一項記載の降圧回路。

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