JP3814589B2 - スイッチ回路及びバススイッチ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、信号の通過／遮断を切替制御するスイッチ回路及びバススイッチ回路に関し、特に、この種の回路を半導体基板上に形成する技術に関する。
【０００２】
【従来の技術】
２種類の双方向入出力端子間で信号の通過／遮断を切替制御するアナログスイッチ回路が知られている。図８はこの種の従来のアナログスイッチ回路の回路図である（特許文献１参照）。
【０００３】
図８のアナログスイッチ回路は、ソース端子／ドレイン端子が互いに接続されたPMOSトランジスタＰ１及びNMOSトランジスタＮ１と、これらトランジスタＰ１，Ｎ１のオン・オフを制御する制御回路１とを備えている。PMOSトランジスタＰ１及びNMOSトランジスタＮ１のソース端子／ドレイン端子の一方は双方向の第１端子Ｉ／Ｏに接続され、他方は双方向の第２端子Ｏ／Ｉに接続される。
【０００４】
PMOSトランジスタＰ１及びNMOSトランジスタＮ１は互いに同期してオン・オフする。PMOSトランジスタＰ１のソース端子及び基板間にはダイオードＤ５が接続され、ドレイン端子および基板間にはダイオードＤ６が接続されている。NMOSトランジスタＮ１の基板は接地されている。
【０００５】
ダイオードＤ５，Ｄ６は、PMOSトランジスタＰ１のソース／ドレイン端子と基板との間に寄生するダイオードである。これらダイオードＤ５，Ｄ６を設けることにより、電源電圧が供給されていない状態で、第１または第２端子Ｉ／Ｏ，Ｏ／Ｉの電圧が電源電圧よりも高くなると、第１または第２端子Ｉ／Ｏ，Ｏ／ＩからダイオードＤ５，Ｄ６とNANDゲートＧ１を介して、PMOSトランジスタＰ１のゲート電圧を引き上げて、このトランジスタＰ１をオフする。
【０００６】
制御回路１は、制御信号ENを反転出力するNANDゲートＧ１と、NANDゲートＧ１の出力を反転出力するインバータINV1とを有する。NANDゲートＧ１の出力によりPMOSトランジスタＰ１がオン・オフ制御され、インバータINV1の出力によりNMOSトランジスタＮ１がオン・オフ制御される。NANDゲートＧ１とインバータINV1の電源ラインにはダイオードＤ１が接続されている。
【０００７】
次に、図８のアナログスイッチ回路の動作を説明する。まず、電源電圧が供給されている場合は、制御信号ENの論理に応じてオン・オフ動作を行う。具体的には、制御信号ENがハイレベルであれば、NANDゲートＧ１の出力はローレベルに、インバータINV1の出力はハイレベルになり、PMOSトランジスタＰ１とNMOSトランジスタＮ１はともにオンする。これにより、第１及び第２端子Ｉ／Ｏ，Ｏ／Ｉの間で信号の送受が可能になる。
【０００８】
また、制御信号ENがローレベルであれば、NANDゲートＧ１の出力はハイレベルに、インバータINV1の出力はローレベルになり、PMOSトランジスタＰ１とNMOSトランジスタＮ１はともにオフする。これにより、第１及び第２端子Ｉ／Ｏ，Ｏ／Ｉの間の信号伝送経路が遮断される。
【０００９】
一方、電源電圧が供給されていない場合は、NANDゲートＧ１の出力はダイオードＤ１のカソード電圧と略等しい電圧になり、また、インバータINV1の出力はローレベルになる。この状態で、第１端子または第２端子に電源電圧を超える電圧が印加されると、ダイオードＤ５，Ｄ６を介してNAND回路Ｇ１の電源端子電圧が上昇し、NANDゲートＧ１の出力電圧も上昇する。したがって、PMOSトランジスタＰ１がオフし、第１及び第２端子Ｉ／Ｏ，Ｏ／Ｉ間の信号伝送経路は遮断される。
【００１０】
【特許文献１】
米国特許公報No.5,892,387
【００１１】
【発明が解決しようとする課題】
しかしながら、ダイオードＤ５，Ｄ６はPMOSトランジスタＰ１と同じウェル内に形成され、第１または第２端子Ｉ／Ｏ，Ｏ／Ｉの電圧が上昇してもすぐにはこのウェルの電圧は上昇しないため、NANDゲートＧ１の出力が変化するまでに時間がかかってしまう。このため、第１端子または第２端子の電圧が急激に上昇すると、それからしばらくの間はPMOSトランジスタＰ１がオンのままであり、電源電圧が供給されていないにもかかわらず、第１端子及び第２端子間が導通してしまう。
【００１２】
例えば、第１端子Ｉ／Ｏに供給される信号電圧が急激に上昇した場合、PMOSトランジスタＰ１がオフするまでにタイムラグがあるため、しばらくは第２端子に信号が伝送され、第２端子は、抵抗性負荷と容量性負荷による時定数で放電を行う。ところが、第１及び第２端子Ｉ／Ｏ，Ｏ／Ｉ間で送受される信号の周波数が高い場合、完全に放電が終了する前に、次の信号が第１端子に供給されて再び第２端子が充電されるという動作が繰り返され、第２端子はハイレベル状態を保持する結果になり、第１及び第２端子間の信号伝送経路が遮断されなくなる。
【００１３】
図９は図８のアナログスイッチ回路が形成される半導体基板の断面構造を示す図である。図９に示すように、PMOSトランジスタＰ１とダイオードＤ５，Ｄ６は同じＮウェルＮＷ内に形成される。
【００１４】
図８のアナログスイッチ回路に電源が供給されていないときに、第１または第２端子Ｉ／Ｏ，Ｏ／Ｉの電圧が急激に上昇すると、その電圧によりＮウェルＮＷが充電される。
【００１５】
PMOSトランジスタＰ１とNMOSトランジスタＮ１は、オン状態時の抵抗値を小さくするために、これらトランジスタのサイズを他のトランジスタ（制御回路１を構成するトランジスタ）よりも数十倍も大きくしている。一例を挙げると、制御回路１内のインバータINV1のPMOSトランジスタＰ１のトランジスタ幅は10ミクロンであるのに対して、PMOSトランジスタＰ１のトランジスタ幅は500ミクロンである。
【００１６】
このため、図９に示したＮウェルＮＷのサイズが大きくなり、半導体基板との容量（約５pF）も大きくなる。したがって、ＮウェルＮＷ領域の抵抗成分（約１kΩ）と時定数により、約５nsの遅延が生じてしまう。
【００１７】
本発明は、このような点に鑑みてなされたものであり、その目的は、電源電圧が供給されていないときに、第１及び第２端子間の信号伝送を確実に遮断できるスイッチ回路及びバススイッチ回路を提供することにある。
【００１８】
【課題を解決するための手段】
本発明の一態様によれば、半導体基板上に形成されるスイッチ回路において、伝送対象である信号が入力される第１端子と、伝送対象である信号が出力される第２端子と、前記半導体基板内の第１の半導体領域内に形成され、ソース端子またはドレイン端子の一方が前記第１端子に接続され他方が前記第２端子に接続される第１トランジスタと、前記第１トランジスタのゲート電圧を制御する制御回路と、アノード端子が前記第１端子に接続され、カソード端子が前記制御回路の電源端子に接続され、前記第１の半導体領域とは分離して形成される前記半導体基板内の第２半導体領域に形成される第１整流素子と、アノード端子に電源電圧が供給され、カソード端子が前記制御回路の電源端子に接続され、前記第１の半導体領域とは分離した半導体領域に形成される第２整流素子と、を備えることを特徴とするスイッチ回路が提供される。
【００１９】
また、本発明の一態様によれば、半導体基板上に形成されるスイッチ回路において、伝送対象である信号が入力される第１端子と、伝送対象である信号が出力される第２端子と、ソース端子またはドレイン端子の一方が前記第１端子に接続され他方が前記第２端子に接続されるＰ型の第１トランジスタと、前記第１トランジスタのゲート電圧を制御する制御回路と、アノード端子に電源電圧が供給され、カソード端子が前記第１トランジスタのバックゲートに接続され、前記半導体基板内の第１の半導体領域に形成される第１整流素子と、アノード端子に電源電圧が供給され、カソード端子が前記制御回路の電源端子に接続され、前記第１の半導体領域とは分離した半導体領域に形成される第２整流素子と、アノード端子が前記第１端子に接続され、カソード端子が前記制御回路の電源端子に接続され、前記第１の半導体領域とは分離して形成される前記半導体基板内の第２の半導体領域に形成される第３整流素子と、を備えることを特徴とするスイッチ回路が提供される。
【００２０】
【発明の実施の形態】
以下、本発明に係るスイッチ回路及びバススイッチ回路について、図面を参照しながら具体的に説明する。以下では、スイッチ回路の一例としてアナログスイッチ回路について説明する。
【００２１】
（第１の実施形態）
図１は本発明に係るアナログスイッチ回路の第１の実施形態の回路図である。図１のアナログスイッチ回路は、双方向の信号入出力用の第１及び第２端子Ｉ／Ｏ，Ｏ／Ｉと、第１及び第２端子Ｉ／Ｏ，Ｏ／Ｉ間に並列接続されたPMOSトランジスタＰ１及びNMOSトランジスタＮ１と、これらトランジスタのオン・オフを制御する制御回路１と、ダイオードＤ１〜Ｄ６とを備えている。
【００２２】
PMOSトランジスタＰ１のソース端子またはドレイン端子の一方は第１端子に接続され、他方は第２端子に接続されている。同様に、NMOSトランジスタＮ１のソース端子またはドレイン端子の一方は第１端子に接続され、他方は第２端子に接続されている。PMOSトランジスタＰ１とNMOSトランジスタＮ１は互いに同期してオン・オフする。
【００２３】
制御回路１は、制御信号ENを反転出力するNANDゲートＧ１と、NANDゲートＧ１の出力を反転出力するインバータINV1とを有する。NANDゲートＧ１の出力によりPMOSトランジスタＰ１はオン・オフ制御され、インバータINV1の出力によりNMOSトランジスタＮ１はオン・オフ制御される。
【００２４】
図２は制御回路１の内部構成を示す回路図である。NANDゲートＧ１は、PMOSトランジスタＰ２，Ｐ３とNMOSトランジスタＮ２，Ｎ３とを有する。インバータINV1は直列接続されたPMOSトランジスタＰ４とNMOSトランジスタＮ４とを有する。
【００２５】
図１に示すダイオードＤ１のアノード端子には電源電圧が供給され、カソード端子は制御回路１の電源端子に接続されている。ダイオードＤ２のアノード端子には電源電圧が供給され、カソード端子はPMOSトランジスタＰ１の基板に接続されている。NMOSトランジスタＮ１の基板は接地されている。
【００２６】
ダイオードＤ３のアノード端子は第１端子Ｉ／Ｏに接続され、カソード端子は制御回路１の電源端子に接続されている。ダイオードＤ４のアノード端子は第２端子Ｏ／Ｉに接続され、カソード端子は制御回路１の電源端子に接続されている。
【００２７】
ダイオードＤ５のアノード端子は第１端子Ｉ／Ｏに接続され、カソード端子は基板に接続されている。ダイオードＤ６のアノード端子は第２端子Ｏ／Ｉに接続され、カソード端子は基板に接続されている。
【００２８】
ダイオードＤ５，Ｄ６は、PMOSトランジスタＰ１のソース／ドレイン端子と基板との間に寄生するダイオードである。これらダイオードＤ５，Ｄ６は、第１及び第２端子Ｉ／Ｏ，Ｏ／Ｉの電位をＮウェルＮＷ１に伝達する役割を担う。これらダイオードＤ５，Ｄ６を設けることにより、電源電圧が供給されていない状態で、第１及び第２端子Ｉ／Ｏ，Ｏ／Ｉの一方に電源電圧よりも高い電圧が入力された場合に、ダイオードＤ５，Ｄ６を介して、PMOSトランジスタＰ１の基板電位を引き上げることができる。
【００２９】
図８と異なり、ダイオードＤ５，Ｄ６は単にPMOSトランジスタＰ１の基板電位を設定するために用いられ、NANDゲートＧ１の電源端子の電圧制御は別個のNウェル内に形成されるダイオードＤ３，Ｄ４が行う。
【００３０】
図３は図１のアナログスイッチ回路が形成される半導体基板の断面構造の一例を示す図である。図３に示すように、Ｐ型基板１０上にＰウェルＰＷとＮウェルＮＷ１，ＮＷ２とが形成されている。ＰウェルＰＷにはNMOSトランジスタＮ１が形成され、ＮウェルＮＷ１にはPMOSトランジスタＰ１とダイオードＤ２，Ｄ５，Ｄ６とが形成され、ＮウェルＮＷ２には制御回路１とダイオードＤ１，Ｄ３，Ｄ４とが形成される。
【００３１】
次に、図１〜図３のアナログスイッチ回路の動作を説明する。まず、電源電圧が供給されている場合の動作を説明する。制御信号ENがハイレベルであれば、NANDゲートＧ１の出力がローレベル、インバータINV1の出力がハイレベルになるため、PMOSトランジスタＰ１とNMOSトランジスタＮ１はともにオンし、第１及び第２端子Ｉ／Ｏ，Ｏ／Ｉ間で双方向に信号伝送が行われる。
【００３２】
また、制御信号ENがローレベルであれば、NANDゲートＧ１の出力がハイレベル、インバータINV1の出力がローレベルになるため、PMOSトランジスタＰ１とNMOSトランジスタＮ１はともにオフし、第１及び第２端子Ｉ／Ｏ，Ｏ／Ｉ間の信号伝送は遮断される。
【００３３】
一方、電源電圧が供給されない場合は、インバータINV1の出力はローレベルになるが、NANDゲートＧ１の出力は図２に示すようにダイオードＤ１のカソード電圧に略等しくなる。インバータINV1の出力がローレベルであることから、NMOSトランジスタＮ１は常にオフ状態である。
【００３４】
このとき、第１または第２端子Ｉ／Ｏ，Ｏ／Ｉに電源電圧よりも高い電圧が印加されると、ダイオードＤ３を介して、ダイオードＤ１のカソード電圧が上昇する。このため、NMOSトランジスタＮ１の出力はハイレベルになり、PMOSトランジスタＰ１はオフする。PMOSトランジスタＰ１がオフすると、第１及び第２端子Ｉ／Ｏ，Ｏ／Ｉ間の信号伝送は確実に遮断される。
【００３５】
図８に示した従来のアナログスイッチ回路と比較して、本実施形態では、NANDゲートＧ１とダイオードＤ１，Ｄ３，Ｄ４とを同じＮウェルＮＷ２上に形成し、かつこのＮウェルＮＷ２とは別個のＮウェルＮＷ１上にPMOSトランジスタＰ１とダイオードＤ２，Ｄ５，Ｄ６を形成している。
【００３６】
すなわち、本実施形態は、２つのＮウェルＮＷ１，ＮＷ２を有し、ダイオードＤ１，Ｄ３，Ｄ４が形成されるＮウェルＮＷ２と、ダイオードＤ２，Ｄ５，Ｄ６及びPMOSトランジスタＰ１が形成されるＮウェルＮＷ１とを別個に設け、各Ｎウェルのサイズを図８に示す従来のＮウェルよりも小さくしている。より具体的には、ＮウェルＮＷ２とｐ型半導体基板との間の容量Ｃ２が図８に比べて約1/10の約0.5pFになる。したがって、第１及び第２端子Ｉ／Ｏ，Ｏ／Ｉの急激な電圧上昇がNANDゲートＧ１の電源端子に伝達されるまでの時間も大幅に短縮され、約0.5nsになる。
【００３７】
制御回路１を信号が通過するのに約0.5nsの時間が必要であると仮定すると、合計で1.0nsの遅延でPMOSトランジスタＰ１をオフすることができる。
【００３８】
このように、本実施形態によれば、PMOSトランジスタＰ１やこのトランジスタの基板電位設定用のダイオードＤ５，Ｄ６が形成されるＮウェルＮＷ１とは別個のＮウェルＮＷ２内に、第１及び第２端子Ｉ／Ｏ，Ｏ／Ｉの急激な電圧上昇をNANDゲートＧ１に伝達するダイオードＤ３，Ｄ４を形成するため、Ｎウェルのサイズを従来よりも大幅に縮小でき、第１及び第２端子Ｉ／Ｏ，Ｏ／Ｉの急激な電圧上昇を迅速にNANDゲートＧ１の電源端子に伝達できる。したがって、電源電圧が供給されていない状態で第１または第２端子Ｉ／Ｏ，Ｏ／Ｉの電圧が急激に上昇した場合に、迅速にPMOSトランジスタＰ１をオフできる。これにより、第１及び第２端子Ｉ／Ｏ，Ｏ／Ｉ間の信号伝送を確実に遮断できる。
【００３９】
（第２の実施形態）
第２の実施形態は、図１のダイオードＤ１〜Ｄ６をMOSトランジスタで構成したものである。
【００４０】
図４は本発明に係るアナログスイッチ回路の第２の実施形態の回路図である。図４のアナログスイッチ回路では、ダイオードＤ１〜Ｄ６をMOSトランジスタＭ１〜Ｍ６で構成しており、これらMOSトランジスタは、ソース端子とゲート端子を短絡させている。
【００４１】
図４の回路の動作は図１の回路と全く同じであるため、説明を省略する。
【００４２】
上述した第１及び第２の実施形態のアナログスイッチ回路は、図５に示すように、複数個（例えば８個）を１つのICパッケージに収納してバススイッチ回路１０として用いられる場合がある。この種のバススイッチ回路１０は、データバスやアドレスバスなどのデジタル回路で汎用的に利用可能である。
【００４３】
上述した各実施形態では、MOSトランジスタを用いてアナログスイッチ回路を構成する例を説明したが、本発明は、バイポーラトランジスタやBi-CMOSトランジスタを用いて構成することも可能である。
【００４４】
バイポーラトランジスタＰ１，Ｎ１を用いて構成した回路の一例は例えば図６のようになる。回路動作は図１と同じである。
【００４５】
また、上述した各実施形態では、第１及び第２端子Ｉ／Ｏ，Ｏ／Ｉ間で双方向に信号を送受する例を説明したが、本発明は片方向のみに信号を伝送するアナログスイッチ回路にも適用可能である。
【００４６】
例えば、図７は第１端子Ｉ／Ｏから第２端子の方向のみに信号を伝送できるようにしたアナログスイッチ回路の回路図の一例を示している。図７の回路では、第２端子Ｏ／ＩとNANDゲートＧ１の電源端子との間にダイオードが接続されていない点を除けば、図１の回路と同様である。
【００４７】
【発明の効果】
以上詳細に説明したように、本発明によれば、第１トランジスタが形成される第１の半導体領域とは別個の第２の半導体領域に、第１端子に接続された第１整流素子を設けるため、電源が供給されない状態で第１端子の電圧が急激に上昇した場合に、迅速に第１トランジスタをオフでき、第１及び第２端子間での信号伝送を確実に遮断できる。
【００４８】
また、本発明によれば、第１のトランジスタのバックゲートに接続される第１整流素子が形成される第１の半導体領域とは別個の第２の半導体領域に、第１端子に接続された第１整流素子を設けるため、電源が供給されない状態で第１端子の電圧が急激に上昇した場合に、迅速に第１トランジスタをオフでき、第１及び第２端子間での信号伝送を確実に遮断できる。
【図面の簡単な説明】
【図１】本発明に係るアナログスイッチ回路の第１の実施形態の回路図。
【図２】制御回路１の内部構成を示す回路図。
【図３】図１のアナログスイッチ回路が形成される半導体基板の断面構造の一例を示す図。
【図４】本発明に係るアナログスイッチ回路の第２の実施形態の回路図。
【図５】バススイッチ回路の概略構成を示す図。
【図６】バイポーラトランジスタを用いて構成したアナログスイッチ回路の一例を示す回路図。
【図７】第１端子Ｉ／Ｏから第２端子の方向のみに信号を伝送できるようにしたアナログスイッチ回路の一例を示す回路図。
【図８】従来のアナログスイッチ回路の回路図。
【図９】図８のアナログスイッチ回路が形成される半導体基板の断面構造を示す図。
【符号の説明】
１ 制御回路
１０ バススイッチ回路
Ｄ１〜Ｄ６ ダイオード
Ｐ１ PMOSトランジスタ
Ｎ１ NMOSトランジスタ
【発明の属する技術分野】
本発明は、信号の通過／遮断を切替制御するスイッチ回路及びバススイッチ回路に関し、特に、この種の回路を半導体基板上に形成する技術に関する。
【０００２】
【従来の技術】
２種類の双方向入出力端子間で信号の通過／遮断を切替制御するアナログスイッチ回路が知られている。図８はこの種の従来のアナログスイッチ回路の回路図である（特許文献１参照）。
【０００３】
図８のアナログスイッチ回路は、ソース端子／ドレイン端子が互いに接続されたPMOSトランジスタＰ１及びNMOSトランジスタＮ１と、これらトランジスタＰ１，Ｎ１のオン・オフを制御する制御回路１とを備えている。PMOSトランジスタＰ１及びNMOSトランジスタＮ１のソース端子／ドレイン端子の一方は双方向の第１端子Ｉ／Ｏに接続され、他方は双方向の第２端子Ｏ／Ｉに接続される。
【０００４】
PMOSトランジスタＰ１及びNMOSトランジスタＮ１は互いに同期してオン・オフする。PMOSトランジスタＰ１のソース端子及び基板間にはダイオードＤ５が接続され、ドレイン端子および基板間にはダイオードＤ６が接続されている。NMOSトランジスタＮ１の基板は接地されている。
【０００５】
ダイオードＤ５，Ｄ６は、PMOSトランジスタＰ１のソース／ドレイン端子と基板との間に寄生するダイオードである。これらダイオードＤ５，Ｄ６を設けることにより、電源電圧が供給されていない状態で、第１または第２端子Ｉ／Ｏ，Ｏ／Ｉの電圧が電源電圧よりも高くなると、第１または第２端子Ｉ／Ｏ，Ｏ／ＩからダイオードＤ５，Ｄ６とNANDゲートＧ１を介して、PMOSトランジスタＰ１のゲート電圧を引き上げて、このトランジスタＰ１をオフする。
【０００６】
制御回路１は、制御信号ENを反転出力するNANDゲートＧ１と、NANDゲートＧ１の出力を反転出力するインバータINV1とを有する。NANDゲートＧ１の出力によりPMOSトランジスタＰ１がオン・オフ制御され、インバータINV1の出力によりNMOSトランジスタＮ１がオン・オフ制御される。NANDゲートＧ１とインバータINV1の電源ラインにはダイオードＤ１が接続されている。
【０００７】
次に、図８のアナログスイッチ回路の動作を説明する。まず、電源電圧が供給されている場合は、制御信号ENの論理に応じてオン・オフ動作を行う。具体的には、制御信号ENがハイレベルであれば、NANDゲートＧ１の出力はローレベルに、インバータINV1の出力はハイレベルになり、PMOSトランジスタＰ１とNMOSトランジスタＮ１はともにオンする。これにより、第１及び第２端子Ｉ／Ｏ，Ｏ／Ｉの間で信号の送受が可能になる。
【０００８】
また、制御信号ENがローレベルであれば、NANDゲートＧ１の出力はハイレベルに、インバータINV1の出力はローレベルになり、PMOSトランジスタＰ１とNMOSトランジスタＮ１はともにオフする。これにより、第１及び第２端子Ｉ／Ｏ，Ｏ／Ｉの間の信号伝送経路が遮断される。
【０００９】
一方、電源電圧が供給されていない場合は、NANDゲートＧ１の出力はダイオードＤ１のカソード電圧と略等しい電圧になり、また、インバータINV1の出力はローレベルになる。この状態で、第１端子または第２端子に電源電圧を超える電圧が印加されると、ダイオードＤ５，Ｄ６を介してNAND回路Ｇ１の電源端子電圧が上昇し、NANDゲートＧ１の出力電圧も上昇する。したがって、PMOSトランジスタＰ１がオフし、第１及び第２端子Ｉ／Ｏ，Ｏ／Ｉ間の信号伝送経路は遮断される。
【００１０】
【特許文献１】
米国特許公報No.5,892,387
【００１１】
【発明が解決しようとする課題】
しかしながら、ダイオードＤ５，Ｄ６はPMOSトランジスタＰ１と同じウェル内に形成され、第１または第２端子Ｉ／Ｏ，Ｏ／Ｉの電圧が上昇してもすぐにはこのウェルの電圧は上昇しないため、NANDゲートＧ１の出力が変化するまでに時間がかかってしまう。このため、第１端子または第２端子の電圧が急激に上昇すると、それからしばらくの間はPMOSトランジスタＰ１がオンのままであり、電源電圧が供給されていないにもかかわらず、第１端子及び第２端子間が導通してしまう。
【００１２】
例えば、第１端子Ｉ／Ｏに供給される信号電圧が急激に上昇した場合、PMOSトランジスタＰ１がオフするまでにタイムラグがあるため、しばらくは第２端子に信号が伝送され、第２端子は、抵抗性負荷と容量性負荷による時定数で放電を行う。ところが、第１及び第２端子Ｉ／Ｏ，Ｏ／Ｉ間で送受される信号の周波数が高い場合、完全に放電が終了する前に、次の信号が第１端子に供給されて再び第２端子が充電されるという動作が繰り返され、第２端子はハイレベル状態を保持する結果になり、第１及び第２端子間の信号伝送経路が遮断されなくなる。
【００１３】
図９は図８のアナログスイッチ回路が形成される半導体基板の断面構造を示す図である。図９に示すように、PMOSトランジスタＰ１とダイオードＤ５，Ｄ６は同じＮウェルＮＷ内に形成される。
【００１４】
図８のアナログスイッチ回路に電源が供給されていないときに、第１または第２端子Ｉ／Ｏ，Ｏ／Ｉの電圧が急激に上昇すると、その電圧によりＮウェルＮＷが充電される。
【００１５】
PMOSトランジスタＰ１とNMOSトランジスタＮ１は、オン状態時の抵抗値を小さくするために、これらトランジスタのサイズを他のトランジスタ（制御回路１を構成するトランジスタ）よりも数十倍も大きくしている。一例を挙げると、制御回路１内のインバータINV1のPMOSトランジスタＰ１のトランジスタ幅は10ミクロンであるのに対して、PMOSトランジスタＰ１のトランジスタ幅は500ミクロンである。
【００１６】
このため、図９に示したＮウェルＮＷのサイズが大きくなり、半導体基板との容量（約５pF）も大きくなる。したがって、ＮウェルＮＷ領域の抵抗成分（約１kΩ）と時定数により、約５nsの遅延が生じてしまう。
【００１７】
本発明は、このような点に鑑みてなされたものであり、その目的は、電源電圧が供給されていないときに、第１及び第２端子間の信号伝送を確実に遮断できるスイッチ回路及びバススイッチ回路を提供することにある。
【００１８】
【課題を解決するための手段】
本発明の一態様によれば、半導体基板上に形成されるスイッチ回路において、伝送対象である信号が入力される第１端子と、伝送対象である信号が出力される第２端子と、前記半導体基板内の第１の半導体領域内に形成され、ソース端子またはドレイン端子の一方が前記第１端子に接続され他方が前記第２端子に接続される第１トランジスタと、前記第１トランジスタのゲート電圧を制御する制御回路と、アノード端子が前記第１端子に接続され、カソード端子が前記制御回路の電源端子に接続され、前記第１の半導体領域とは分離して形成される前記半導体基板内の第２半導体領域に形成される第１整流素子と、アノード端子に電源電圧が供給され、カソード端子が前記制御回路の電源端子に接続され、前記第１の半導体領域とは分離した半導体領域に形成される第２整流素子と、を備えることを特徴とするスイッチ回路が提供される。
【００１９】
また、本発明の一態様によれば、半導体基板上に形成されるスイッチ回路において、伝送対象である信号が入力される第１端子と、伝送対象である信号が出力される第２端子と、ソース端子またはドレイン端子の一方が前記第１端子に接続され他方が前記第２端子に接続されるＰ型の第１トランジスタと、前記第１トランジスタのゲート電圧を制御する制御回路と、アノード端子に電源電圧が供給され、カソード端子が前記第１トランジスタのバックゲートに接続され、前記半導体基板内の第１の半導体領域に形成される第１整流素子と、アノード端子に電源電圧が供給され、カソード端子が前記制御回路の電源端子に接続され、前記第１の半導体領域とは分離した半導体領域に形成される第２整流素子と、アノード端子が前記第１端子に接続され、カソード端子が前記制御回路の電源端子に接続され、前記第１の半導体領域とは分離して形成される前記半導体基板内の第２の半導体領域に形成される第３整流素子と、を備えることを特徴とするスイッチ回路が提供される。
【００２０】
【発明の実施の形態】
以下、本発明に係るスイッチ回路及びバススイッチ回路について、図面を参照しながら具体的に説明する。以下では、スイッチ回路の一例としてアナログスイッチ回路について説明する。
【００２１】
（第１の実施形態）
図１は本発明に係るアナログスイッチ回路の第１の実施形態の回路図である。図１のアナログスイッチ回路は、双方向の信号入出力用の第１及び第２端子Ｉ／Ｏ，Ｏ／Ｉと、第１及び第２端子Ｉ／Ｏ，Ｏ／Ｉ間に並列接続されたPMOSトランジスタＰ１及びNMOSトランジスタＮ１と、これらトランジスタのオン・オフを制御する制御回路１と、ダイオードＤ１〜Ｄ６とを備えている。
【００２２】
PMOSトランジスタＰ１のソース端子またはドレイン端子の一方は第１端子に接続され、他方は第２端子に接続されている。同様に、NMOSトランジスタＮ１のソース端子またはドレイン端子の一方は第１端子に接続され、他方は第２端子に接続されている。PMOSトランジスタＰ１とNMOSトランジスタＮ１は互いに同期してオン・オフする。
【００２３】
制御回路１は、制御信号ENを反転出力するNANDゲートＧ１と、NANDゲートＧ１の出力を反転出力するインバータINV1とを有する。NANDゲートＧ１の出力によりPMOSトランジスタＰ１はオン・オフ制御され、インバータINV1の出力によりNMOSトランジスタＮ１はオン・オフ制御される。
【００２４】
図２は制御回路１の内部構成を示す回路図である。NANDゲートＧ１は、PMOSトランジスタＰ２，Ｐ３とNMOSトランジスタＮ２，Ｎ３とを有する。インバータINV1は直列接続されたPMOSトランジスタＰ４とNMOSトランジスタＮ４とを有する。
【００２５】
図１に示すダイオードＤ１のアノード端子には電源電圧が供給され、カソード端子は制御回路１の電源端子に接続されている。ダイオードＤ２のアノード端子には電源電圧が供給され、カソード端子はPMOSトランジスタＰ１の基板に接続されている。NMOSトランジスタＮ１の基板は接地されている。
【００２６】
ダイオードＤ３のアノード端子は第１端子Ｉ／Ｏに接続され、カソード端子は制御回路１の電源端子に接続されている。ダイオードＤ４のアノード端子は第２端子Ｏ／Ｉに接続され、カソード端子は制御回路１の電源端子に接続されている。
【００２７】
ダイオードＤ５のアノード端子は第１端子Ｉ／Ｏに接続され、カソード端子は基板に接続されている。ダイオードＤ６のアノード端子は第２端子Ｏ／Ｉに接続され、カソード端子は基板に接続されている。
【００２８】
ダイオードＤ５，Ｄ６は、PMOSトランジスタＰ１のソース／ドレイン端子と基板との間に寄生するダイオードである。これらダイオードＤ５，Ｄ６は、第１及び第２端子Ｉ／Ｏ，Ｏ／Ｉの電位をＮウェルＮＷ１に伝達する役割を担う。これらダイオードＤ５，Ｄ６を設けることにより、電源電圧が供給されていない状態で、第１及び第２端子Ｉ／Ｏ，Ｏ／Ｉの一方に電源電圧よりも高い電圧が入力された場合に、ダイオードＤ５，Ｄ６を介して、PMOSトランジスタＰ１の基板電位を引き上げることができる。
【００２９】
図８と異なり、ダイオードＤ５，Ｄ６は単にPMOSトランジスタＰ１の基板電位を設定するために用いられ、NANDゲートＧ１の電源端子の電圧制御は別個のNウェル内に形成されるダイオードＤ３，Ｄ４が行う。
【００３０】
図３は図１のアナログスイッチ回路が形成される半導体基板の断面構造の一例を示す図である。図３に示すように、Ｐ型基板１０上にＰウェルＰＷとＮウェルＮＷ１，ＮＷ２とが形成されている。ＰウェルＰＷにはNMOSトランジスタＮ１が形成され、ＮウェルＮＷ１にはPMOSトランジスタＰ１とダイオードＤ２，Ｄ５，Ｄ６とが形成され、ＮウェルＮＷ２には制御回路１とダイオードＤ１，Ｄ３，Ｄ４とが形成される。
【００３１】
次に、図１〜図３のアナログスイッチ回路の動作を説明する。まず、電源電圧が供給されている場合の動作を説明する。制御信号ENがハイレベルであれば、NANDゲートＧ１の出力がローレベル、インバータINV1の出力がハイレベルになるため、PMOSトランジスタＰ１とNMOSトランジスタＮ１はともにオンし、第１及び第２端子Ｉ／Ｏ，Ｏ／Ｉ間で双方向に信号伝送が行われる。
【００３２】
また、制御信号ENがローレベルであれば、NANDゲートＧ１の出力がハイレベル、インバータINV1の出力がローレベルになるため、PMOSトランジスタＰ１とNMOSトランジスタＮ１はともにオフし、第１及び第２端子Ｉ／Ｏ，Ｏ／Ｉ間の信号伝送は遮断される。
【００３３】
一方、電源電圧が供給されない場合は、インバータINV1の出力はローレベルになるが、NANDゲートＧ１の出力は図２に示すようにダイオードＤ１のカソード電圧に略等しくなる。インバータINV1の出力がローレベルであることから、NMOSトランジスタＮ１は常にオフ状態である。
【００３４】
このとき、第１または第２端子Ｉ／Ｏ，Ｏ／Ｉに電源電圧よりも高い電圧が印加されると、ダイオードＤ３を介して、ダイオードＤ１のカソード電圧が上昇する。このため、NMOSトランジスタＮ１の出力はハイレベルになり、PMOSトランジスタＰ１はオフする。PMOSトランジスタＰ１がオフすると、第１及び第２端子Ｉ／Ｏ，Ｏ／Ｉ間の信号伝送は確実に遮断される。
【００３５】
図８に示した従来のアナログスイッチ回路と比較して、本実施形態では、NANDゲートＧ１とダイオードＤ１，Ｄ３，Ｄ４とを同じＮウェルＮＷ２上に形成し、かつこのＮウェルＮＷ２とは別個のＮウェルＮＷ１上にPMOSトランジスタＰ１とダイオードＤ２，Ｄ５，Ｄ６を形成している。
【００３６】
すなわち、本実施形態は、２つのＮウェルＮＷ１，ＮＷ２を有し、ダイオードＤ１，Ｄ３，Ｄ４が形成されるＮウェルＮＷ２と、ダイオードＤ２，Ｄ５，Ｄ６及びPMOSトランジスタＰ１が形成されるＮウェルＮＷ１とを別個に設け、各Ｎウェルのサイズを図８に示す従来のＮウェルよりも小さくしている。より具体的には、ＮウェルＮＷ２とｐ型半導体基板との間の容量Ｃ２が図８に比べて約1/10の約0.5pFになる。したがって、第１及び第２端子Ｉ／Ｏ，Ｏ／Ｉの急激な電圧上昇がNANDゲートＧ１の電源端子に伝達されるまでの時間も大幅に短縮され、約0.5nsになる。
【００３７】
制御回路１を信号が通過するのに約0.5nsの時間が必要であると仮定すると、合計で1.0nsの遅延でPMOSトランジスタＰ１をオフすることができる。
【００３８】
このように、本実施形態によれば、PMOSトランジスタＰ１やこのトランジスタの基板電位設定用のダイオードＤ５，Ｄ６が形成されるＮウェルＮＷ１とは別個のＮウェルＮＷ２内に、第１及び第２端子Ｉ／Ｏ，Ｏ／Ｉの急激な電圧上昇をNANDゲートＧ１に伝達するダイオードＤ３，Ｄ４を形成するため、Ｎウェルのサイズを従来よりも大幅に縮小でき、第１及び第２端子Ｉ／Ｏ，Ｏ／Ｉの急激な電圧上昇を迅速にNANDゲートＧ１の電源端子に伝達できる。したがって、電源電圧が供給されていない状態で第１または第２端子Ｉ／Ｏ，Ｏ／Ｉの電圧が急激に上昇した場合に、迅速にPMOSトランジスタＰ１をオフできる。これにより、第１及び第２端子Ｉ／Ｏ，Ｏ／Ｉ間の信号伝送を確実に遮断できる。
【００３９】
（第２の実施形態）
第２の実施形態は、図１のダイオードＤ１〜Ｄ６をMOSトランジスタで構成したものである。
【００４０】
図４は本発明に係るアナログスイッチ回路の第２の実施形態の回路図である。図４のアナログスイッチ回路では、ダイオードＤ１〜Ｄ６をMOSトランジスタＭ１〜Ｍ６で構成しており、これらMOSトランジスタは、ソース端子とゲート端子を短絡させている。
【００４１】
図４の回路の動作は図１の回路と全く同じであるため、説明を省略する。
【００４２】
上述した第１及び第２の実施形態のアナログスイッチ回路は、図５に示すように、複数個（例えば８個）を１つのICパッケージに収納してバススイッチ回路１０として用いられる場合がある。この種のバススイッチ回路１０は、データバスやアドレスバスなどのデジタル回路で汎用的に利用可能である。
【００４３】
上述した各実施形態では、MOSトランジスタを用いてアナログスイッチ回路を構成する例を説明したが、本発明は、バイポーラトランジスタやBi-CMOSトランジスタを用いて構成することも可能である。
【００４４】
バイポーラトランジスタＰ１，Ｎ１を用いて構成した回路の一例は例えば図６のようになる。回路動作は図１と同じである。
【００４５】
また、上述した各実施形態では、第１及び第２端子Ｉ／Ｏ，Ｏ／Ｉ間で双方向に信号を送受する例を説明したが、本発明は片方向のみに信号を伝送するアナログスイッチ回路にも適用可能である。
【００４６】
例えば、図７は第１端子Ｉ／Ｏから第２端子の方向のみに信号を伝送できるようにしたアナログスイッチ回路の回路図の一例を示している。図７の回路では、第２端子Ｏ／ＩとNANDゲートＧ１の電源端子との間にダイオードが接続されていない点を除けば、図１の回路と同様である。
【００４７】
【発明の効果】
以上詳細に説明したように、本発明によれば、第１トランジスタが形成される第１の半導体領域とは別個の第２の半導体領域に、第１端子に接続された第１整流素子を設けるため、電源が供給されない状態で第１端子の電圧が急激に上昇した場合に、迅速に第１トランジスタをオフでき、第１及び第２端子間での信号伝送を確実に遮断できる。
【００４８】
また、本発明によれば、第１のトランジスタのバックゲートに接続される第１整流素子が形成される第１の半導体領域とは別個の第２の半導体領域に、第１端子に接続された第１整流素子を設けるため、電源が供給されない状態で第１端子の電圧が急激に上昇した場合に、迅速に第１トランジスタをオフでき、第１及び第２端子間での信号伝送を確実に遮断できる。
【図面の簡単な説明】
【図１】本発明に係るアナログスイッチ回路の第１の実施形態の回路図。
【図２】制御回路１の内部構成を示す回路図。
【図３】図１のアナログスイッチ回路が形成される半導体基板の断面構造の一例を示す図。
【図４】本発明に係るアナログスイッチ回路の第２の実施形態の回路図。
【図５】バススイッチ回路の概略構成を示す図。
【図６】バイポーラトランジスタを用いて構成したアナログスイッチ回路の一例を示す回路図。
【図７】第１端子Ｉ／Ｏから第２端子の方向のみに信号を伝送できるようにしたアナログスイッチ回路の一例を示す回路図。
【図８】従来のアナログスイッチ回路の回路図。
【図９】図８のアナログスイッチ回路が形成される半導体基板の断面構造を示す図。
【符号の説明】
１ 制御回路
１０ バススイッチ回路
Ｄ１〜Ｄ６ ダイオード
Ｐ１ PMOSトランジスタ
Ｎ１ NMOSトランジスタ
Claims (14)
- 半導体基板上に形成されるスイッチ回路において、
伝送対象である信号が入力される第１端子と、
伝送対象である信号が出力される第２端子と、
前記半導体基板内の第１の半導体領域内に形成され、ソース端子またはドレイン端子の一方が前記第１端子に接続され他方が前記第２端子に接続される第１トランジスタと、
前記第１トランジスタのゲート電圧を制御する制御回路と、
アノード端子が前記第１端子に接続され、カソード端子が前記制御回路の電源端子に接続され、前記第１の半導体領域とは分離して形成される前記半導体基板内の第２半導体領域に形成される第１整流素子と、
アノード端子に電源電圧が供給され、カソード端子が前記制御回路の電源端子に接続され、前記第１の半導体領域とは分離した半導体領域に形成される第２整流素子と、を備えることを特徴とするスイッチ回路。 - 前記第１トランジスタは、Ｐ型であることを特徴とする請求項１に記載のスイッチ回路。
- 半導体基板上に形成されるスイッチ回路において、
伝送対象である信号が入力される第１端子と、
伝送対象である信号が出力される第２端子と、
ソース端子またはドレイン端子の一方が前記第１端子に接続され他方が前記第２端子に接続されるＰ型の第１トランジスタと、
前記第１トランジスタのゲート電圧を制御する制御回路と、
アノード端子に電源電圧が供給され、カソード端子が前記第１トランジスタのバックゲートに接続され、前記半導体基板内の第１の半導体領域に形成される第１整流素子と、
アノード端子に電源電圧が供給され、カソード端子が前記制御回路の電源端子に接続され、前記第１の半導体領域とは分離した半導体領域に形成される第２整流素子と、
アノード端子が前記第１端子に接続され、カソード端子が前記制御回路の電源端子に接続され、前記第１の半導体領域とは分離して形成される前記半導体基板内の第２の半導体領域に形成される第３整流素子と、
を備えることを特徴とするスイッチ回路。 - 前記第２整流素子は、前記第２の半導体領域に形成されることを特徴とする請求項３に記載のスイッチ回路。
- ソース端子またはドレイン端子の一方が前記第１端子に接続され他方が前記第２端子に接続され、前記第１トランジスタに同期してオン・オフする、前記第１トランジスタとは異なる導電型の第２トランジスタを備えることを特徴とする請求項１〜４のいずれかに記載のスイッチ回路。
- 前記第２トランジスタは、前記第１及び第２の半導体領域とは分離して形成される第３の半導体領域に形成されることを特徴とする請求項５に記載のスイッチ回路。
- 前記第１及び第２端子は、いずれも双方向の入出力端子であり、
アノード端子が前記第２端子に接続され、カソード端子が前記制御回路の電源端子に接続され、前記第２の半導体領域に形成される第４整流素子を備えることを特徴とする請求項１〜６のいずれかに記載のスイッチ回路。 - 前記第１のトランジスタのソース端子にアノード端子が接続され、該トランジスタの基板にカソード端子が接続される第５整流素子と、
前記第１のトランジスタのドレイン端子にアノード端子が接続され、該トランジスタの基板にカソード端子が接続される第６整流素子と、を備え、
前記第２のトランジスタのバックゲートは接地されることを特徴とする請求項１〜７のいずれかに記載のスイッチ回路。 - 前記第１および第２の整流素子の少なくとも一方は、ソース端子またはドレイン端子をゲート端子と短絡させたＭＯＳトランジスタで形成されることを特徴とする請求項１に記載のスイッチ回路。
- 前記第１乃至第３の整流素子の少なくとも一方は、ソース端子またはドレイン端子をゲート端子と短絡させたＭＯＳトランジスタで形成されることを特徴とする請求項２に記載のスイッチ回路。
- 前記制御回路は、
前記第１のトランジスタのゲート電圧を制御する第１論理回路と、
前記第１論理回路の出力を反転した信号により前記第２トランジスタのゲート電圧を制御する第２論理回路と、を有し、
前記第１論理回路の電源端子と前記第２論理回路の電源端子とには、前記第３整流素子のカソード端子が接続されることを特徴とする請求項５または６に記載のスイッチ回路。 - 請求項１〜１１のいずれかに記載のスイッチ回路を複数備えたことを特徴とするバススイッチ回路。
- 半導体基板上に形成されるスイッチ回路において、
伝送対象である信号が入力される第１端子と、
伝送対象である信号が出力される第２端子と、
前記半導体基板内の第１の半導体領域内に形成され、エミッタ端子またはコレクタ端子の一方が前記第１端子に接続され他方が前記第２端子に接続されるＰ型の第１トランジスタと、
前記第１トランジスタのベース電圧を制御する制御回路と、
アノード端子が前記第１端子に接続され、カソード端子が前記制御回路の電源端子に接続され、前記第１の半導体領域とは分離して形成される前記半導体基板内の第２半導体領域に形成される第１整流素子と、
アノード端子に電源電圧が供給され、カソード端子が前記制御回路の電源端子に接続され、前記第１の半導体領域とは分離した半導体領域に形成される第２整流素子と、を備えることを特徴とするスイッチ回路。 - 半導体基板上に形成されるスイッチ回路において、
伝送対象である信号が入力される第１端子と、
伝送対象である信号が出力される第２端子と、
エミッタ端子またはコレクタ端子の一方が前記第１端子に接続され他方が前記第２端子に接続されるＰ型の第１トランジスタと、
前記第１トランジスタのベース電圧を制御する制御回路と、
アノード端子に電源電圧が供給され、カソード端子が前記第１トランジスタのバックベースに接続され、前記半導体基板内の第１の半導体領域に形成される第１整流素子と、
アノード端子に電源電圧が供給され、カソード端子が前記制御回路の電源端子に接続され、前記第１の半導体領域とは分離した半導体領域に形成される第２整流素子と、
アノード端子が前記第１端子に接続され、カソード端子が前記制御回路の電源端子に接続され、前記第１の半導体領域とは分離して形成される前記半導体基板内の第２の半導体領域に形成される第３整流素子と、
を備えることを特徴とするスイッチ回路。
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