JP2009231891A - 半導体装置 - Google Patents
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Abstract
【課題】I/F回路用電源電圧が変更になると、ACタイミングが異なることになるため、回路の変更を行う必要が生じる。また、外部から駆動能力調整の制御を行う必要があり、半導体集積回路の外部端子数を増加させる問題がある。
【解決手段】本発明は、制御信号に応じて駆動能力を可変するインターフェイス回路と、前記インターフェイス回路の出力電圧範囲に応じて、前記制御信号を生成する制御回路とを1チップ上に有する半導体装置である。
【選択図】図1
【解決手段】本発明は、制御信号に応じて駆動能力を可変するインターフェイス回路と、前記インターフェイス回路の出力電圧範囲に応じて、前記制御信号を生成する制御回路とを1チップ上に有する半導体装置である。
【選択図】図1
Description
本発明は、半導体装置に関し、特に電源電圧が変更された場合のインターフェイス回路部分のACタイミングを自動調整する半導体装置に関する。
CPUやメモリ等の汎用品は、製品(内部回路を含む)性能の向上に伴い、インターフェイス回路部分の電源電圧の変更が行われることがある。この場合、例えば図7に示すように、汎用品であるCPUやメモリと接続されるASIC等の半導体装置の出力用インターフェイス(I/F)回路部分(図中のP)の電源電圧も合わせて変更しなければならない。
ASIC等の半導体装置のI/F回路用の電源電圧が変更になった場合には、そのI/F回路部分のプロセスや、ACタイミング調整のための遅延調整等の内部回路の変更が必要である。このため、半導体装置は再設計を行い製造された新規の装置に置換えられることが多い。しかし、再設計に伴う工数や、再製造に伴う費用が増大してしまう問題がある。
ここで、I/F回路用の電源電圧が変更になっても、上記のように新規の半導体装置に置き換えを行わず、そのまま半導体装置を利用する場合もある。但し、この場合、I/F回路のデータ信号の出力タイミングが、電源電圧に依存してばらついてしまい、ACタイミングが異なるようになる。
具体的には、図8に示すように、電源電圧が低下するにしたがって、出力バッファの駆動能力不足から出力波形の立ち上がりが鈍る。例えば、電源電圧が2.5Vから1.8Vに低下すると、この電源電圧で駆動する出力バッファの最終段トランジスタの駆動能力が低下し、負荷容量依存性により出力波形の立ち上がり、立ち下がりの鈍りによる遅延ばらつきが生じるためである。このため、入力信号に対してI/F回路部分の出力信号の遅延がt1からt3のように大きくなり、ACタイミングが変化してしまう。これを回避する為、Mox(マルチオキサイド)トランジスタの種類を変更して再製造するか、内部回路にて遅延調整を図るため回路の再設計が必要である。いずれにせよI/F回路用電源電圧の変更に合わせて、その変更した電圧に対応した回路へ再設計、再製造を行う必要がある。なお、このような遅延を予め考慮して半導体装置を大きなマージンを含んだタイミングで動作するよう設計すればよいとも考えられる。しかし、このような設計では、半導体装置の応答速度等の特性劣化の要因となる。
よって、図9に示すようにI/F用の電源電圧が変更になることを想定し、駆動能力を可変としたインターフェイス回路30を予め半導体装置1に用いる場合もある。この場合、インターフェイス回路30は、I/F回路用電源10の電源電圧が変更されると、外部からの制御信号により駆動する最終段トランジスタの数を変えるなどして、所望の駆動電流値を得る構成となる。また、遅延調整用の内部回路を用い、外部からの設定信号により遅延時間の調整を行う等の措置がとられる。
なお、特許文献1に出力電源電圧が変更される場合においても最適な駆動能力で出力ノードを駆動する技術が開示されている。
特開2003−133938号公報
しかし、図9に示すように半導体装置1では、変更する電源電圧に合わせ外部からI/F回路30の最終段トランジスタの数を変えるなどして、電流駆動能力の調整の制御を行う必要がある。よって、外部端子40等を設けなければならず、半導体装置1の外部端子数が増加してしまう問題が生じる。
また、特許文献1の技術は、出力駆動能力を可変とした出力回路を有するが、出力段のトランジスタを駆動する電源電圧の変更を検出することができない。
本発明は、制御信号に応じて駆動能力を可変するインターフェイス回路と、前記インターフェイス回路の出力電圧範囲に応じて、前記制御信号を生成する制御回路とを1チップ上に有する半導体装置である。
本発明にかかる半導体装置は、1チップで、制御回路が生成する制御信号によりインターフェイス回路の駆動能力を可変とすることができる。
本発明によれば、I/F回路用の電源電圧が変更になっても、回路変更やプロセス変更等を行うことなく、かつ、外部端子を増加させることなく、ACタイミングの調整ができる。
発明の実施の形態
以下、本発明を適用した具体的な実施の形態1について、図面を参照しながら詳細に説明する。図1に示すように、本実施の形態の半導体装置100は、制御回路120と、I/F回路130とを有する。この制御回路120と、I/F回路130は、1チップ上に形成されている。また、半導体装置100は、外部端子150でインターフェイス(I/F)回路用電源110と接続されている。
以下、本発明を適用した具体的な実施の形態1について、図面を参照しながら詳細に説明する。図1に示すように、本実施の形態の半導体装置100は、制御回路120と、I/F回路130とを有する。この制御回路120と、I/F回路130は、1チップ上に形成されている。また、半導体装置100は、外部端子150でインターフェイス(I/F)回路用電源110と接続されている。
I/F回路用電源110は、制御回路120とI/F回路130に、外部端子150を介して接続され、I/F回路用の電源電圧(以後、I/F回路用電源電圧Vifと称す)を供給する。このI/F回路用電源電圧Vifは、CPU、メモリ等の汎用品のI/F電源電圧が変更になった場合、それに合わせて電圧が変更される。I/F電源電圧の変更例としては、3.3V、2.5V、1.8V等がある。このI/F回路用電源110は、半導体装置100の内部にあってもよく、制御回路120と、I/F回路130へI/F回路用電源電圧Vifを供給してもよい。
制御回路120は、I/F回路用電源電圧Vifの変更を検出し、第1、第2の制御信号をI/F回路130へ出力する。制御回路120は、抵抗素子R1〜R9と、コンパレータ121、122と、ラッチ回路123、124を有する。この抵抗素子R1〜R9は、半導体装置の設計において同一素子、同一形状のレイアウトとする。つまり、全て同一の抵抗値を有し抵抗値の絶対ばらつきには依存しない。また、抵抗素子R1〜R9を半導体チップにおいて局所的、つまりお互いを可能な限り近接して配置し、当該素子間の相対ばらつきを抑えるよう形成されるものとする。
図2に制御回路120の詳細な回路構成を示す。図2に示すように、抵抗素子R1とR2がコア電源電圧端子126と接地電圧端子127(接地電圧GND)間に直列に接続されている。抵抗素子R1がコア電源電圧端子126とノードA間に接続され、抵抗素子R2がノードAと接地電圧端子127間に接続される。コア電源電圧端子126は、半導体装置100の電圧を変更しない領域用のコア電源電圧Vcorを供給する。よって、ノードAの電圧は、コア電源電圧Vcorを抵抗素子R1とR2で2分の1に分圧した値となる。
抵抗素子R3〜R6がI/F回路用電源電圧端子125と接地電圧端子間に直列に接続されている。抵抗素子R3がI/F回路用電源電圧端子125と抵抗素子R4間に接続され、抵抗素子R4が抵抗素子R3と抵抗素子R5間に接続され、抵抗素子R5が抵抗素子R4とノードB間に接続され、抵抗素子R6がノードBと接地電圧端子127間に接続される。I/F回路用電源電圧端子125は、図1のI/F回路用電源110が供給するI/F回路用電源電圧Vifを供給する。よって、ノードBの電圧は、I/F回路用電源電圧Vifを抵抗素子R3〜R6で4分の1に分圧した値となる。
抵抗素子R7〜R9がI/F回路用電源電圧端子125と接地電圧端子127間に直列に接続されている。抵抗素子R7がI/F回路用電源電圧端子125と抵抗素子R8間に接続され、抵抗素子R8が抵抗素子R7とノードC間に接続され、抵抗素子R9がノードCと接地電圧端子127間に接続される。よって、ノードCの電圧は、I/F回路用電源電圧Vifを抵抗素子R7〜R9で3分の1に分圧した値となる。
コンパレータ121は、非反転入力端子がノードBに接続され、反転入力端子がノードAに接続される。よって、ノードAよりノードBの電位が高い場合、コンパレータ121は「1」(電位がハイレベル)の信号を出力する。反対に、ノードAよりノードBの電位が低い場合、コンパレータ121は「0」(電位がロウレベル)の信号を出力する。コンパレータ121の出力端子はラッチ回路123の入力端子に接続される。コンパレータ122は、非反転入力端子がノードCに接続され、反転入力端子がノードAに接続される。よって、ノードAよりノードCの電位が高い場合、コンパレータ122は「1」(電位がハイレベル)の信号を出力する。反対に、ノードAよりノードCの電位が低い場合、コンパレータ122は「0」(電位がロウレベル)の信号を出力する。なお、コンパレータ122の出力端子はラッチ回路124の入力端子に接続される。コンパレータ121、122の高電位側電源端子はコア電源電圧端子126に接続され、低電位側電源端子は接地電圧端子127に接続される。
図3にI/F回路用電源電圧Vifとコンパレータ121、122の出力との関係の一例を示す。I/F回路用電源電圧Vifは3.3V、2.5V、1.8V、コア電源電圧Vcorは1.5Vとしている。なお、コンパレータ121、122の出力値が、それぞれ「1」、「0」となる関係は存在しないため、禁止出力とする。
ラッチ回路123は、入力端子がコンパレータ121の出力端子に接続され、出力端子から制御回路120の第1の制御信号としてI/F回路130へ出力される。ラッチ回路124は、入力端子がコンパレータ122の出力端子に接続され、出力端子から制御回路120の第2の制御信号としてI/F回路130へ出力される。また、ラッチ回路123、124はDラッチ等で構成され、制御端子Gには、半導体装置100のリセット信号等が入力される。
I/F回路130は、入力されたデータ信号を、増幅し外部端子140に出力する。この出力される信号は、最大値でI/F回路130に印加されるI/F回路用電源電圧Vifまで増幅される。図4にI/F回路130の詳細な回路構成を示す。図4に示すようにI/F回路130は、プリバッファ部160と、メインバッファ部170を有する。
プリバッファ部160は、インバータ回路Inv1〜Inv4と、NOR回路NOR1〜NOR4とを有する。
メインバッファ170は、バッファユニット171〜173を有する。バッファユニット171〜173は、それぞれ出力が同一ノードEに接続された複数のインバータバッファ回路を有する。また、ノードEは、外部端子140に接続される。インバータバッファ回路のそれぞれは、ソースがI/F回路用電源電圧端子174、ドレインがノードEに接続されるPMOSトランジスタMP1と、ソースがGND端子175、ドレインがノードEに接続されるNMOSトランジスタMN1とを有する。
データ信号は、インバータ回路Inv1〜Inv3の入力端子と、NOR回路NOR1、NOR2の一方の入力端子に入力される。インバータ回路Inv2、Inv3の出力は、NOR回路NOR3、NOR4の一方の入力端子に入力される。第1の制御信号は、NOR回路NOR2及びNOR3の他方の入力端子に入力される。第2の制御信号は、NOR回路NOR1及びNOR4の他方の入力端子に入力される。NOR回路NOR1、NOR2の出力は、インバータ回路Inv4、Inv5の入力端子に入力される。
インバータ回路Inv1の出力は、バッファユニット171の複数のインバータバッファ回路のPMOSトランジスタMP1、NMOSトランジスタMN1のゲートに入力される。インバータ回路Inv5の出力は、バッファユニット172の複数のインバータバッファ回路のPMOSトランジスタMP1のゲートに入力される。インバータ回路Inv4の出力は、バッファユニット173の複数のインバータバッファ回路のPMOSトランジスタMP1のゲートに入力される。NOR回路NOR3の出力は、バッファユニット172の複数のインバータバッファ回路のNMOSトランジスタMN1のゲートに入力される。NOR回路NOR4の出力は、バッファユニット173の複数のインバータバッファ回路のNMOSトランジスタMN1のゲートに入力される。
上記のような回路構成により、I/F回路130は、制御回路120からの第1、第2の制御信号に応じてバッファユニット172、173を駆動させるか否かが制御される。例えば、第1、第2の制御信号の値がそれぞれ「1」のとき、バッファユニット172、173はそれぞれ駆動しない。反対に第1、第2の制御信号の値がそれぞれ「0」のとき、それぞれバッファユニット172、173はそれぞれ駆動する。つまり、I/F回路130は、第1、第2の制御信号に応じてメインバッファ部の駆動能力を変更可能な構成となっている。
I/F回路130は、第1、第2の制御信号に応じて上述したようにメインバッファ部の駆動能力を変更する。このことにより、I/F回路130は、当該回路単体の伝搬遅延を予め設定可能な電源電圧間で差分が小さくなるように設計される。具体的には図5に示すように、入力信号に対してI/F回路130の出力信号の遅延t4が、I/F回路用電源電圧Vifが3.3V、2.5V、1.8Vと変化しても一定となるようにしている。
以上のような、回路構成の半導体装置100の動作を説明する。但し、コア電源電圧Vcorを1.5Vとする。また、I/F回路用電源電圧Vifを3.3V、2.5V、1.8Vに変化させるものとする。
図2の制御回路120の回路構成から、コア電源電圧Vcorが一定のためノードAの電圧は、常に0.75Vで一定となる。ノードBの電圧は、抵抗素子R3〜R6でI/F回路用電源電圧Vifが4分の1に分圧されており、I/F回路用電源電圧Vifが3.3Vのとき0.825V、Vifが2.5Vのとき0.625V、Vifが1.8Vのとき0.45Vとなる。ノードAとノードBの電圧の関係から、コンパレータ121の出力は、I/F回路用電源電圧Vifが3.3Vのとき「1」、Vifが2.5Vのとき「0」、Vifが1.8Vのとき「0」となる。
一方、ノードCの電圧は、抵抗素子R7〜R9でI/F回路用電源電圧Vifが3分の1に分圧されており、I/F回路用電源電圧Vifが3.3Vのとき1.1V、Vifが2.5Vのとき0.833V、Vifが1.8Vのとき0.6Vとなる。ノードAとノードCの電圧の関係から、コンパレータ122の出力は、I/F回路用電源電圧Vifが3.3Vのとき「1」、Vifが2.5Vのとき「1」、Vifが1.8Vのとき「0」となる。
よって、I/F回路用電源電圧Vifとコンパレータ121、122の出力は前述した図3に示す表のような関係となる。また、コンパレータ121、122の出力値が、それぞれ「1」、「0」となる関係は存在しないため、禁止出力とする。コンパレータ121、122からの出力値がラッチ回路123、124を経て第1、第2の制御信号となる。以上、制御回路120は、I/F回路用電源電圧Vifの電圧値を検出し、その検出結果を第1、第2の制御信号としてI/F回路130に送る。
次に、制御回路120の検出結果である第1、第2の制御信号がI/F回路130に入力され、その第1、第2の制御信号の値に応じてメインバッファ部の駆動能力が変更される。例えば、第1、第2の制御信号が共に「1」のとき(I/F回路用電源電圧Vifが3.3V)、バッファユニット172、173は駆動せず、バッファユニット171のみが駆動する。また、第1の制御信号が「0」、第2の制御信号が「1」のとき(I/F回路用電源電圧Vifが2.5V)、バッファユニット173は駆動せず、バッファユニット171、172が駆動する。また、第1、第2の制御信号が「0」のとき(I/F回路用電源電圧Vifが1.8V)、バッファユニット171〜173は全て駆動する。
このメインバッファ部170の駆動能力の変更により、図8で問題となっていたVifの変化で負荷容量依存性からくる出力波形の立ち上がり、立ち下がりの鈍りによる遅延ばらつきを抑制することができる(図5参照)。更にメインバッファ部170の駆動能力の変更は、I/F回路130のI/F回路用電源電圧Vifの高電圧時のオーバーシュート、アンダーシュートを防ぐことができる。また、I/F回路用電源電圧Vifの低電圧時においてもフルスイング動作が可能になる。
なお、ラッチ回路123、124は、制御端子Gに入力される半導体装置100のリセット信号に同期してコンパレータ121、122の出力値をラッチし、第1の制御信号、第2の出力信号として出力する。このようなラッチ回路123、124により、半導体装置100の実動作時の電源電圧の揺れによる制御回路120の誤検出を防止している。
例えばコア電源電圧Vcor、I/F回路用電源電圧Vifが共に安定化されておらず、一般的な装置内実装ボードからの供給されている場合、装置の動作時にある範囲(例えば±10%程度)で電圧値が揺れることがある。この場合、コア電源電圧Vcor、I/F回路用電源電圧Vifの抵抗分圧であるノードA〜Cの電圧値も追従して揺れてしまう。
例えば、装置動作時において瞬間コア電源電圧Vcorが1.5Vから+10%の1.65Vとなり、同じく瞬間I/F回路用電源電圧Vifが3.3Vから−10%の3.0Vとなった場合を考える。この場合、ノードAの電圧は0.825V、ノードBの電圧は0.75V、ノードCの電圧は1.0Vとなる。よって制御回路120は、I/F回路用電源電圧Vifが本来3.3Vであると検出すべきところ、2.5Vであると誤検出してしまう。このため、装置が動作する際の上述したような電源の揺れに追従し、制御回路120の設定値が動的に変化しない様に、ラッチ回路123、124により比較的電源の揺れが少ない装置立上時に使用されるリセット信号等を用いてラッチしたコンパレータ123、124の出力を保持させる。
また、本実施の形態の制御回路120は、図9で説明したようなI/F回路用電源電圧が変更された場合にI/F回路に対する外部からの制御信号を必要としない。よって、外部制御信号入力用の外部端子が不要なため、図6の領域Dのような半導体チップの本来デッドスペースとなる箇所に配置が可能となる。なお、I/F回路用電源電圧Vif、コア電源電圧Vcor、接地電圧GNDは、制御回路120の形成層と異なる層の配線により領域Dの制御回路120へ供給される。ここで、領域Dは装置の組み立て上の制限、例えば、ボンディング不可等により入出力信号のためのパッドが配置できないIOスロット領域である。このため、本実施の形態の制御回路120を用いることで、上記デッドスペースを有効に利用することができ、チップ面積を増加させない、もしくは面積を減少させることができる。なお、同図中の領域SはチップのIOスロット領域である。
以上、本実施の形態の半導体装置は、I/F回路部分の電源電圧が変更になった場合に、回路変更、プロセス変更を行うことなく、かつ外部端子を増加させることなくCPUとASIC等のLSI間のACタイミングの調整を図ることできる。
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述したし実施の形態ではI/F回路130が入力する制御信号を2つとしているが、更に複数の制御信号を入力するように構成してもよい。この場合、更に細かいI/F回路用電源電圧Vifの変化に対応できる。但し、制御回路120におけるI/F回路用電源電圧Vifを分圧する抵抗素子、コンパレータ等がその制御信号数に応じて増えることになる。
また例えば、上述したし実施の形態では抵抗素子R1〜R9を同一レイアウトで形成しているが、抵抗素子R3〜R5の合計した抵抗値となるような抵抗素子1つで形成してもよい。同様に抵抗素子R7とR8の合計した抵抗値となるような抵抗素子1つで形成してもよい。但し、抵抗値の比のばらつきに注意が必要である。
100 半導体装置
110 I/F回路用電源
120 制御回路
130 I/F回路
140 外部端子
R1〜R9 抵抗素子
121、122 コンパレータ
123、124 ラッチ回路
125 I/F回路用電源電圧端子
126 コア電源電圧端子
127 接地電圧端子
110 I/F回路用電源
120 制御回路
130 I/F回路
140 外部端子
R1〜R9 抵抗素子
121、122 コンパレータ
123、124 ラッチ回路
125 I/F回路用電源電圧端子
126 コア電源電圧端子
127 接地電圧端子
Claims (7)
- 制御信号に応じて駆動能力を可変するインターフェイス回路と、
前記インターフェイス回路の出力電圧範囲に応じて、前記制御信号を生成する制御回路とを1チップ上に有する半導体装置。 - 前記インターフェイス回路の出力電圧と、前記インターフェイス回路に供給される電源電圧とが実質的に等しい請求項1に記載の半導体装置。
- 前記制御回路は、当該半導体装置の内部回路が利用する固定電圧から生成した基準電圧と前記電源電圧とを比較することで前記制御信号を生成する請求項2に記載の半導体装置。
- 前記制御回路は、第1、第2の抵抗素子を有し、
前記基準電圧は、前記第1、第2の抵抗素子で前記固定電圧を分圧して生成される請求項3に記載の半導体装置。 - 前記制御信号は、第1の制御信号と第2の制御信号とからなり、
前記制御回路は、第3〜第9の抵抗素子と、第1、第2の比較器を更に有し、
前記第1の比較器は、
前記基準電圧と、前記電源電圧を第3〜第6の抵抗素子で分圧した電圧を比較して前記第1の制御信号を生成し、
前記第2の比較器は、
前記基準電圧と、前記電源電圧を第7〜第9の抵抗素子で分圧した電圧を比較して前記第2の制御信号を生成する請求項4に記載の半導体装置。 - 前記第1〜第9の抵抗素子は、前記チップ内において近接し、且つ、同一形状で形成される請求項5に記載の半導体装置。
- 前記第1の制御信号をラッチし、前記インターフェイス回路に出力する第1のラッチ回路と、
前記第2の制御信号をラッチし、前記インターフェイス回路に出力する第2のラッチ回路とを更に有し、
前記第1及び第2のラッチ回路は、当該半導体装置の立ち上がり時に使用されるリセット信号により前記第1及び第2の制御信号をラッチする請求項5又は請求項6に記載の半導体装置。
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