KR100596802B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 반도체 소자의 제조방법은, 액티브영역을 한정하는 소자분리막이 구비된 반도체기판 상에 제1산화막을 형성하는 단계와, 상기 제1산화막 상에 제2산화막을 더 증착하는 단계와, 상기 제2산화막 상에 게이트 형성 영역을 노출시키는 감광막패턴을 형성하는 단계와, 상기 노출된 제2산화막 부분을 언더컷이 발생되도록 등방성 식각하는 단계와, 상기 감광막패턴을 제거하는 단계와, 상기 등방성 식각된 제2산화막 상에 게이트용 도전막과 하드마스크막을 차례로 형성하는 단계와, 상기 하드마스크막, 도전막, 제2산화막 및 제1산화막을 식각하여 상기 제1산화막과 제2산화막으로 이루어지면서 중앙부 보다 가장자리의 두께가 더 두꺼운 게이트 산화막을 갖는 게이트를 형성하는 단계를 포함한다. 본 발명에 따르면, 등방성 식각을 이용하여 중앙부분 보다 가장자리부분의 두께가 두꺼운 게이트산화막을 갖는 게이트를 형성함으로써, 채널 중앙부분에서의 게이트의 제어력은 뛰어나면서 동시에 채널 가장자리 부분에서의 GIDL 증가 현상은 억제된 트랜지스터를 구현할 수 있다. GIDL 증가 현상이 억제되므로, 소자의 리프레쉬 특성이 향상된다.
Description
도 1은 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 반도체기판 22 : 소자분리막
23a : 제1산화막 23b : 제2산화막
23c : 제3산화막 23 : 게이트산화막
24 : 폴리실리콘막 25 : 텅스텐실리사이드막
26 : 하드마스크 질화막 27 : 게이트
28 : 스페이서 29 : 소오스/드레인영역
100 : 감광막패턴
본 발명은 반도체 소자의 게이트 형성방법에 관한 것으로, 보다 상세하게는, 소자의 리프레쉬 특성을 개선시킬 수 있는 반도체 소자의 게이트 형성방법에 관한 것이다.
일반적으로 모스펫 소자에서의 게이트절연막은 주로 열산화에 의한 실리콘산화막(이하, SiO2막)으로 형성하고 있다. 그런데, 반도체 소자의 고집적화가 진행되면서 게이트산화막의 두께도 점차 얇아지고 있고, 한편, 채널 및 소오스/드레인 접합영역에 주입되는 불순물의 농도는 점차 증가하고 있다. 이에 따라, 얇은 게이트산화막을 통하여 다이렉트 터널링(direct tunneling)과 보론 침투(boron penetration) 현상 등의 문제가 발생하고, 또한 소자의 누설 전류(leakage current)가 증가하는 문제가 발생한다.
특히, 상기 소자의 전류 누설 현상은, 큰 전계(electric field)가 걸리는 채널의 가장자리 부분, 즉 게이트과 소오스/드레인 접합영역의 중첩(overlap) 영역에서 주로 발생하는 현상으로서, 누설전류가 많을수록 소자의 리프레쉬(refresh) 시간이 감소한다.
이하에서는, 도 1을 참조하여, 종래 기술에 의한 반도체 소자의 게이트 형성방법 및 그 문제점을 설명하도록 한다.
종래 기술에 의하면, 도 1에 도시된 바와 같이, 액티브영역을 한정하는 소자분리막(2)이 구비된 반도체기판(1) 상에 게이트산화막(3), 폴리실리콘막(4), 금속실리사이드막(5) 및 하드마스크막(6)을 차례로 형성한 후, 상기 막들(6, 5, 4, 3)을 순차로 패터닝하여 게이트(7)를 형성한다. 그런다음, 상기 게이트(7) 양측벽에 스페이서(8)를 형성하고, 게이트 양측 기판(1) 표면 내에 소오스/드레인영역(9)을 형성한다.
그러나, 상기 종래 기술에서의 게이트산화막(3)은 균일한 두께를 갖고 형성되는데, 전술한 바와 같이, 소자의 고집적화가 진행됨에 따라 게이트산화막의 유전율 향상을 위해 게이트산화막의 두께를 얇게 하면, 채널 가장자리 부분, 즉, 게이트와 드레인영역이 접하는 지역에서 전류가 누설되는 GIDL(Gate Induced Drain Leakage) 현상이 증가하고, 이로 인해, 소자의 리프레쉬(refresh) 시간이 감소하는 문제가 발생한다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 채널 가장자리 부분의 GIDL 증가 현상을 억제시킬 수 있는 구조를 갖는 게이트산화막을 적용한 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 반도체 소자의 제조방법은, 액티브영역을 한정하는 소자분리막이 구비된 반도체기판 상에 제1산화막을 형성하는 단계; 상기 제1산화막 상에 제2산화막을 더 증착하는 단계; 상기 제2산화막 상에 게이트 형성 영역을 노출시키는 감광막패턴을 형성하는 단계; 상기 노출된 제2산화막 부분을 언더컷(under-cut)이 발생되도록 등방성 식각하는 단계; 상기 감광막패턴을 제거하는 단계; 상기 등방성 식각된 제2산화막 상에 게이트용 도전막과 하드마스크막을 차례로 형성하는 단계; 및 상기 하드마스크막, 도전막, 제2산화막 및 제1산화막을 식각하여 상기 제1산화막과 제2산화막으로 이루어지면서 중앙부 보다 가장자리의 두께가 더 두꺼운 게이트 산화막을 갖는 게이트를 형성하는 단계를 포함한다.
여기서, 상기 제1산화막은 산화 공정으로 형성하고, 상기 제2산화막은 증착 공정으로 형성한다.
상기 감광막패턴을 제거하는 단계 후, 그리고, 상기 게이트용 도전막을 증착하는 단계 전, 상기 제2산화막의 등방성 식각시 발생된 결함이 회복되도록 재산화 공정을 수행하는 단계를 더 포함시킬 수 있다.
이때, 상기 재산화 공정의 결과로 등방성 식각된 제2산화막의 표면에 제3산화막이 형성된다.
상기 게이트용 도전막은 폴리실리콘막과 금속실리사이드막의 적층막, 또는, 폴리실리콘막과 금속막의 적층막으로 형성한다.
여기서, 상기 게이트용 도전막은 상기 폴리실리콘막을 증착한 후에 그 표면을 평탄화시키고, 그런다음, 상기 금속실리사이드막 또는 금속막을 증착하는 방식으로 형성한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 액티브영역을 한정하는 소자분리막(22) 및 웰(미도시) 등이 형성된 반도체기판(21) 상에 산화 공정을 통하여 제1산화막(23a)을 형성한다. 그런다음, 상기 제1산화막(23a) 상에 증착 공정은 통하여 제2산화막(23b)을 증착한다.
다음으로, 도 2b에 도시된 바와 같이, 상기 제2산화막(23b) 상에 게이트 형성 영역을 노출시키는 감광막패턴(100)을 형성한다. 그런다음, 상기 감광막패턴(100)을 식각장벽으로 이용해서, 상기 제2산화막(23b) 부분을 언더컷(under-cut)이 발생되도록 등방성 식각한다.
이때, 상기 등방성 식각의 결과로서 게이트 중앙부분의 산화막은 게이트 가장자리의 산화막 보다 얇아진다.
다음으로, 도 2c를 참조하면, 감광막패턴(100)이 제거된 상태에서, 상기 등방성 식각으로 인한 식각결함이 회복되도록 결과물에 대해 재산화 공정을 수행한다. 이때, 상기 재산화 공정의 결과로 등방성 식각된 제2산화막(23b) 상에 제3산화막(23c)이 형성된다.
그러므로, 본 발명에서 게이트산화막(23)은 제1산화막(23a), 등방성 식각된 제2산화막(23b) 및 제3산화막(23c)의 적층막으로 이루어지며, 중앙부분은 얇으면서 가장자리부분은 두꺼운 구조를 갖는다. 그러므로, 본 발명에 의한 게이트산화막은 채널 중앙부분에서 큰 유전율을 갖고, 채널 가장자리부분은 중앙부 보다 상대적으로 작은 유전율을 갖는 구조로 형성된다.
이에 따라, 본 발명에서는 채널 중앙부분에서의 게이트의 소자 제어력은 뛰어나고, 동시에, 채널 가장자리부분에서 GIDL 증가 현상은 억제된 트랜지스터를 구현할 수 있다. 그러므로, 일정한 두께의 게이트산화막을 갖는 종래의 반도체 소자 에 비해 리프레쉬 시간을 증가시킬 수 있으며, 소자 동작 특성을 안정화시킬 수 있다.
도 2d를 참조하면, 상기 제3산화막(23c) 상에 게이트도전막으로서 폴리실리콘막(24)을 형성한 후, 상기 폴리실리콘막(24)을 CMP(Chemical Mechanical Polishing)하여 평탄화시킨다. 그런다음, 상기 평탄화된 폴리실리콘막(24) 상에 텅스텐실리사이드막(25)과 하드마스크 질화막(26)을 차례로 형성한다.
본 발명에서는, 게이트의 저저항 구현을 위해 폴리실리콘막(24) 상에 텅스텐실리사이드막(25)을 형성하였지만, 상기 텅스텐실리사이드막 대신 다른 금속실리사이드막 또는 금속막을 형성시킬 수도 있다.
또한, 노광공정의 정확성을 높이기 위하여 상기 하드마스크 질화막(26) 상에 반사방지막(미도시)을 더 형성하는 것이 바람직하다.
도 2e를 참조하면, 상기 하드마스크 질화막(26)을 공지의 노광공정을 통해 패터닝하여 게이트를 위한 하드마스크 패턴을 형성한 후, 상기 하드마스크 패턴을 식각장벽으로 이용해서 상기 텅스텐실리사이드막(25), 폴리실리콘막(24) 및 산화막들(23a, 23b, 23c)을 차례로 식각한다.
이로써, 중앙부분 보다 가장자리의 두께가 더 두꺼운 게이트산화막(23)을 갖는 게이트(27)가 형성된다.
그런다음, 상기 게이트(27) 양측벽에 스페이서(28)를 형성하고, 상기 게이트(27) 양측 기판(21) 내에 소오스/드레인영역(29)을 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명에 의한 반도체 소자를 제조한다.
이상에서와 같이, 본 발명은, 등방성 식각을 이용하여 중앙부분 보다 가장자리부분의 두께가 두꺼운 게이트산화막을 갖는 게이트를 형성함으로써, 채널 중앙부분에서의 게이트의 제어력은 뛰어나면서 동시에 채널 가장자리 부분에서의 GIDL 증가 현상은 억제된 트랜지스터를 구현할 수 있다. 이에 따라, 본 발명에 의한 트랜지스터는 일정한 두께의 게이트산화막을 갖는 종래의 트랜지스터에 비해 리프레쉬 시간이 증가되고, 소자 동작 특성이 안정화된다.
Claims (6)
- 액티브영역을 한정하는 소자분리막이 구비된 반도체기판 상에 제1산화막을 형성하는 단계;상기 제1산화막 상에 제2산화막을 더 증착하는 단계;상기 제2산화막 상에 게이트 형성 영역을 노출시키는 감광막패턴을 형성하는 단계;상기 노출된 제2산화막 부분을 언더컷이 발생되도록 등방성 식각하는 단계;상기 감광막패턴을 제거하는 단계;상기 등방성 식각된 제2산화막 상에 게이트용 도전막과 하드마스크막을 차례로 형성하는 단계; 및상기 하드마스크막, 도전막, 제2산화막 및 제1산화막을 식각하여 상기 제1산화막과 제2산화막으로 이루어지면서 중앙부 보다 가장자리의 두께가 더 두꺼운 게이트 산화막을 갖는 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제1산화막은 산화 공정으로 형성하고, 상기 제2산화막은 증착 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 감광막패턴을 제거하는 단계 후, 그리고, 상기 게이 트용 도전막을 증착하는 단계 전, 상기 제2산화막의 등방성 식각시 발생된 결함이 회복되도록 재산화 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서, 상기 재산화 공정의 결과로 등방성 식각된 제2산화막의 표면에 제3산화막이 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트용 도전막은 폴리실리콘막과 금속실리사이드막의 적층막, 또는, 폴리실리콘막과 금속막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서, 상기 게이트용 도전막은 상기 폴리실리콘막을 증착한 후에 그 표면을 평탄화시키고, 그런다음, 상기 금속실리사이드막 또는 금속막을 증착하는 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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