KR100753410B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로서 셀영역과 주변영역으로 구획되고 활성영역을 한정하는 필드산화막이 구비된 반도체기판을 제공하는 단계와, 상기 주변영역 상에 형성된 필드산화막 부분을 리세스하여 주변영역의 활성영역 측면을 노출시키는 단계와, 상기 주변영역의 활성영역 측면이 노출된 기판 결과물 상에 게이트절연막과 게이트도전막을 차례로 형성하는 단계와, 상기 셀영역과 주변영역에서의 게이트도전막의 높이가 같아지도록 상기 게이트도전막을 평탄화하는 단계와, 상기 게이트도전막과 게이트절연막을 식각하여 셀영역에 제1게이트를 형성함과 아울러 주변영역에 활성영역의 측면도 채널영역으로 포함하는 제2게이트를 형성하는 단계를 포함한다. 본 발명에 따르면, 주변영역에 형성되는 제2게이트는 유효 채널폭이 증가되므로 전류 구동 능력과 단채널 여유도가 향상된다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 사시도 및 단면도.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 사시도 및 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
11 : 반도체기판 15 : 필드산화막
16 : 홈 17 : 게이트산화막
19 : 폴리실리콘막 21 : 도전성 금속막
22 : 하드마스크막 23 : 제1게이트
25 : 제2게이트 C1, C2 : 셀영역
P1, P2 : 주변영역
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히, 메모리 셀영역 내의 셀을 선택하거나 셀에 데이터 전달을 위한 구동소자가 주변 영역에 형성되는 반도체 소자의 제조방법에 관한 것이다.
일반적으로 메모리장치를 포함하는 반도체장치의 고밀도화가 진행됨에 따라 작은 면적을 갖는 소자의 높은 전류 구동 능력(current drivability) 및 단채널 여유도(short channel margin)을 확보를 위해 서브-드레쉬홀드 스윙(sub-threshold swing) 및 DIBL(Drain Induced Barrier Lowing) 값이 낮은 셀을 형성하는 것이 매우 중요한 문제가 되고 있다.
종래에는 셀영역 내의 트랜지스터는 구동 전류를 확보하기 위해 얇은 게이트 산화막 및 낮은 얇은 접합 깊이 등에 의해 유효 채널폭(effective channel width)을 증가시키거나, 또는, 오프시 누설전류를 감소하기 위한 단채널 여유도를 증가시키기 위해 리세스 게이트를 이용하여 유효 채널 길이(effective channel length)를 중가시킬 수 있다.
그러나, 주변영역의 트랜지스터는 유효 채널폭(effective channel width)을 증가시키는데 한계가 있어 전류 구동 능력이 낮고 단채널 여유도를 확보하기 어려운 문제점이 있었다.
따라서, 본 발명의 목적은 주변영역의 트랜지스터의 유효 채널폭(effective channel width)을 증가시켜 높은 전류 구동 능력과 단채널 여유도를 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 제조방법은, 셀영역과 주변영역으로 구획되고, 활성영역을 한정하는 필드산화막이 구비된 반도체기판을 제공하는 단계; 상기 주변영역 상에 형성된 필드산화막 부분을 리세스하여 주변영역의 활성영역 측면을 노출시키는 단계; 상기 주변영역의 활성영역 측면이 노출된 기판 결과물 상에 게이트절연막과 게이트도전막을 차례로 형성하는 단계; 상기 셀영역과 주변영역에서의 게이트도전막의 높이가 같아지도록 상기 게이트도전막을 평탄화하는 단계; 및 상기 게이트도전막과 게이트절연막을 식각하여 셀영역에 제1게이트를 형성함과 아울러 주변영역에 활성영역의 측면도 채널영역으로 포함하는 제2게이트를 형성하는 단계;를 포함한다.
여기서, 상기 필드산화막 부분을 리세스하는 단계는 주변영역의 필드산화막의 전영역의 일부 두께를 리세스한다.
상기 필드산화막 부분을 리세스하는 단계는 주변영역의 필드산화막 부분 중 게이트가 형성될 필드산화막 부분의 일부 두께를 리세스한다.
상기 리세스는 습식식각 또는 건식식각 방식으로 수행한다.
이때, 상기 습식식각은 BOE 또는 HF 용액을 이용하여 수행한다.
상기 필드산화막 부분을 리세스하는 단계는 주변영역에 형성될 게이트의 채널 폭이 조절되도록 필드산화막의 리세스 두께를 조절하면서 수행한다.
삭제
여기서, 상기 평탄화는 CMP 또는 에치백 방식으로 수행한다.
(실시예)
이하에서는, 첨부한 도면을 참조하여 본 발명의 실시예를 자세하게 설명하도 록 한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 사시도 및 단면도이다.
도 1a를 참조하면, 셀영역(C1)과 주변영역(P1)을 갖는 반도체기판(11) 상에 통상의 STI(Shallow Trench Isolation) 방법에 의해 소자의 활성영역을 한정하는 필드산화막(15)을 형성한다.
상기에서 필드산화막(15)은 반도체기판(11)의 필드 예정 영역을 이방성 식각 또는 경사 식각하여 트렌치를 형성한 후, 상기 트렌치를 채우도록 실리콘산화막을 화학기상증착(CVD) 방법으로 증착한 다음, 상기 실리콘산화막을 화학기계적연마(CMP) 방법으로 평탄화하여 형성한다.
도 1b를 참조하면, 주변영역(P1)의 필드산화막(15)을 선택적으로 노출시키는 마스크패턴(미도시)을 형성한 후, 노출된 주변영역(P1) 필드산화막(15)의 일부 두께를 리세스한다. 이 때, 주변영역(P1)의 활성영역 측면이 노출된다.
상기 필드산화막(15)의 리세스는 BOE 또는 HF 등의 식각 용액을 이용한 습식식각 방식으로 수행한다. 본 발명에서는, 상기한 바와 같이, 필드산화막(15)을 습식식각 방식으로 리세스하였지만, 필요에 따라서는, 상기 습식식각 방식 대신에 RIE 또는 플라즈마 식각 등의 건식식각 방식으로 필드산화막(15)의 리세스 공정을 수행할 수도 있다.
또한, 상기 필드산화막(15)을 리세스하는 단계는 주변영역(P1)에 형성될 게이트의 채널 폭이 조절되도록 필드산화막(15)의 리세스 두께를 조절하여 수행할 수 있다.
도 1c의 사시도 및 단면도를 참조하면, 상기 주변영역(P1)의 필드산화막(15) 일부 두께가 식각된 기판(11) 상에 열산화 방법에 의해 게이트산화막(17)을 형성한다. 이 때, 주변영역(P1)의 활성영역의 노출된 측면 부분에도 상기 게이트산화막(17)이 형성된다.
여기서, 상기 게이트산화막(17)은 통상적인 습식 또는 건식 산화방식으로 형성할 수 있으며, 단차 피복성(step coverage)을 향상시키기 위해서 ISSG(In-situ Steam Generation) 또는 LPRO(Low Pressure Radical Oxidation) 방식으로 형성할 수도 있다.
또한, 상기 게이트산화막(17)은 HfO2, HfxSiyO, Ta2O5, Al2O3 및 ZrO2와 같은 고유전(High k) 물질막으로 형성할 수 있고, 상기 게이트산화막(17)을 형성한 후, N2 플라즈마를 사용하여 그 표면을 질화시킬 수 도 있다.
그런다음, 상기 게이트산화막(17) 상에 폴리실리콘막(19)을 증착하되, 이때, 상기 폴리실리콘막(19)의 증착은 필드산화막(15)의 일부 두께가 식각된 주변영역(P1)을 완전히 매립하도록 충분히 두꺼운 두께로 형성한다. 여기서, 상기 증착된 폴리실리콘막(19)은 최종적인 게이트 폴리실리콘막 두께 보다 충분히 두꺼우며, 셀영역(C1)과 주변영역(P1)에서 단차를 갖고 형성된다. 그러므로, 다음 공정으로, 셀영역(C1)과 주변영역(P1)에서의 폴리실리콘막(19)의 높이 차를 극복하기 위해 CMP 또는 에치백 방식으로 상기 폴리실리콘막(19)을 평탄화하여, 셀영역(C1)과 주변영 역(P1)에서의 폴리실리콘막(19) 높이를 동일하게 맞춰준다.
그런다음, 상기 폴리실리콘막(19) 상에 도전성 금속막(21)과 하드마스크막(22)을 순차적으로 증착한 후, 상기 하드마스크막(22), 도전성 금속막(21), 폴리실리콘막(19) 및 게이트산화막(17)을 게이트 형태로 패터닝하여 셀영역(C1)과 주변영역(P1)에 각각 제1게이트(23)와 제2게이트(25)를 형성한다.
이때, 주변영역(P1)의 제2게이트(25)는 활성영역의 측면도 채널영역이 되므로 활성영역의 상부면만 채널영역으로 사용하였던 종래에 비해 채널영역의 폭이 증가된다. 그러므로, 주변영역(P1)에 형성되는 제2게이트(25)를 포함하는 소자의 유효 채널폭이 증가되고, 전류 구동 능력과 단채널 여유도가 향상된다.
한편, 도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 사시도 및 단면도이다.
도 2a를 참조하면, 셀영역(C2)과 주변영역(P2)을 갖는 반도체기판(11) 상에 도 1a와 동일한 공정을 진행하여 트렌치(13) 내에 필드산화막(15)을 형성한다.
그리고, 상기 기판 결과물 상에 주변영역(P2)의 필드산화막(15) 부분 중 게이트가 형성될 영역의 필드산화막(15) 부분을 선택적으로 노출시키는 마스크패턴(미도시)을 형성한 후, 상기 마스크패턴을 식각장벽으로 이용하여 노출된 필드산화막(15) 부분의 일부 두께를 리세스하여, 활성영역의 양측면을 노출시키는 홈(16)을 형성한다. 여기서, 상기 홈(16)을 형성하기 위한 필드산화막(15)의 리세스는, 전술한 실시예의 경우와 같이, BOE 또는 HF 용액을 이용한 습식식각 방식이나, 건식식각 방식으로 수행할 수 있다.
또한, 상기 홈(16)의 높이를 조절하여 노출되는 활성영역의 측면 높이를 조절하고, 이에 의해, 이 후에 형성될 게이트의 유효 채널 폭을 조절할 수 있다.
도 2b의 사시도 및 단면도를 참조하면, 상기 기판 결과물 상에 열산화 방법에 의해 게이트산화막(17)을 형성한다. 이 때, 주변영역(P2)의 활성영역의 노출된 측면 부분에도 상기 게이트산화막(17)이 형성된다.
여기서, 상기 게이트산화막(17)은 통상적인 습식 또는 건식 산화방식으로 형성할 수 있으며, 단차 피복성(step coverage)을 향상시키기 위해서 ISSG(In-situ Steam Generation) 또는 LPRO(Low Pressure Radical Oxidation) 방식으로 형성할 수도 있다.
또한, 상기 게이트산화막(17)은 HfO2, HfxSiyO, Ta2O5, Al2O3 및 ZrO2와 같은 고유전(High k) 물질막으로 형성할 수 있고, 상기 게이트산화막(17)을 형성한 후, N2 플라즈마를 사용하여 그 표면을 질화시킬 수 도 있다.
그런다음, 상기 게이트산화막(17) 상에 상기 홈(16)을 채우도록 충분한 두께로 폴리실리콘막(19)을 증착하고 평탄화한다.
이어서, 상기 폴리실리콘막(19) 상에 도전성 금속막(21)과 하드마스크막(22)을 순차적으로 증착하고나서, 상기 막들(22, 21, 19, 17)을 차례로 패터닝하여 셀영역(C2)과 주변영역(P2)에 각각 제1게이트(23) 및 제2게이트(25)를 형성한다.
이 때, 주변영역(P2)의 제2게이트(25)는 활성영역의 측면도 채널영역이 되므로 활성영역의 상부면만 채널영역으로 사용하였던 종래에 비해 채널영역의 폭이 증 가된다. 그러므로, 주변영역(P1)에 형성될 제2게이트(25)를 포함하는 소자의 유효 채널폭이 증가되고, 전류 구동 능력과 단채널 여유도가 향상된다.
한편, 상기 폴리실리콘막(19)은 최종적인 게이트 폴리실리콘막(19)의 두께 보다 두껍게 형성하고 나서, 셀영역(C2)과 주변영역(P2)에서의 폴리실리콘막(19)의 높이 차를 극복하기 위해 CMP 또는 에치백 방식으로 평탄화한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법은 주변영역의 활성영역의 측면이 노출되도록 주변영역의 필드산화막을 리세스하되, 주변영역의 필드산화막의 전영역의 일부 두께를 리세스하거나, 주변영역의 필드산화막 부분 중 게이트가 형성될 필드산화막 부분의 일부 두께를 리세스한다. 이에 따라, 주변영역의 게이트는 활성영역의 측면도 채널영역이 되므로 활성영역의 상부면만 채널영역으로 사용하였던 종래에 비해 채널영역의 폭이 증가된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
따라서, 본 발명은 주변영역에 형성되는 제 2 게이트는 유효 채널폭이 증가되므로 전류 구동 능력과 단채널 여유도가 향상되는 잇점이 있다.

Claims (8)

  1. 셀영역과 주변영역으로 구획되고, 활성영역을 한정하는 필드산화막이 구비된 반도체기판을 제공하는 단계;
    상기 주변영역 상에 형성된 필드산화막 부분을 리세스하여 주변영역의 활성영역 측면을 노출시키는 단계;
    상기 주변영역의 활성영역 측면이 노출된 기판 결과물 상에 게이트절연막과 게이트도전막을 차례로 형성하는 단계;
    상기 셀영역과 주변영역에서의 게이트도전막의 높이가 같아지도록 상기 게이트도전막을 평탄화하는 단계; 및
    상기 게이트도전막과 게이트절연막을 식각하여 셀영역에 제1게이트를 형성함과 아울러 주변영역에 활성영역의 측면도 채널영역으로 포함하는 제2게이트를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 필드산화막 부분을 리세스하는 단계는 주변영역의 필드산화막의 전영역의 일부 두께를 리세스하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 필드산화막 부분을 리세스하는 단계는 주변영역의 필드산화막 부분 중 게이트가 형성될 필드산화막 부분의 일부 두께를 리세스하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 2 항 또는 제 3 항에 있어서, 상기 리세스는 습식식각 또는 건식식각 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항 있어서, 상기 습식식각은 BOE 또는 HF 용액을 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서, 상기 필드산화막 부분을 리세스하는 단계는 주변영역에 형성될 게이트의 채널 폭이 조절되도록 필드산화막의 리세스 두께를 조절하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 삭제
  8. 제 1 항에 있어서, 상기 평탄화는 CMP 또는 에치백 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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KR20050002259A (ko) * 2003-06-30 2005-01-07 삼성전자주식회사 핀 전계효과 트랜지스터 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH102005A (ja) * 1996-06-18 1998-01-06 Daiko Kagaku Kogyo Kk メッシュパネルの取付方法及び取付具
KR20050002259A (ko) * 2003-06-30 2005-01-07 삼성전자주식회사 핀 전계효과 트랜지스터 제조 방법

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